CN103098369A - 毛刺减少的多路复用放大器 - Google Patents

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Abstract

第一多路复用器（216-1）耦合到折叠式共基共射差分放大器（210）的第一输入端（INP1/INP2），并且第二多路复用器（216-2）耦合到其第二输入端（INM1/INM2），该差分放大器（210）包括晶体管（Q1到Q4）和电流源（222-228）。在差分输入信号（INP1/INM1）和（INP2/INM2）之间的切换是通过由控制器（214）提供的选择信号SELECT控制的。复位机构包括开关（Q5），该开关耦合在放大器（210）的输出端（OUTP，OUTM）之间并且由脉冲发生器（XOR门218和延迟电路220）控制。在选择信号SELECT的上升沿或者下降沿上，提供脉冲从而激活开关（Q5），以便短暂地将输出端（OUTP，OUTM）短路。这避免了毛刺并且得到较快的建立时间。

Description

毛刺减少的多路复用放大器
技术领域
本发明总体涉及放大器，并且更具体地涉及残差放大器（residueamplifier）。
背景技术
参考附图的图1A，参考数字100总体标示常规模数转换器（ADC）100。ADC100通常包括若干级102-1到102-N、ADC 106（其通常为闪烁型ADC）和数字输出电路104。级102-1到102-N通常按一顺序彼此串联耦合，其中第一级102-1接收模拟输入信号，并且其中随后的级102-2到102-N中的每一级分别接收来自前一级102-1到102-(N-1)的残差信号。ADC 106耦合到最后一级102-N（接收其残差信号）。基于其输入信号（残差信号或模拟输入信号），级102-1到102-N和ADC 106能够解析（resolve）一部分模拟输入信号，所述一部分模拟输入信号被提供到数字输出电路104。接着，数字输出电路104可以执行纠错或者其他数字处理，从而生成数字输出信号DOUT。
现在转向图1B和图1C，可以更详细地看到级102-1到102-N（为了简单起见，在下文中称作级102）。级102通常包括跟踪和保持（T/H）电路108（即，T/H放大器）、ADC 110、数模转换器（DAC）112、加法器114和残差放大器116。在操作中，T/H电路110在时钟信号CLK的逻辑高状态期间进入跟踪相位/阶段T，并且在时钟信号CLK的逻辑低状态期间进入保持相位/阶段H。在跟踪相位T期间，T/H电路对其模拟输入信号SIN（其可以是模拟输入信号AIN或者来自前一级的残差信号）进行采样。在保持相位H期间，采样信号被提供到ADC 110和加法器114。ADC 110解析一部分信号SIN，将解析的比特提供到数字输出电路104和DAC 112。DAC 112将解析的比特转换为模拟信号，该模拟信号被提供到加法器114。加法器114确定采样信号和来自DAC的模拟信号之间的差，该差由放大器116放大并作为残差信号ROUT输出。
ADC 100存在一些缺点。具体地，用于每一级102-1到102-N的残差放大器116以小于50%的占空比操作，这消耗了过量的功率。因此，期望有消耗较少功率的残差放大器。
在美国专利US3,877,023、5,180,932、6,218,887和6,489,845中给出了其他常规电路的一些示例。
发明内容
因此，本发明的示例实施例提供了一种装置。该装置包括：放大器，其具有第一输入端、第二输入端、第一输出端和第二输入端；第一多路复用器，其耦合到放大器的第一输入端；第二多路复用器，其耦合到放大器的第二输入端；开关，其耦合在放大器的第一和第二输出端之间；脉冲发生器，其耦合到开关，以便控制开关；和控制器，其耦合到第一多路复用器、第二多路复用器和脉冲发生器，其中控制器给第一和第二多路复用器中的每一个提供选择信号，并且其中当切换第一和第二多路复用器时，激活脉冲发生器。
根据本发明的示例实施例，脉冲发生器进一步包括：逻辑电路，其耦合到控制器以便接收选择信号并且其耦合到开关；和延迟电路，其耦合到控制器以便接收选择信号并且其耦合到开关。
根据本发明的示例实施例，该逻辑电路进一步包括XOR门。
根据本发明的示例实施例，放大器进一步包括：第一晶体管，其具有第一无源（passive）电极、第二无源电极和控制电极，其中第一晶体管的控制电极耦合到第一多路复用器；第二晶体管，其具有第一无源电极、第二无源电极和控制电极，其中第二晶体管的控制电极耦合到第二多路复用器，并且其中第二晶体管的第一无源电极耦合到第一晶体管的第一无源电极；第一电流源，其耦合到第一晶体管的第二无源电极；第二电流源，其耦合到第二晶体管的第二无源电极；第一偏置晶体管，其耦合在第一电流源和第一输出端之间；和第二偏置晶体管，其耦合在第二电流源和第二输出端之间。
根据本发明的示例实施例，第一和第二晶体管是NPN晶体管。
根据本发明的示例实施例，提供了一种装置。该装置包括：数据转换器电路；第一多路复用器，其耦合到数据转换器电路；第二多路复用器，其耦合到数据转换器电路；放大器，其具有第一输入端、第二输入端、第一输出端和第二输入端，其中第一多路复用器耦合到放大器的第一输入端，并且其中第二多路复用器耦合到放大器的第二输入端；开关，其耦合在放大器的第一和第二输出端之间；脉冲发生器，其耦合到开关，以便控制开关；和控制器，其耦合到第一多路复用器、第二多路复用器和脉冲发生器，其中控制器给第一和第二多路复用器中的每一个提供选择信号，并且其中当切换第一和第二多路复用器时，控制器激活脉冲发生器。
根据本发明的示例实施例，数据转换器电路进一步地包括：第一跟踪和保持（T/H）电路；第二T/H电路；第一模数转换器（ADC），其耦合到第一T/H电路；第二ADC，其耦合到第二T/H电路；第一数模转换器（DAC），其耦合到第一ADC；第二DAC，其耦合到第二ADC；第一加法器，其耦合到第一DAC、第一T/H电路和第一多路复用器，其中第一加法器确定第一T/H电路的输出和第一DAC的输出之间的差；和第二加法器，其耦合到第二DAC、第二T/H电路和第二多路复用器，其中第二加法器确定第二T/H电路的输出和第二DAC的输出之间的差。
根据本发明的示例实施例，提供了一种装置。该装置包括：按一顺序彼此串联耦合的多个级，其中每一级接收模拟输入信号或者来自前一级的残差信号，并且其中每一级包括：数据转换器电路；第一多路复用器，其耦合到数据转换器电路；第二多路复用器，其耦合到数据转换器电路；放大器，其具有第一输入端、第二输入端、第一输出端和第二输入端，其中第一多路复用器耦合到放大器的第一输入端，并且其中第二多路复用器耦合到放大器的第二输入端；开关，其耦合在放大器的第一和第二输出端之间；脉冲发生器，其耦合到开关，从而控制开关；和控制器，其耦合到第一多路复用器、第二多路复用器和脉冲发生器，其中控制器将选择信号提供给第一和第二多路复用器中的每一个，并且其中当切换第一和第二多路复用器时，控制器激活脉冲发生器；ADC，其耦合到该顺序中的最后一级；和数字输出电路，其耦合到每一级的ADC和数据转换器电路。
前面已经相当广泛地概述了本发明的特征和技术优点，以便可以更好地理解后面对本发明的详细描述。在下文中将描述本发明的额外的特征和优点，其形成了本发明的权利要求的主题。本领域技术人员应该理解，所公开的概念和具体实施例可以容易地被用作修改或设计实施本发明的同一目的的其他结构的基础。本领域技术人员也应该认识到，这些等价构造没有偏离如随附的权利要求中陈述的本发明的精神和范围。
附图说明
参考附图描述示例实施例，其中：
图1A和图1B是常规ADC的示例的电路图；
图1C是用于图1A和图1B的ADC的时序图；
图2A和图2B是根据本发明的示例实施例的ADC的示例的电路图；和
图2C是图2B的残差放大器的示例的电路图。
具体实施方式
图2A示出根据本发明的原理的示例ADC 200。ADC 200具有与ADC 100相同的通用功能。然而，流水线中存在差别；即，级102-1到102-N被级202-1到202-N替代。
在图2B中，可以更详细地看到级202-1到203-N（在下文中称为202）。在操作中，T/H电路203-1和203-2经耦合从而接收模拟输入信号IN（其为模拟输入信号AIN或者来自前一级的残差信号）。由于这些T/H电路203-1和203-2彼此并联布置，所以T/H电路203-1和203-2的时序可以被设计为，使得在时钟信号的基本不重叠的逻辑阶段或者相位上进行采样。T/H电路203-1和203-2分别耦合到ADC 204-1和204-2，并且ADC 204-1和204-2、DAC 206-1和206-2、加法器208-1和208-2以及残差放大器210接着可以执行模拟处理，从而为数字输出电路104解析采样信号并且生成残差信号ROUT。
这里，每一个数据转换器电路（其分别包括ADC 204-1或204-2、DAC 206-1或206-2以及加法器208-1或208-2）受益于单个放大器的使用。原因是，（每一个数据转换器电路的）放大器的占空比将小于50%，这会消耗过度的功率。因此，放大器210可以由控制器214进行时分复用，从而处理来自每一个数据转换器电路或者数据通路的信号。
转向图2C，可以更详细地看到残差放大器210。在这个示例中，采用折叠式共基共射差分放大器（其通常包括NPN晶体管Q1到Q4以及电流源222、224、226和228），其由偏压BIAS偏置。耦合到这个放大器的输入端的是多路复用器216-1和216-2。差分输入信号INP1/INM1和INP2/INM2（其分别由加法器208-1和208-2提供）之间的切换是通过选择信号SELECT（其由控制器214提供）控制的。另外，多路复用器（未示出）耦合到这个放大器的输出端（以便接收输出信号OUTP和OUTM），从而在正确的时刻将正确的输入和输出信号引导到放大器，以便进行处理。
然而，当多路复用器216-1和216-2切换时，放大器（其通常包括NPN型晶体管Q1到Q4以及电流源222、224、226和228）在切换瞬间显示出不稳定的行为。这个不稳定的行为被称为毛刺，并且如果不解决，那么毛刺会消耗大量的放大器的可用建立时间，或者甚至导致电压放大器输出节点或者内部节点工作在其期望范围以外的电压上。换句话说，这个毛刺会降低性能。为了解决这个问题，在放大器的输出端提供了复位机构。复位机构通常包括开关Q5，开关Q5耦合在放大器的输出端之间，并且由脉冲发生器（其通常包括XOR门和延迟电路）控制。因此，在选择信号SELECT的上升沿或下降沿上，脉冲被提供到开关Q5（其激活开关Q5），以便短暂地将放大器的输出端短路在一起。因此，可以避免毛刺，这得到较快的建立时间。
本发明所涉及的本领域技术人员会理解，可以对所描述的示例实施例以及在本发明的范围内实现的其他实施例进行修改。

Claims (11)

1.一种装置，其包括：
放大器，其具有第一输入端、第二输入端、第一输出端和第二输入端；
第一多路复用器，其耦合到所述放大器的所述第一输入端；
第二多路复用器，其耦合到所述放大器的所述第二输入端；
开关，其耦合在所述放大器的所述第一输出端和所述第二输出端之间；
脉冲发生器，其耦合到所述开关，以便控制所述开关；和
控制器，其耦合到所述第一多路复用器、所述第二多路复用器和所述脉冲发生器，其中所述控制器给所述第一多路复用器和所述第二多路复用器中的每一个提供选择信号，并且其中当切换所述第一多路复用器和所述第二多路复用器时，所述控制器激活所述脉冲发生器。
2.根据权利要求1所述的装置，其中所述脉冲发生器进一步包括：
逻辑电路，所述逻辑电路耦合到所述控制器以便接收所述选择信号，并且所述逻辑电路耦合到所述开关；和
延迟电路，所述延迟电路耦合到所述控制器以便接收所述选择信号，并且所述延迟电路耦合到所述开关。
3.根据权利要求2所述的装置，其中所述逻辑电路进一步包括XOR门。
4.根据权利要求3所述的装置，其中所述放大器进一步包括：
第一晶体管，其具有第一无源电极、第二无源电极和控制电极，其中所述第一晶体管的所述控制电极耦合到所述第一多路复用器；
第二晶体管，其具有第一无源电极、第二无源电极和控制电极，其中所述第二晶体管的所述控制电极耦合到所述第二多路复用器，并且其中所述第二晶体管的所述第一无源电极耦合到所述第一晶体管的所述第一无源电极；
第一电流源，其耦合到所述第一晶体管的所述第二无源电极；
第二电流源，其耦合到所述第二晶体管的所述第二无源电极；
第一偏置晶体管，其耦合在所述第一电流源和所述第一输出端之间；和
第二偏置晶体管，其耦合在所述第二电流源和所述第二输出端之间。
5.根据权利要求4所述的装置，其中所述第一晶体管和所述第二晶体管是NPN晶体管。
6.一种装置，其包括：
数据转换器电路；
第一多路复用器，其耦合到所述数据转换器电路；
第二多路复用器，其耦合到所述数据转换器电路；
放大器，其具有第一输入端、第二输入端、第一输出端和第二输入端，其中所述第一多路复用器耦合到所述放大器的所述第一输入端，并且其中所述第二多路复用器耦合到所述放大器的所述第二输入端；
开关，其耦合在所述放大器的所述第一输出端和所述第二输出端之间；
脉冲发生器，其耦合到所述开关，以便控制所述开关；和
控制器，其耦合到所述第一多路复用器、所述第二多路复用器和脉冲发生器，其中所述控制器给所述第一多路复用器和所述第二多路复用器中的每一个提供选择信号，并且其中当切换所述第一多路复用器和所述第二多路复用器时，所述控制器激活所述脉冲发生器。
7.根据权利要求6所述的装置，其中所述脉冲发生器进一步包括：
逻辑电路，所述逻辑电路耦合到所述控制器以便接收所述选择信号，并且所述逻辑电路耦合到所述开关；和
延迟电路，所述延迟电路耦合到所述控制器以便接收所述选择信号，并且所述延迟电路耦合到所述开关。
8.根据权利要求7所述的装置，其中所述逻辑电路进一步包括XOR门。
9.根据权利要求8所述的装置，其中所述放大器进一步包括：
第一晶体管，其具有第一无源电极、第二无源电极和控制电极，其中所述第一晶体管的所述控制电极耦合到所述第一多路复用器；
第二晶体管，其具有第一无源电极、第二无源电极和控制电极，其中所述第二晶体管的所述控制电极耦合到所述第二多路复用器，并且其中所述第二晶体管的第一无源电极耦合到所述第一晶体管的所述第一无源电极；
第一电流源，其耦合到所述第一晶体管的所述第二无源电极；
第二电流源，其耦合到所述第二晶体管的所述第二无源电极；
第一偏置晶体管，其耦合在所述第一电流源和所述第一输出端之间；和
第二偏置晶体管，其耦合在所述第二电流源和所述第二输出端之间。
10.根据权利要求9所述的装置，其中所述第一晶体管和所述第二晶体管是NPN晶体管。
11.根据权利要求8所述的装置，其中所述数据转换器电路进一步包括：
第一跟踪和保持即T/H电路；
第二T/H电路；
第一模数转换器即ADC，其耦合到所述第一T/H电路；
第二ADC，其耦合到所述第二T/H电路；
第一数模转换器即DAC，其耦合到所述第一ADC；
第二DAC，其耦合到所述第二ADC；
第一加法器，其耦合到所述第一DAC、所述第一T/H电路和所述第一多路复用器，其中所述第一加法器确定所述第一T/H电路的输出和所述第一DAC的输出之间的差；和
第二加法器，其耦合到所述第二DAC、所述第二T/H电路和所述第二多路复用器，其中所述第二加法器确定所述第二T/H电路的输出和所述第二DAC的输出之间的差。
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