CN103065793A - 多层陶瓷电子元件 - Google Patents
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Abstract
提供一种高电压、高电容的多层陶瓷电子元件，该多层陶瓷电子元件具有加强的可靠性，包括：陶瓷主体；包括导电图案的第一层；和包括浮动图案的第二层，其中，所述第一层和所述第二层的总数为100层或更多，所述陶瓷主体具有形成在其外表面上的第一外电极和第二外电极，并且在沿所述第一外电极和第二外电极连接于所述陶瓷主体并从该陶瓷主体延伸的长度方向以及所述第一层和第二层的堆叠方向截取的截面中，所述浮动图案的长度与所述陶瓷主体的长度之比为0.7至0.9，并且所述重叠部的长度与所述浮动图案的长度之比为0.5至0.95。
Description
相关申请的交叉引用
本申请要求2011年10月19日向韩国知识产权局提交的韩国专利申请No.10-2011-0107086的优先权，该韩国专利申请的公开内容通过引用并入本申请中。
技术领域
本发明涉及一种多层陶瓷电子元件，并且更具体地，涉及一种高压、高电容的多层陶瓷电子元件。
背景技术
与电子产品小尺寸、高电容的趋势相一致，对具有小尺寸和高电容的多层陶瓷电子元件的需求也在增加。
因此，要求将用于多层陶瓷电容器的介电层减薄，并且增加了多层内电极的数量，以实现高电容。
由于减薄了介电层并增加了多层内电极的数量，因此会产生电介质击穿电压降低的缺陷。
由于电容器的总体尺寸恒定，因此当多层内电极的数量增加时，该多层内电极相互之间的距离减小，并且电介质击穿电压降低，因此耐压性恶化。此外，当为了提高耐压性而增加介电层厚度时，内电极的数量会减少，从而可能难以实现高电容。
发明内容
本发明的一个方面提供一种高压、高电容的多层陶瓷电子元件，该多层陶瓷电子元件具有提高的可靠性。
根据本发明的一个方面，提供一种多层陶瓷电子元件，该多层陶瓷电子元件包括：陶瓷主体；第一层，该第一层包括导电图案(conductive pattern)，该导电图案相互间隔有间隙；和第二层，该第二层相对于所述第一层布置为使得陶瓷层位于所述第一层和所述第二层之间，并且该第二层包括浮动图案(floating pattern)，该浮动图案具有与所述导电图案重叠的至少一个重叠部，其中，所述第一层和所述第二层的总数为100层或更多，所述陶瓷主体具有第一外电极和第二外电极，该第一外电极和第二外电极形成在所述陶瓷主体的外表面上，在沿所述第一外电极和第二外电极连接于所述陶瓷主体并从该陶瓷主体延伸的长度方向以及所述第一层和所述第二层的堆叠方向截取的截面中，所述浮动图案的长度与所述陶瓷主体的长度之比为0.7至0.9，并且所述重叠部的长度与所述浮动图案的长度之比为0.5至0.95。
当沿所述第一层和所述第二层的堆叠方向观察时，所述浮动图案的面积与由所述导电图案和所述浮动图案形成的区域的面积之比为0.7至0.9，并且所述重叠部的面积与所述浮动图案的面积之比为0.5至0.95。
所述导电图案可以包括与所述第一外电极相连的第一导电图案和与所述第二外电极相连的第二导电图案。
所述第一层还可以包括设置在所述第一导电图案和所述第二导电图案之间的至少一个第一浮动图案，并且所述浮动图案可以包括多个第二浮动图案，该多个第二浮动图案具有与所述第一浮动图案重叠的部分。所述浮动图案的长度可以是所述多个第二浮动图案的长度之和，所述重叠部的长度可以是所述第二浮动图案与所述导电图案相重叠的重叠部的长度之和。
当沿所述第一层和第二层的堆叠方向观察时，所述第二浮动图案的面积之和与由所述导电图案和所述浮动图案形成的区域的面积之比可以为0.7至0.9，并且所述第二浮动图案的重叠部的面积之和与所述第二浮动图案的面积之和之比可以为0.5至0.95。
所述浮动图案可以与所述第一层的彼此间隔有所述间隙的相邻两个导电图案中的每个重叠。
当沿所述第一层和第二层的堆叠方向观察时，所述导电图案和所述浮动图案可以为矩形。
所述导电图案的宽度可以与所述浮动图案的宽度相同。
所述陶瓷层的厚度可以为10μm或更大。
所述截面可以经过所述陶瓷主体的中心部分。
根据本发明的另一个方面，提供一种多层陶瓷电子元件，该多层陶瓷电子元件包括：陶瓷主体；第一层，该第一层包括导电图案，该导电图案互相间隔有间隙；和第二层，该第二层相对于所述第一层布置为使得陶瓷层设置在所述第一层和所述第二层之间，并且该第二层包括浮动图案，该浮动图案具有与所述导电图案重叠的重叠部，其中，所述第一层和所述第二层的总数为100层或更多，在沿所述第一层和所述第二层的堆叠方向观察时，所述浮动图案的面积与由所述导电图案和所述浮动图案形成的区域的面积之比为0.7至0.9，并且所述重叠部的面积与所述浮动图案的面积之比为0.5至0.95。
所述导电图案可以包括与所述第一外电极相连的第一导电图案和与所述第二外电极相连的第二导电图案。
所述第一层还可以包括设置在所述第一导电图案和所述第二导电图案之间的至少一个第一浮动图案，并且所述浮动图案可以包括多个第二浮动图案，该多个第二浮动图案具有与所述第一浮动图案重叠的部分。所述浮动图案的面积可以是所述多个第二浮动图案的面积之和，并且所述重叠部的面积可以是所述第二浮动图案与所述导电图案相重叠的重叠部的面积之和。
所述浮动图案可以与所述第一层的彼此间隔有所述间隙的相邻两个导电图案中的每个重叠。
当沿所述第一层和所述第二层的堆叠方向观察时，所述导电图案和所述浮动图案可以为矩形。
所述导电图案的宽度可以与所述浮动图案的宽度相同。
所述陶瓷层的厚度可以为10μm或更大。
根据本发明的另一个方面，多层陶瓷电子元件包括：陶瓷主体；第一层，该第一层包括与第一外电极相连的第一导电图案、与第二外电极相连的第二导电图案、以及第一浮动图案，该第一浮动图案设置在所述第一导电图案和所述第二导电图案之间，并且所述第一浮动图案与所述第一导电图案以及所述第二导电图案之间具有间隙；和第二层，该第二层相对于所述第一层布置为使得陶瓷层设置在所述第一层和所述第二层之间，并且该第二层包括多个第二浮动图案，该多个第二浮动图案具有与所述第一导电图案、所述第二导电图案和第一浮动图案中的至少一个重叠的重叠部，其中，所述第一层和所述第二层的总数为100层或更多，所述陶瓷主体具有第一外电极和第二外电极，该第一外电极和第二外电极形成在所述陶瓷主体的外表面上，在沿所述第一外电极和所述第二外电极连接于所述陶瓷主体并从该陶瓷主体延伸的长度方向以及所述第一层和第二层的堆叠方向截取的截面中，所述第二浮动图案的长度之和与所述陶瓷主体的长度之比为0.7至0.9，并且所述重叠部的长度之和与所述第二浮动图案的长度之和之比为0.5至0.95。
当沿所述第一层和所述第二层的堆叠方向观察时，所述第二浮动图案的面积之和与由所述导电图案和所述浮动图案形成的区域的面积之比为0.7至0.9，并且所述第二浮动图案的重叠部的面积之和与所述第二浮动图案的面积之和的比为0.5至0.95。
所述第二浮动图案可以与所述第一层的相互间隔有所述间隙的相邻两个所述导电图案中的每个重叠。
所述第二浮动图案的数量可以与所述间隙的数量相同。
当沿所述第一层和所述第二层的堆叠方向观察时，所述第一导电图案、所述第二导电图案、所述第一浮动图案和所述第二浮动图案可以为矩形。
所述第一导电图案、第二导电图案、第一浮动图案、第二浮动图案的宽度相同。
所述截面可以经过所述陶瓷主体的中心部分。
所述陶瓷层的厚度可以为10μm或更大。
附图说明
通过下面结合附图的详细描述，将更加清楚地理解本发明的上述和其它方面、特征以及其它优点，其中：
图1是根据本发明的一种实施方式的多层陶瓷电子元件的立体图；
图2是根据本发明所述实施方式的沿图1中的A-A’线的剖视图；
图3A和图3B是根据本发明所述实施方式的沿图1中的B-B’线的剖视图；
图4A至图5B是展示图3的修改实施例的视图；
图6是根据本发明的另一种实施方式的多层陶瓷电子元件沿图1中A-A’的剖视图；
图7A和图7B是根据本发明的另一种实施方式的多层陶瓷电子元件沿图1中的B-B’的剖视图。
具体实施方式
现在将参考附图详细描述本发明的实施方式。可以按多种形式修改本发明的实施方式，并且本发明的范围不应限制于此处公开的本发明的实施方式。相反，提供这些实施方式将使得公开更加完整和充分，并且完整地向本领域技术人员传达本发明的概念。在附图中，为了清楚，部件的形状可尺寸可以夸大，并且全部附图中采用相同的附图标记标示相同或相似的部件。
图1是根据本发明的一种实施方式的多层陶瓷电子元件的立体图，图2是根据本发明所述实施方式的沿图1中的A-A’线的剖视图。
多层陶瓷电子元件的一种实施例通常包括电容器、感应器、压电元件、变阻器、热敏电阻等。虽然在本实施方式中以电容器作为所述多层陶瓷电子元件的实施例进行描述，但是本发明并不限于此。
参照图1和图2，根据本发明的实施方式的多层陶瓷电容器可以包括陶瓷主体10、形成在陶瓷主体10的外表面上的外电极21，22、形成在陶瓷主体10内部的第一层31，32和第二层41。
在本发明的实施方式中，所述第二层上形成单一的浮动图案41(即浮动电极图案)。
在根据本实施方式的多层陶瓷电容器中，“堆叠方向”或“厚度方向”是指第一层和第二层堆叠的方向(“T向”)，“长度方向”是指第一外电极和第二外电极连接于陶瓷主体并从该陶瓷主体延伸的方向(“L向”)，“宽度方向”是指垂直于所述堆叠方向和所述长度方向的方向(“W向”)。
可以通过堆叠多个介电层50并将其烧结来形成陶瓷主体10，其中，相邻的陶瓷介电层50可以形成一体，从而二者之间的边界不会太明显。
陶瓷介电层50可以由介电材料形成，并用于增加所述电容器的电容。当将电场施加在陶瓷介电层上时，介电物质中存在的电偶极子通过对电场的反应而排列，从而导致所形成的偶极矩大于从外部施加的电场的强度。
具有高介电常数的材料能够形成电偶极矩，因此能够有利于增加电容。介电常数是一种材料常数(material constant)，介电常数的值根据材料而定。
陶瓷主体10可以由具有高介电常数的陶瓷材料制成。例如，可以使用钛酸钡材料、钛酸锶材料等，但并不限于此。
陶瓷主体10可通过如下方法制造：
将添加物(如粘结剂等)添加至钛酸钡之类的陶瓷粉末中，并球磨以形成陶瓷浆料，在该陶瓷浆料中，陶瓷粉末均匀地分散开。通过刮涂法(doctorblade method)等将陶瓷浆料施加至载体膜(carrier film)上，然后干燥，从而制造陶瓷坯片(即陶瓷生片，ceramic green sheet)。
根据制造工艺条件(例如陶瓷浆料中所含有的粘结剂的量、陶瓷粉末的烧结收缩率、压缩条件等)适当地调整陶瓷坯片的厚度，从而可以适当地调整烧结的基片的陶瓷层50的厚度。
将陶瓷层50堆叠，并以适当的压力沿堆叠方向压缩陶瓷层50，并且烧结堆叠体以形成陶瓷主体。
第一外电极21和第二外电极22可以分别形成在陶瓷主体10的外表面11和外表面12上。可以单独地向第一外电极21和第二外电极22施加极性相反的电流。
外电极21、22可以由浆料形成，该浆料包含作为主要成分的导电金属粉末(包括铜等)并含有与导电金属粉末混合的玻璃成分和其它添加剂，并外电极21、22可以通过浸渍法形成，并且外电极21和外电极22可以包括镀锡层(不限于此)，该镀锡层形成在外电极21、22的表面上，以提高其焊接性能。
陶瓷主体10可以具有第一层和第二层，该第一层和第二层在陶瓷主体10中交替堆叠。
如图2所示，第一层可以包括形成在陶瓷主体10内的导电图案31、32，并且导电图案31和导电图案32可以互相间隔有以间隙G。即，导电图案31、32可以形成为两个导电区域。两个导电图案31、32可以形成在相同的第一层上。
在下文中，形成在第一层上的两个导电区域将被称为‘第一内电极31’和‘第二内电极32’。
第一内电极31可以形成在陶瓷主体10中，并暴露于陶瓷主体的外表面11，从而与第一外电极21相连。
第二内电极32可以与第一内电极31相间隔，以与第一内电极31电隔断。
此外，第二内电极32可以暴露于陶瓷主体10的外表面12，以与第二外电极22相连。
当沿堆叠方向观察时，第一内电极21和第二内电极22可以为矩形，但并不限于此。
可以通过第一外电极21和第二外电极22分别向第一内电极和第二内电极施加极性不同的电流。即，第一内电极31可以充正(+)电，而第二内电极32可以充负(-)电，或者反之亦然。
内电极31、32厚度可以为0.7μm或更小，但并不限于此。
内电极31、32通常可以通过在陶瓷坯片上印刷含有导电金属、粘结剂和溶剂的浆料，然后再烧结浆料而形成。
可以使用镍(Ni)、镍合金等作为导电金属。内电极的导电浆料还可以包含陶瓷材料(例如，钛酸钡)。钛酸钡可以提高内电极的初始烧结温度，以抑制晶粒过度长大。可以使用聚合树脂(例如，聚乙烯醇缩丁醛、乙基纤维素(ethylcellulose)等)作为粘结剂。对溶剂没有特殊限定，但是，溶剂可以是例如萜品醇(terpineol)、二氢松油醇(dihydroterpineol)、二乙二醇丁醚(butylcarbitol)、煤油。
第二层可以包括浮动图案41，并且陶瓷层50可以设置在浮动图案41与第一层31、32之间。浮动图案41可以具有至少一个或多个分别与形成在第一层上的导电图案31、32重叠的重叠部C1、C2。
下文中，浮动图案41将被称作‘浮动电极’41。浮动电极41可以与第一外电极、第二外电极电隔断。
当沿堆叠方向观察时，浮动电极可以为矩形。然而，当进行制造工艺时，矩形可以稍微变形。
浮动电极41可以形成在陶瓷主体10内，以不暴露至陶瓷主体10的外表面，并且浮动电极41可以与第一外电极21和第二外电极22电隔断。
浮动电极41的宽度可以与形成在第一层上的导电图案31、32的宽度相等。浮动电极41的宽度可以与导电图案31、32的宽度相等。
下文中，将描述引入浮动电极41的原因。
在沿陶瓷主体的厚度方向和长度方向截取的截面中，多层陶瓷电容器可以在功能结构上构造为包括工作层(active layer)和上覆盖层、下覆盖层，在所述工作层中内电极和陶瓷层交替堆叠，所述上覆盖层和下覆盖层通过在所述工作层的上部和下部仅层叠陶瓷层而形成。
由于陶瓷电容器的总体尺寸是定值，并且上覆盖层和下覆盖层的厚度也是定值，因此，当多层内电极的数量增加以实现高电容时，内电极之间的距离(陶瓷层的厚度)减小，从而会降低电介质击穿电压。
此外，当为了提高电介质击穿电压特性而增加内电极之间的距离(陶瓷层的厚度)时，多层内电极的数量被减少，因此难以实现高电容。
在多层内电极的数量为100或更多的情况中可以突显上述问题。即，在多层内电极的数量少于100的情况中，由于陶瓷层的厚度很大，因此电介质击穿电压可以很高。
然而，在多层内电极的数量超过100的情况中，由于陶瓷层的厚度不足够大，因此会导致电介质击穿电压降低。
为了解决上述问题，可以包括浮动电极41。即，作用在内电极31、32上的电压可以通过浮动电极41降低。从整个产品来看，即使在陶瓷层50具有与现有技术相同的电介质击穿电压性能的情况中，作用在陶瓷层50上的电压也被降低，因此提高了电介质击穿电压，即，提高了耐压性。
此外，多层内电极31、32的数量可以在不产生介电层击穿的范围内增加。
陶瓷层50可以位于浮动电极41和第一内电极31、第二内电极32之间，并且当沿堆叠方向看时，浮动电极41可以具有分别于第一内电极31和第二内电极32重叠的第一重叠部C1和第二重叠部C2。
浮动图案41可以与第一内电极31、第二内电极32交替设置，其中浮动图案41和第一内电极31、第二内电极32之间设置有陶瓷层50。
浮动图案41可以形成在第二层上的对应于间隙G的部分上，以覆盖形成在第一层中的间隙G。
当沿堆叠方向看时，浮动图案41可以具有与第一内电极31重叠的第一重叠部C1和与第二内电极32重叠的第二重叠部C2，并同时覆盖第一内电极31和第二内电极32之间的间隙G。
在浮动图案41与第一内电极、第二内电极32互相重叠的第一重叠部C1和第二重叠部C2可以实现电容。
这意味着，从等效电路的角度看，两个电容器互相串联。如上所述，电容器互相串联设置，其中作用在第一内电极31和第二内电极32上的电压可以减半。
在沿第一外电极21和第二外电极22连接于陶瓷主体并从该陶瓷主体延伸的长度方向和内电极31、32的堆叠方向截取的截面中，浮动电极41的长度A和陶瓷主体10的长度L的比(A/L)可以为0.7至0.9，并且重叠部C1、C2的长度(C＝C1+C2)与浮动电极41的长度A的比(C/A)可以为0.5至0.95。
在设置有多个浮动电极41的情况中，浮动电极41的长度A可以是多个浮动电极41的长度之和。此外，在设置有多个重叠部的情况中，重叠部的长度C可以是第一重叠部的长度C1和第二重叠部的长度C2的和。
当A/L小于0.7时，用于形成电容的第一重叠部C1和第二重叠部C2的长度较短，因此难以实现高电容。当A/L超过0.9时，第一外电极21和第二外电极22与浮动电极41之间的距离会过短，因此第一外电极21或第二外电极22与浮动电极41之间会产生飞弧。
当C/A小于0.5时，用于形成电容的第一重叠部C1和第二重叠部C2的长度较短，因此会降低产品的电容。当C/A超过0.95时，第一内电极31和第二内电极32之间的间隙会过窄，因此难以通过陶瓷完全填补第一内电极31和第二内电极32之间的间隙G，并且间隙G中可能会残留空气。在这种情况中，由于空气的电介质击穿电压低于陶瓷的电介质击穿电压，因此会降低第一内电极31和第二内电极32之间的电介质击穿电压，并且可能会产生短路或飞弧。
当沿堆叠方向看时，浮动电极41可以为矩形，但并不限于此。
虽然图1展示了沿陶瓷主体的长度方向和厚度方向并经过陶瓷主体的中心S截取的截面的情况，但是本发明并不限于此。也就是说，所述截面可以经过陶瓷主体10中心S两侧的任一侧上的陶瓷主体10总宽度的15％距离范围内的区域。此处，陶瓷主体中心S两侧的任一侧上的陶瓷主体总宽度的15％距离范围内的区域限定为陶瓷主体10的中心部分。
当所述截面经过中部时，内电极31、32和浮动电极41之间的长度比可以稳定。
虽然图4A至图5B展示了第一内电极31和第二内电极32不是矩形的情况，但是本发明并不限于此，而是可以做出多种改变。浮动电极41的长度A可以根据截面是否经过陶瓷主体的中心S或陶瓷主体10上的除中心S外的其它点而改变。
浮动电极41可以由与第一电极31、第二电极32相同的材料形成。即，浮动电极41和第一电极31、第二电极32可以由用于形成内电极的浆料形成。
第一内电极31和第二内电极32以及浮动电极41由相同的材料形成，因此省略了单独制作用于浮动电极的浆料的步骤，因此可以降低加工时间和成本。
同时，在第一内电极31和第二内电极32与浮动电极41互相重叠的第一重叠部C1和第二重叠部C2存蓄有电荷。如上所述，由于内电极31、32和浮动电极41由相同的材料形成，因此，内电极31、32和浮动电极41具有相同的电特性，因此多层陶瓷电容器的电特性可以更加稳定。
第一层和第二层的数量之和可以为100或更多。
在多层内电极的数量为100或更多的情况中，会显著揭示在现有技术中实现高电容和高电压多层陶瓷电容器时产生的问题。即，在多层内电极的数量小于100的情况中，由于陶瓷层厚度较大，实现高电压多层电容器并无问题。然而，在多层内电极的数量超过100的情况中，由于陶瓷层的厚度可能不够大，因此会降低陶瓷层的电介质击穿电压性能。如上所述，为了同时解决这两个问题，引入了浮动电极。
根据本发明的多层陶瓷电容器不同于现有技术中的电容器，本发明的多层陶瓷电容器的结构中，内电极31、32和浮动电极41交替堆叠，现有技术中的电容器的结构中仅有堆叠的内电极。
陶瓷层50的厚度可以为10μm或更多。
当多层内电极31、32的数量和多层浮动电极41的数量之和为100或更多时，位于内电极31、32和浮动电极41之间的陶瓷层50的厚度不可避免地减小。然而，陶瓷层50需要厚度为10μm。
原因是，当陶瓷层10的厚度为10μm或更小时，内电极31、32与浮动电极41之间的距离会过短，从而会使耐压性恶化。
陶瓷层50的厚度意味着第一内电极31、第二内电极32与浮动电极41之间的距离的平均厚度，可通过如下方法测量所述平均厚度。
就沿陶瓷主体10的长度方向和堆叠方向的截面而言，利用放大倍数为10000倍的扫描电子显微镜(SEM)拍摄第一内电极31、第二内电极32与浮动电极41互相重叠的重叠部。测量扫描电子显微镜图像上等间隔的30个点的第一内电极31、第二内电极32与浮动电极41之间的最短距离，因此可以计算该最短距离的平均值。通过重复实施上述测量方法测量10层或更多层陶瓷层50获得的平均值可以是陶瓷层50的厚度。
当沿堆叠方向看时，第一内电极31、第二内电极32和浮动电极41可以为矩形，并且宽度相同。
在这种情况中，由于第一内电极31、第二内电极32和浮动电极41具有相同的宽度，第一内电极31、第二内电极32的面积与浮动电极41的面积之间的比可以与二者的长度之间的比相同。然而，本发明并不限于第一内电极31、第二内电极32和浮动电极41具有相同宽度的情况。即，第一内电极31、第二内电极32和浮动电极41具有相同宽度仅仅是本发明的一种实施例。
当沿第一层和第二层的堆叠方向看时，浮动电极41的面积(Q)与第一内电极31、第二内电极32和浮动电极41形成的区域的面积(P)之比(Q/P)可以为0.7至0.9，而重叠部C1、C2的面积(R)与浮动电极41的面积(Q)之比(R/Q)可以为0.5至0.95。
当沿第一层和第二层的堆叠方向看时，通过从第一内电极31、第二内电极32和浮动电极41的面积之和中减去第一内电极31、第二内电极32和浮动电极41互相重叠的第一重叠部C1和第二重叠部C2的面积，而获得由第一内电极31、第二内电极32和浮动电极41形成的区域的面积(P)。
在设置有多个浮动电极41的情况中，浮动电极41的面积Q可以是多个浮动电极41的面积之和。此外，在设置有多个重叠部的情况下，重叠部的面积(R)可以是重叠部C1、C2的面积之和。
当Q/P小于0.7时，第一重叠部C1和第二重叠部C2的长度较短，因此难以实现高电容。当Q/P超过0.9时，第一外电极21、第二外电极22与浮动电极41之间的距离会过短，因此第一外电极21、第二外电极22与浮动电极41之间可能会产生飞弧。
当R/Q小于0.5时，用于形成电容的第一重叠部C1和第二重叠部C2的面积减小，因此会降低电容。当R/Q超过0.95时，第一内电极31和第二内电极32之间的间隙会过窄，因此难以利用陶瓷完全填补第一内电极31和第二内电极32之间的间隙G，并且该间隙G中可能会残留有空气。在这种情况中，由于空气的电介质击穿电压低于陶瓷的电介质击穿电压，因此会降低第一内电极31和第二内电极32之间的电介质击穿电压，并且可能会产生飞弧或短路。
下文中，将参照图2至图3B描述本发明的另一个实施方式。
根据本实施方式的陶瓷电容器可以包括陶瓷主体10；第一层，该第一层包括相互间隔有间隙G的导电图案31和导电图案32；和第二层，该第二层相对于第一层布置为使得第二层和第一层之间设置有陶瓷层50，并且该第二层包括浮动图案41，该浮动图案具有分别与导电图案31和导电图案32重叠的重叠部C1和重叠部C2，其中，第一层的数量和第二层的数量的之和为100或更多，并且当沿第一层和第二层的堆叠方向看时，浮动图案41的面积(Q)与由导电图案31、32和浮动图案41形成的区域的面积(P)之比(Q/P)为0.7至0.9，并且重叠部C1、C2的面积(R)与浮动图案41的面积(Q)之比(R/Q)为0.5至0.95。
在本实施方式中，将以示例的方式介绍第二层上形成有单个浮动图案41的情况。
导电图案31、32可以包括与第一外电极21相连的第一导电图案31和与第二外电极22相连的第二导电图案32，并且浮动图案41可以形成在第二层上的对应于间隙G的位置，以覆盖间隙G。
下文中，第一导电图案可以称作‘第一内电极’31，第二导电图案可以称作‘第二内电极’32，而浮动图案可以称作‘浮动电极’41。
当沿第一层和第二层的堆叠方向看时，第一内电极31、第二内电极32和浮动电极41可以为矩形，并且第一内电极、第二内电极的宽度可以与浮动电极41的宽度相等。
此外，陶瓷层的厚度可以为10μm或更多，并且截面可以经过陶瓷主体的中心部分。
陶瓷主体、内电极、外电极等的其他细节与上述实施方式中的细节相同。
然而，当沿第一层和第二层的堆叠方向看时，浮动电极41的面积(Q)与由第一内电极31、第二内电极32和浮动电极41形成的区域的面积(P)之比(Q/P)可以为0.7至0.9，而重叠部C1、C2的面积(R)与浮动电极41的面积(Q)之比(R/Q)可以为0.5至0.95。
当Q/P小于0.7时，第一重叠部C1和第二重叠部C2的长度较短，因此难以实现高电容。当Q/P超过0.9时，第一外电极21、第二外电极22和浮动电极41之间的距离会过短，因此第一外电极21、第二外电极22与浮动电极41之间可能会产生飞弧。
当R/Q少于0.5时，用于形成电容的第一重叠部C1和第二重叠部C2减少，因此减小了电容。当R/Q超过0.95时，第一内电极31和第二内电极32之间的间隙会过窄，因此第一内电极31和第二内电极32之间的间隙G难以被陶瓷完全填补，而且所述间隙G之间可能会残留有空气。在这种情况下，由于空气的电介质击穿电压低于陶瓷的电介质击穿电压，因此可以降低第一内电极31和第二内电极32的电介质击穿电压，并且可能会产生飞弧。
下文中，将参照图6至图7B描述本发明的另一种实施方式。
图6是根据本发明的另一种实施方式的多层陶瓷电子元件沿图1中A-A’的剖视图；并且图7A和图7B是根据本发明的另一种实施方式的多层陶瓷电子元件沿图1中的B-B’的剖视图。图7A展示了第一层，图7B展示了第二层。
在本实施方式中，第二层上形成有至少两个浮动图案。即，根据本实施方式的多层陶瓷电容器可以包括陶瓷主体10；第一层，该第一层包括第一导电图案31、第二导电图案32和设置在第一导电图案31和第二导电图案32之间的第一浮动图案33；和第二层，该第二层相对于第一层设置为使得陶瓷层50位于第一层和第二层之间，并且该第二层包括第二浮动图案42、43，该第二浮动图案42、43具有与第一导电图案31、第二导电图案32和第一浮动图案33重叠的重叠部D1至D4，其中，第一层的数量与第二层的数量之和为100或更多，陶瓷主体10具有形成在该陶瓷主体外表面11、12上的第一外电极21和第二外电极22，并且在沿第一外电极21和第二外电极22连接至陶瓷主体10的方向(“L向”)以及第一层和第二层的堆叠方向(“T向”)截取的截面中，第二浮动图案42、43的长度A1+A2与陶瓷主体10的长度L之比为0.7至0.9，而重叠部的长度D1+D2+D3+D4与第二浮动图案42、43的长度A1+A2之比为0.5至0.95。
虽然本实施方式以示例的方式描述了参考图6和图7的形成在第二层上的浮动图案的数量的情况，即，两个浮动图案，但是本发明并不限于此，而是可以应用于第二层上形成有三个或多个第二浮动电极的情况。
第一层可以包括第一导电图案31、第二导电图案32和设置在第一导电图案和第二导电图案之间的浮动图案33。
下文中，第一导电图案将被称作‘第一内电极’31，第二导电图案将被称作‘第二内电极’32，而形成在第一层上的浮动图案将被称作‘第一浮动电极’33。
第一内电极31可以与第一外电极21相连，并且第二内电极32可以与第二外电极22相连。
第一浮动电极33分别与第一内电极31、第二内电极32互相间隔有间隙G1、间隙G2。
第二层可以相对于第一层设置为使得第一层和第二层之间设置有陶瓷层50，并且第二层可以包括浮动电极42、43，该浮动电极42、43具有与第一内电极31、第二内电极32和第一浮动图案33的重叠部D1至D4。
下文中，形成在第二层上的浮动图案将被称作‘第二浮动电极’42、43。
形成在第二层上的第二浮动电极42、43可以为两个或更多。然而，本实施方式以示例的方式描述了第二浮动电极为两个的情况。
第二浮动电极42、43可以形成在第二层上的对应于间隙G1、G2的部分上，以覆盖间隙G1、G2。
由于第一层包括位于第一内电极31和第一浮动电极33之间的第一间隙G1和位于第一浮动电极33和第二内电极32之间的第二间隙G2，一个第二浮动电极42可以形成在对应于第一间隙G1的位置，并且另一个浮动电极43可以形成在对应于第二间隙G2的位置。
即，当沿内电极的堆叠方向看时，一个第二浮动电极42可以覆盖第一内电极31和第一浮动电极33之间的间隙G1，并且具有分别与第一内电极31的一部分和第一浮动电极33的一部分重叠的第一重叠部D1和第二重叠部D2。
当沿内电极的堆叠方向看时，另一个第二浮动电极43可以覆盖第一浮动电极33和第二内电极32之间的间隙G2，并且具有分别与第一浮动电极33的一部分以及第二内电极32的一部分重叠的第三重叠部D3和第四重叠部D4。
电容可以形成在第一重叠部D1至第四重叠部D4中。
第二浮动电极42、43可以设置在第二层上，并且彼此间隔。
第二浮动电极42、43可以与第一外电极21、第二外电极22电隔断。
当沿第一层和第二层的堆叠方向看时，第一内电极31和第二内电极32以及第一浮动电极33和第二浮动电极42、43可以为矩形。
然而，在制造过程中(例如，压缩过程等)，第一内电极31、第二内电极32、第一浮动电极33以及第二浮动电极42、43可以变形。
第一内电极31和第二内电极32以及第一浮动电极33、第二浮动电极42、43可以具有相同的宽度。
陶瓷主体10的外表面11、12上可以形成有第一外电极21和第二外电极22，并且在沿第一外电极21和第二外电极22连接至陶瓷主体10的方向(“L向”)以及第一层和第二层的堆叠方向(“T向”)截取的截面中，第二浮动图案42、43的长度A与陶瓷主体10的长度L之比(A/L)可以为0.7至0.9，而重叠部的长度D与第二浮动图案42、43的长度A之比(D/A)可以为0.5至0.95。
此处，第二浮动电极的长度A可以是一个第二浮动电极42的长度A1和另一个第二浮动电极43的长度A2之和，而重叠部的长度D可以是第一重叠部至第四重叠部的长度之和D1+D2+D3+D4。
当A/L小于0.7时，由于第二浮动电极的长度较短，第一重叠部D1至第四重叠部D4的长度D也较短，因此难以实现高电容。当A/L超过0.9时，第一外电极21、第二外电极22与第二浮动电极42、43之间的距离过短，因此第一外电极21、第二外电极22与浮动电极42、43之间可以产生飞弧。
当D/A小于0.5时，用于形成电容的第一重叠部D1至第四重叠部D4减小，因此会降低电容。当D/A超过0.95时，第一内电极31、第二内电极32与第一浮动电极33之间的间隙过窄，因此陶瓷难以完全填补第一内电极31、第二内电极32与第一浮动电极33之间的间隙，并且空气可能残留在所述间隙中。因此第一内电极31和第二内电极32之间的电介质击穿电压会降低，并且会产生短路或飞弧。
虽然图1展示了沿陶瓷主体的长度和厚度方向截取的截面经过陶瓷主体的中心S的情况，但是本发明并不仅限于此。即，所述截面可以经过陶瓷主体10的中心S两侧的任一侧上的陶瓷主体总宽度的15％距离范围内的区域。此处，陶瓷主体10的中心S两侧的任一侧上的陶瓷主体10总宽度的15％距离范围内的区域可以被限定为陶瓷主体10的中心部分。
当截面经过陶瓷主体的中心S或中部，内电极31、32的长度和浮动电极33、42、43的长度之比可以稳定。
虽然图4A至图5B展示了第一内电极31和第二内电极不是矩形的情况，但是本发明并不限于此，而是可以做出各种修改。浮动电极的长度A可以根据截面是否经过陶瓷主体的中心S或除该中心S以外的其他点而改变。
在本实施方式中，当沿第一层和第二层的堆叠方向看时，第二浮动电极42、43的面积(Q)与由第一内电极31、第二内电极32、第一浮动电极33、和第二浮动电极42、43形成的区域的面积(P)之比(Q/P)可以为0.7至0.9，并且重叠部D1+D2+D3+D4的面积(R)与第二浮动电极42、43的面积(Q)之比(R/Q)可以是0.5至0.95。
由第一内电极31、第二内电极32、第一浮动电极33和第二浮动电极42、43形成的区域的面积(P)通过从第一内电极31、第二内电极32和浮动电极33、42、43的面积之和中减去第一重叠部至第四重叠部D1+D2+D3+d4的面积而获得。
当Q/P小于0.7时，第一重叠部D1至第四重叠部D4减小，从而难以实现高电容。当Q/P超过0.9时，第一外电极21、第二外电极22和浮动电极42、43之间的距离会过窄，因此第一外电极21、第二外电极22和浮动电极42、43之间会产生飞弧。
当R/Q小于0.5时，用于形成电容的第一重叠部D1至第四重叠部D4的面积减小，因此会降低电容。当R/Q超过0.95时，第一内电极31和第二内电极32之间的间隙G会过窄，陶瓷难以完全填满第一内电极31和第二内电极32之间的间隙G，并且间隙G中可能残留有空气。在这种情况下，由于空气的电介质击穿电压低于陶瓷的电介质击穿电压，因此会降低第一内电极31和第二内电极32之间的击穿电压，并且可能会产生短路或飞弧。
当沿第一层和第二层的堆叠方向看时，第一内电极31和第二内电极32以及第一浮动电极33和第二浮动电极42、43可以为矩形。
第一层的数量和第二层的数量之和可以为100或更多，并且陶瓷层50的厚度可以为10μm。
陶瓷主体10、内电极31、32、外电极21、22的其他细节，陶瓷层50的厚度等与上述实施方式中相同。
实施例
下文中，将参照实施例和对比例对本发明进行更详细的描述。这些实施例旨在帮助理解本发明，而本发明的范围并不限于此。
通过如下方式制造第二层上形成有单个浮动电极41的多层陶瓷电容器(见图2和图3)。
第一，将钛酸钡陶瓷粉末与添加物(如乙醇、粘结剂等)混合，然后球磨至以制备陶瓷浆料，在陶瓷浆料中，陶瓷粉末均匀地散开。通过刮涂法等将陶瓷浆料施加至载体膜，然后干燥，从而制造介电层坯片。此处，烧结后，介电层坯片形成为厚度为20μm。
将添加物(如溶剂、粘结剂等)添加至平均颗粒尺寸为0.05至0.2μm的镍粉中，然后将二者的混合物球磨以生产用作内电极的浆料，在内电极中，导电金属镍均匀散开。
通过丝网印刷法利用用作内电极的浆料将第一内电极31和第二内电极32印刷在介电层坯片上，并将浮动电极41印刷在独立的介电层坯片上。
第一内电极31和第二内电极32以及浮动电极41印刷为矩形，且具有相同的宽度。
首先布置未形成有第一内电极31、第二内电极32和浮动电极41的介电层坯片，将形成有第一内电极31、第二内电极32的介电层片(第一层)堆叠在未形成有第一内电极31、第二内电极32和浮动电极41的介电层坯片上，将形成有浮动电极41的介电层坯片(第二层)堆叠在形成有第一内电极31、第二内电极32的介电层坯片上，然后堆叠未形成有第一内电极31、第二内电极32和浮动电极41的介电层坯片，以制备堆叠体。
重复上述过程，以允许第一层的数量和第二层的数量之和为100。
在压力为1000kgf/cm2、85℃的温度下均衡地压缩所述堆叠体。
将压缩体切割为生片(green chip)。然后，对生片实施粘接剂脱除(de-binder)工艺，在该粘接剂脱除工艺中，在空气气氛中，在230℃保温60个小时，然后再在还原气氛(10-11atm至10-10atm，低于Ni/NiO平衡状态中的氧分压)中在1200℃下烧结，以制造烧结的基片。第一内电极、第二内电极和浮动电极之间的平均距离，即介电层50的平均厚度为20μm。
当烧结的基片的外表面被抛光后，将该烧结的基片浸入用作外电极的导电浆料中，然后烘干以形成第一外电极21和第二外电极22。通过向铜粉末中添加玻璃粉、粘结剂等以制备用作外电极的导电浆料。
镀镍板和镀锡板通过电镀形成在第一外电极21和第二外电极22的表面上。
陶瓷主体的长度L固定为4210μm，并且浮动电极41的长度A和浮动电极41与第一内电极31以及第二内电极32互相重叠的第一重叠部、第二重叠部的长度之和(C＝C1+C2)按照表1中所示的进行变化。
对于按照上述方法制备的陶瓷电容器，检查其耐压性和可能出现的内部缺陷。
耐压性与产品能承受的电压的大小相关。在电压以10V/分钟上升情形下产生电介质击穿电压时所测量的瞬间电压可被用作耐压值。
表1展示了根据浮动电极41的长度A以及第一重叠部和第二重叠部的长度之和(C＝C1+C2)的变化所形成的耐压值和可能出现的内部缺陷，浮动电极41与第一内电极31和第二内电极32在第一重叠部和第二重叠部互相重叠。
此外，表1展示了根据当沿堆叠方向观察时，浮动电极41的面积(Q)与由第一内电极31、第二内电极32和浮动电极41所形成的区域的面积(P)之比(Q/P)以及第一重叠部C1和第二重叠部C2的面积(R)与浮动电极41的面积(Q)之比所形成的耐压值和可能出现的内部缺陷。
【表1】
*：不符合本发明范围
参照表1，L表示陶瓷主体10的长度，C表示内电极31、32与浮动电极41互相重叠的重叠部的长度(C1+C2)，而A表示浮动电极41的长度。所有陶瓷主体的长度都为4210μm。
浮动电极的长度与陶瓷主体10的长度之比(A/L)从0.67改变至1.00之间，内电极31、32与浮动电极41互相重叠的重叠部的长度(C＝C1+C2)与浮动电极41的长度A之比(C/A)从0.89变化至0.93。
在对比例1和对比例2中，浮动电极41的长度A与陶瓷主体10的长度之比(A/L)分别为0.69和0.69，重叠部的长度C与浮动电极41的长度A之比(C/A)分别为0.89和0.9。对比例1和对比例2对应于浮动电极41较短的情况，因此用于形成电容的部分较小。
在对比例1和对比例2中，产生了对齐缺陷(alignment defect)。由于浮动电极41的长度较短，在压缩和切割介电层坯片时，浮动电极容易移动。
在对比例1和对比例2中，耐受电压分别低至2.10kV和3.14kV。因为浮动电极41与第一外电极21、第二外电极22之间的距离由于对齐缺陷而过窄，所以在低电压时产生了介电层击穿。
在实施例1至实施例8中，浮动电极41的长度A与陶瓷主体10的长度L之比(A/L)为0.71至0.88，重叠部C1和重叠部C2的长度(C＝C1+C2)与浮动电极41的长度A之比(C/A)为0.90至0.92。
在实施例1至实施例8中，并未发现内部缺陷，且耐受电压为合理的4.67至4.68kV。
在对比例3和对比例4中，浮动电极41的长度A与陶瓷主体10的长度L之比(A/L)分别为0.90和0.93，并且重叠部C1和重叠部C2的长度(C＝C1+C2)与浮动电极41的长度(A)之比(C/A)为0.92。
在对比例3和对比例4中，并未发现内部缺陷，但是耐受电压分别低至2.19kV和2.43kV。由于浮动电极41的长度A与陶瓷主体的长度L之比(A/L)较大(即，浮动电极41和第一外电极20、第二外电极21较短)，因此在电压较低时发生介电层击穿。
在对比例5至对比例7中，浮动电极41的长度A与陶瓷主体10的长度L之比(A/L)为0.95至1.00，并且重叠部的长度C和浮动电极41的长度A之比(C/A)为0.93。
在对比例5中，短路的产生率为83％，且不产生短路的产品的耐受电压为0.92V。在对比例6和对比例7中，短路的产生率为100％。可以理解的是，由于陶瓷主体10的长度L几乎与浮动电极41的长度A相同，由于制造过程中的误差，第一外电极21、第二外电极22和浮动电极41之间会产生短路。因此无法测量耐受电压。
如表1中所描述的，可以理解的是，在本发明范围内的实施例1至实施例8展示了优越的耐压性。
在下文中，说明书将以第一内电极31、第二内电极32和浮动电极41的面积的角度进行描述。
根据本实施方式，鉴于第一内电极31、第二内电极32和浮动电极41为矩形且宽度相同的事实，第一内电极31、第二内电极32与浮动电极41的面积之比与第一内电极31、第二内电极32与浮动电极41的长度成比例。
换言之，根据本实施方式，第一内电极31、第二内电极32与浮动电极41之间的面积之比与第一内电极31、第二内电极32与浮动电极41之间的长度之比相同。
因此，上述关于第一内电极31、第二内电极32与浮动电极41之间的长度之比的详细描述也可以相似地应用于第一内电极31、第二内电极32与浮动电极41之间的面积之比。
更具体地，在实施例1至实施例8中，浮动电极41的面积(Q)与由第一内电极31、第二内电极32和浮动电极41形成的区域的面积(P)之比(Q/P)为0.71至0.88，且重叠部C的面积(R)与浮动电极41的面积(Q)之比(R/Q)为0.9至0.92。在实施例1至实施例8中，并未发现内部缺陷，且耐受电压值为合理的4.67至4.68kV。
对比例和实施例的细节与上述细节一样。
如上所述，根据本发明的实施方式，可以利用多层陶瓷电子元件中的浮动电极实现高电容且高电压的多层陶瓷电子元件。
虽然已经结合实施方式展示并描述了本发明，但是对本领域技术人员很明显的是，其可以在不脱离本发明的附加权利要求所限定的范围的情况下对其进行修改和改变。
Claims (25)
1.一种多层陶瓷电子元件，该多层陶瓷电子元件包括：
陶瓷主体；
第一层，该第一层包括导电图案，该导电图案相互间隔有间隙；和
第二层，该第二层相对于所述第一层布置为使得陶瓷层位于所述第一层和所述第二层之间，并且该第二层包括浮动图案，该浮动图案具有与所述导电图案重叠的至少一个重叠部，
其中，所述第一层和所述第二层的总数为100层或更多，
所述陶瓷主体具有第一外电极和第二外电极，该第一外电极和第二外电极形成在所述陶瓷主体的外表面上，并且
在沿长度方向以及堆叠方向截取的截面中，所述浮动图案的长度与所述陶瓷主体的长度之比为0.7至0.9，并且所述重叠部的长度与所述浮动图案的长度之比为0.5至0.95。
2.根据权利要求1所述的多层陶瓷电子元件，其中，当沿所述第一层和第二层的所述堆叠方向观察时，所述浮动图案的面积与由所述导电图案和所述浮动图案形成的区域的面积之比为0.7至0.9，并且所述重叠部的面积与所述浮动图案的面积之比为0.5至0.95。
3.根据权利要求1所述的多层陶瓷电子元件，其中，所述导电图案包括与所述第一外电极相连的第一导电图案和与所述第二外电极相连的第二导电图案。
4.根据权利要求3所述的多层陶瓷电子元件，其中，所述第一层还包括设置在所述第一导电图案和所述第二导电图案之间的至少一个第一浮动图案，
所述浮动图案包括多个第二浮动图案，该多个第二浮动图案具有与所述第一浮动图案重叠的部分，并且
所述浮动图案的长度是所述多个第二浮动图案的长度之和，所述重叠部的长度是所述第二浮动图案与所述导电图案相重叠的重叠部的长度之和。
5.根据权利要求4所述的多层陶瓷电子元件，其中，当沿所述第一层和第二层的堆叠方向观察时，所述第二浮动图案的面积之和与由所述导电图案和所述浮动图案形成的区域的面积之比为0.7至0.9，并且所述第二浮动图案的重叠部的面积之和与所述第二浮动图案的面积之和之比为0.5至0.95。
6.根据权利要求1所述的多层陶瓷电子元件，其中，所述浮动图案与所述第一层的相互间隔有所述间隙的相邻两个导电图案中的每个重叠。
7.根据权利要求1所述的多层陶瓷电子元件，其中，当沿所述第一层和第二层的堆叠方向观察时，所述导电图案和所述浮动图案为矩形。
8.根据权利要求1所述的多层陶瓷电子元件，其中，所述导电图案的宽度与所述浮动图案的宽度相同。
9.根据权利要求1所述的多层陶瓷电子元件，其中，所述陶瓷层的厚度为10μm或更大。
10.根据权利要求1所述的多层陶瓷电子元件，其中，所述截面经过所述陶瓷主体的中心部分。
11.一种多层陶瓷电子元件，该多层陶瓷电子元件包括：
陶瓷主体；
第一层，该第一层包括导电图案，该导电图案互相间隔有间隙；和
第二层，该第二层相对于所述第一层布置为使得陶瓷层设置在所述第一层和所述第二层之间，并且该第二层包括浮动图案，该浮动图案具有与所述导电图案重叠的重叠部，
其中，所述第一层和所述第二层的总数为100层或更多，并且
在沿所述第一层和所述第二层的堆叠方向观察时，所述浮动图案的面积与由所述导电图案和所述浮动图案形成的区域的面积之比为0.7至0.9，并且所述重叠部的面积与所述浮动图案的面积之比为0.5至0.95。
12.根据权利要求11所述的多层陶瓷电子元件，其中，所述导电图案包括与所述第一外电极相连的第一导电图案和与所述第二外电极相连的第二导电图案。
13.根据权利要求12所述的多层陶瓷电子元件，其中，所述第一层还包括设置在所述第一导电图案和所述第二导电图案之间的至少一个第一浮动图案，
所述浮动图案包括多个第二浮动图案，该多个第二浮动图案具有与所述第一浮动图案重叠的部分，并且
所述浮动图案的面积是所述多个第二浮动图案的面积之和，并且所述重叠部的面积是所述第二浮动图案与所述导电图案相重叠的重叠部的面积之和。
14.根据权利要求11所述的多层陶瓷电子元件，其中，所述浮动图案与所述第一层的相互间隔有所述间隙的相邻两个导电图案中的每个重叠。
15.根据权利要求11所述的多层陶瓷电子元件，其中，当沿所述第一层和所述第二层的堆叠方向观察时，所述导电图案和所述浮动图案为矩形。
16.根据权利要求11所述的多层陶瓷电子元件，其中，所述导电图案的宽度与所述浮动图案的宽度相同。
17.根据权利要求11所述的多层陶瓷电子元件，其中，所述陶瓷层的厚度为10μm或更大。
18.一种多层陶瓷电子元件，该多层陶瓷电子元件包括：
陶瓷主体；
第一层，该第一层包括与第一外电极相连的第一导电图案、与第二外电极相连的第二导电图案、以及第一浮动图案，该第一浮动图案设置在所述第一导电图案和所述第二导电图案之间，并且所述第一浮动图案与所述第一导电图案以及所述第二导电图案之间具有间隙；和
第二层，该第二层相对于所述第一层布置为使得陶瓷层设置在所述第一层和所述第二层之间，并且该第二层包括多个第二浮动图案，该多个第二浮动图案具有与所述第一导电图案、第二导电图案和第一浮动图案中的至少一个重叠的重叠部，
其中，所述第一层和所述第二层的总数为100层或更多，
所述陶瓷主体具有第一外电极和第二外电极，该第一外电极和第二外电极形成在所述陶瓷主体的外表面上，并且
在沿所述第一外电极和第二外电极连接于所述陶瓷主体并从该陶瓷主体延伸的长度方向以及所述第一层和第二层的堆叠方向截取的截面中，所述第二浮动图案的长度之和与所述陶瓷主体的长度之比为0.7至0.9，并且所述重叠部的长度之和与所述第二浮动图案的长度之和之比为0.5至0.95。
19.根据权利要求18所述的多层陶瓷电子元件，其中，当沿所述第一层和所述第二层的堆叠方向观察时，所述第二浮动图案的面积之和与由所述导电图案和所述浮动图案形成的区域的面积之比为0.7至0.9，并且所述第二浮动图案的所述重叠部的面积之和与所述第二浮动图案的面积之和的比为0.5至0.95。
20.根据权利要求18所述的多层陶瓷电子元件，其中，所述第二浮动图案与所述第一层的相互间隔有所述间隙的相邻两个所述导电图案中的每个重叠。
21.根据权利要求18所述的多层陶瓷电子元件，其中，所述第二浮动图案的数量与所述间隙的数量相同。
22.根据权利要求18所述的多层陶瓷电子元件，其中，当沿所述第一层和所述第二层的堆叠方向观察时，所述第一导电图案、所述第二导电图案、所述第一浮动图案和所述第二浮动图案为矩形。
23.根据权利要求18所述的多层陶瓷电子元件，其中，所述第一导电图案、第二导电图案、第一浮动图案和第二浮动图案的宽度相同。
24.根据权利要求18所述的多层陶瓷电子元件，其中，所述截面经过所述陶瓷主体的中心部分。
25.根据权利要求18所述的多层陶瓷电子元件，其中，所述陶瓷层的厚度为10μm或更大。
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