CN103052993A - 用于全速、并行dut测试的解决方案 - Google Patents

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Abstract

一种用于自动测试设备的系统。在一种实施例中，该系统包括被编程为提供测试图形以及通往至少一个被测器件(DUT)的接口的可配置集成电路(IC)。该系统还包括通往所述至少一个DUT的连接，其中所述连接被直接耦合在所述可配置IC与所述至少一个DUT之间。

Description

用于全速、并行DUT测试的解决方案
相关申请的交叉引用
本申请要求在2010年5月28日提交的编号为61/349,411的美国临时专利申请的优先权，其公开通过引用而结合于此。
技术领域
实施例涉及测试，具体涉及对固态存储设备的测试。
背景技术
固态驱动器(SSD)是使用固态存储器来存储永久数据的数据存储设备。SSD模仿硬盘驱动器接口，从而容易在多数应用中取代它。SSD经由标准化电气通信协议和实体接口连接器而连接到个人计算机(PC)。SSD的常见示例是电池支持的动态随机存取存储器(DRAM)易失性存储器、基于NAND/NOR的闪速存储器以及其他非易失性存储类技术。SSD可以具有不同的形状因数。SSD是一种相对新的产品，并且产业正处于定义如何对其进行测试的过程中。对各种形状因数和接口标准进行测试提出了机械和协议/电气挑战。为了测试SSD，测试仪需要能够经由实体连接器连接，以及支持接口协议和电气信令。
目前，主要的测试架构使用基于PC的测试仪。PC可通过主机总线适配器(HBA)和线缆而连接到存储设备。HBA及其软件驱动程序提供了实体连接器、通信协议，以及用来将来自计算机的操作系统和存储协议级命令转换为存储设备可以理解的命令的电气引擎。HBA可插入主板。PC主板可包括中央处理单元(CPU)、存储器，以及使CPU、存储器和主机适配器运行的总线和控制器芯片。要在PC上运行程序需要操作系统和驱动器。CPU和存储器通过运行用来对存储设备发送和接收数据的程序而充当共享图形发生器。基于PC的测试仪的问题在于它们具有基于所使用组件的性能的性能和并行限制。此外，增强性能和使能并行化的方式可能代价高昂。
发明内容
在一种实施例中，一种系统包括被编程为提供用于自动测试设备的测试图形的可配置集成电路(IC)，以及通往至少一个被测器件(DUT)的接口。该系统还包括通往所述至少一个DUT的连接，其中该连接被直接耦合在所述可配置IC与所述至少一个DUT之间。
附图说明
图1图示出示例性基于PC的测试仪系统的框图。
图2图示出基于PC的测试仪系统的示例性共享资源架构的框图。
图3图示出根据一种实施例的示例性基于现场可编程门阵列(FPGA)的测试仪系统的框图。
图4图示出根据一个实施例的利用FPGA的系统的框图。
图5图示出根据另一个实施例的利用FPGA的系统的框图。
图6图示出根据另一个实施例的利用FPGA的系统的框图。
图7图示出根据另一个实施例的利用FPGA的系统的框图。
图8是根据一种实施例的一种用于测试数据存储设备的示例性方法的流程图。
图9图示出根据一种实施例的基于存储协议的测试图形的示例性抽象层的框图。
具体实施方式
在此描述的实施例提供了一种用于自动测试设备的系统。实施例还提供了一种用于测试DUT的对应方法，其中该方法可以通过利用所公开系统而被使用。在一种实施例中，该系统包括被编程为提供测试图形的诸如FPGA之类的可配置IC，以及通往至少一个DUT的接口。可配置IC有改进地实现了基于PC的测试仪的功能，可是避免了基于PC的测试仪关于成本、性能和可伸缩性的固有缺陷。在此描述的实施例提供了全速并行DUT测试，并且可适用于利用基于协议的接口将自动测试设备连接到DUT的其他应用。在一种实施例中，接口协议可以或是USB或是外围组件互连高速(PCIe)。在一种实施例中，被连接的DUT可以是基于PCI或USB的WiFi模块。在此描述的实施例使成本和并行性最优化，同时保持了全速和高并行测试能力。
在一种实施例中，可配置IC提供了可包括存储图形加速逻辑的一个或多个每DUT专用的图形发生资源。在一种实施例中，可配置IC包括提供用于到DUT的电气和协议连接的HBA功能的逻辑。如此，可配置IC可提供到至少一个DUT的直接连接。在一种实施例中，可配置IC提供逻辑布局和总线优化以使得图形发生资源位于HBA逻辑附近，从而使用于连接图形发生器和HBA的总线的数目最小化，还从而允许HBA与图形发生器之间的专用的每DUT的链接。在一种实施例中，可配置IC与DUT之间的实体连接包括用于DUT的信号和电源以及具有电流测量能力的可按照DUT控制的电源。
在一种实施例中，全速存储测试系统可被定义为能够以达到或接近给定接口标准的实际最大吞吐量(例如，SATA6Gbps＝最大600MB/s)生成并接收用于存储测试的图形的解决方案。在一种实施例中，如果所利用的DUT能够处理测试仪激励并对其进行响应，那么所测得的吞吐量相当于接口的最大实际吞吐量。在一种实施例中，如果DUT不能够如此，那么其被限于DUT的最大吞吐能力。全速并行测试可被定义为独立于与单个可编程芯片相连的DUT的数目而进行全速测试的能力。每个按DUT的测试仪(tester-per-DUT)端口能够以全速对相连的DUT进行测试。例如，该架构的当前实例化提供了由单个可编程芯片支持的2到8个按DUT的测试仪端口，并且预期端口的数目随着未来的可编程芯片的产生而增加。
图1图示出示例性的基于PC的测试系统的框图。一般而言，CPU100通过高速接口(例如，PCIe)105而连接到HBA卡110，其一般可包括1到4个端口。HBA卡110通过插入可用HBA端口的连接器线缆120而连接到一个或多个SSD115。基于计算机的系统控制器125被连接到一个或多个基于PC的测试仪130，并且被用于控制多个单独的PC测试仪。可存在多个测试仪片段130，每个包括CPU和相关联的HBA卡。注意到术语CPU和处理器被可互换地使用。
为了对SSD进行制造测试和基准测试(benchmarking)，CPU和存储器在用作共享图形发生器时的性能需要匹配正被测试的相连器件的总数的性能以及所利用的连接接口的传输性能。否则DUT将要等待图形发生器。这可以通过购买额外的或更高性能的CPU以及额外的和/或更高性能的DRAM来提高性能而得到扭转。这些实体组件增加了基于PC的测试仪的总占地面积和成本。
PC可具有将DUT连接到图形发生器所需的多条总线(例如PCIe)、快速通道互连(QPI)、桌面管理接口(DMI)以及诸如OS和驱动程序之类的软件抽象层。这些总线和软件层一般是针对个人计算而非针对高速并行存储测试而优化的。这对在DUT与图形发生资源之间传输数据所需时间有负面影响，反之亦然。
图2图示出基于PC的测试仪系统的示例性共享资源架构的框图。图形由共享的CPU和存储器235生成，并且通过QPI和DMI总线240被发送到经由PCIe插槽相连的一个或多个HBA245。SSD250被连接到HBA的一个或多个端口。具有600MB/s带宽的高速SSD对共享总线240和图形发生器造成压力，从而造成瓶颈。这些瓶颈包括：a)用于图形发生的共享CPU/DRAM的处理能力；b)由于通过多条总线进行通信而引起的效率损失；以及c)操作系统开销。联合的瓶颈可造成高达33％的更长测试时间。
PC当被用作测试仪时一般是共享资源架构，因为它们经常使用一个或多个CPU、存取共享存储器、存取共享总线来与外围设备交谈，例如与驱动器通信的HBA。如果一给定PC对一个驱动器进行存取，那么该PC可被视为具有非共享资源架构(例如，每个DUT一个测试仪)。当一PC对多于一个驱动器进行测试或存取时，该PC被视为具有共享资源架构。该PC并非注定是高并行性存储测试仪，因为PC通常用作通用计算机。按DUT的测试仪可以通过如在此描述的创建专门架构，或者通过使用每存储设备一个PC来实现。
成本、性能和尺寸是首要的动机。因此，强大的PC被用于实现最佳性能。这种PC在多个驱动器之间被共享以降低成本和尺寸/占地面积。通常，权衡是性能相对于降低的成本。更小的尺寸/占地面积产生具有更高成本的定制板。性能损失通过使用更多和更快的处理器(导致更高成本)可以在一定程度上得到补偿，但是某些组件由于PC架构的原因将总是被共享(例如，共享的存储器、诸如PCIe、DMI等共享的外围总线，以及共享的HBA)。
使用PC来测试存储器件的主要原因是：1)其是公知的通用计算机架构；2)其通常更廉价(例如，对高容量PC组件的更低开发成本和影响)；以及3)被测存储器件最终在PC中被使用。如此，存在能够创建非常接近最终使用场景的测试仪环境的附加益处。
随着所推出的SSD产品的容量增大，存在对更高效地测试这些存储产品的需要。这将需要可以在单个测试仪中处理多个接口和形状因数的设备以便：a)提高测试混合产品的效率；b)提供每个平方英尺更高的密度/更高并行性的测试站；以及c)提高的测试速度/性能以使能最佳的测试时间并避免共享资源架构的测试时间开销缺点。
在此描述的实施例使用具有在单个芯片中实现一个或多个基于PC的测试仪功能的定制固件和软件镜像的可编程IC(例如，FPGA)。在一种实施例中，除CPU之外，所需要的电气的和基于协议的信令是由片上可编程逻辑电路提供的，片上可编程逻辑电路可包括图形发生器、接收器、图形加速器、接口协议(IP)核以及到IP核总线的专用图形发生器。
在一种实施例中，可包括专用图形发生器和接收器的片上实现的功能加速器块保证了为了匹配目标接口的速度而被优化的专用的按DUT的资源。这种功能加速器块允许独立于在芯片测试仪上实现的其他块的对DUT的确定性激励。
在一种实施例中，功能加速块可用来减轻主处理器的负荷。在一种实施例中，负荷减轻可通过加速器生成和接收图形来实现。在一种实施例中，负荷减轻还可通过加速器将一多步骤测试功能中的多个步骤合并为单个步骤来实现。例如，在一种实施例中，加速器可提供比较功能，该比较功能写入一图形、回读该写入的图形，然后比较这两种图形。在一个实施例中，加速是将比较功能写入。
在一种实施例中，接口核提供HBA的功能。这保证了根据给定接口标准的顺应性和兼容性。在一种实施例中，目标接口信令速度是通过选择适当可编程芯片速度等级来使能的。接口核可被从第三方卖家获得但是可能需要某些定制以便与在此描述的实施例兼容。在一种实施例中，接口核/HBA提供两种功能：1)将存储命令包成标准协议以通过物理信道传输；以及2)作为电气信号发生器和接收器。
在一种实施例中，图形发生器和匹配的IP接口核被彼此相邻地实现在芯片上并且利用专用总线链接而相连。系统组件的紧邻允许对链接进行优化以匹配目标接口速度，避免了共享总线架构所固有的瓶颈，并且将总线转换开销保持为绝对最小值。
在一种实施例中，可包括存储图形加速的专用片上资源、系统逻辑的彼此紧邻以及专用总线链接这些的结合保证了对于任何目标接口标准的全速测试。使用可编程IC允许对性能与成本之间的优化进行完全控制。例如，在可编程芯片解决方案的CPU快到足以全速支持多于一个接口的情况下，可以通过除去专用的图形发生器资源来降低成本。在一种实施例中，如果目标接口不需要3Gbps或者更高的速度，则可以选择更低速度和更低成本的可编程芯片以降低成本。在一种实施例中，如果目标接口使用更少的高速信道来与DUT通信，那么可编程芯片可被重新配置为生成额外的按DUT的测试仪实例，从而提高并行性并降低每DUT的成本。
在一种实施例中，对于作为目标的存储接口，估计可以在单个可编程芯片上以片上方式创建DUT测试仪的4到8个实例。每个实例都支持在此描述的实施例的全速和全速并行测试特征。在一种实施例中，DUT测试仪可被实现在单个可编程芯片上。在每个可编程芯片有4到8个DUT测试仪的情况下，如在此描述的系统相比基于PC的测试仪可以达到相同或更低的成本，另外有确定性全速并行测试的优点，这是类似定价的共享资源PC测试仪所不保证的。
在一种实施例中，可编程芯片的使用允许针对成本、性能和并行性进行优化的大程度的灵活性，并且使能了通往用于像SSD、HDD等存储测试应用的尚未发布的协议接口的基于软件的升级途径。
图3图示出根据一种实施例的示例性的基于FPGA的测试仪系统的框图。一个或多个FPGA300各自包括紧邻接口协议(IP)核310的CPU305。IP核310被直接耦合到作为SSD或其他存储设备的DUT315。在一些实施例中，其他类型的存储设备可包括硬盘驱动器(HDD)、USB驱动器、闪速卡以及基于DRAM的盘。连接可以是具有用来提供足够带宽的一个或多个链接的总线(并行或串行)。每个DUT具有可包括电流感测能力的专用电源，并且通过通信总线而受测试仪控制。在一种实施例中，处理机可包括夹持器318，夹持器318将DUT从工厂传送系统移动到测试仪并且从测试仪资源发起实体连接和释放实体连接。容纳DUT315的托架(bay)320提供环境控件以在测试期间给DUT压力。在一种实施例中，环境控件可以以三种不同方式实现：按DUT地；用于多个DUT的共享室；以及对纯电气功能测试没有热控制。集中地协调各测试仪电子电路、电源、处理机和环境控件的基于PC的系统控制器325被耦合到每个FPGA、电源和处理机。处理机319可以将DUT从带/装载器330转移到托架320。
图4图示出根据一个实施例的利用FPGA400的示例性系统的框图。FPGA400包括一个或多个专用测试仪405，每个专用测试仪405连接到单个DUT410。在一种实施例中，DUT410可以是存储设备。在一种实施例中，DUT410可以是SSD。每个专用测试仪405包括接口协议核(被可互换地描述为IP核、接口核或软件HBA)415，其直接连接到DUT410。如图4示出，每个专用测试仪405具有其自己的片上CPU430。因此，该配置没有共享资源。
在一种实施例中，FPGA400还包括一个或多个功能加速块412和接口核415。短语接口协议核可与短语接口核、IP核或软件HBA互换地使用。在一种实施例中，每个功能加速块包括专用的图形发生器420和接收器425。在一种实施例中，测试激励(例如，测试图形)是由图形发生器420和接收器425所提供的逻辑提供的，该逻辑受具有相关联存储器435的片上CPU430控制。
在一种实施例中，功能加速块用作逻辑比较单元。这允许针对给定存储地址来比较写入的数据和回读的相同数据。硬件实现方式当与基于软件的比较算法相比时允许极快的比较(微秒相对于毫秒)，基于软件的比较算法需要在处理器中执行那些软件算法。在基于软件的比较算法的情况下，写入数据需要被存储在存储器中，并且通过多条总线被发送到DUT，然后通过多条总线被回读以进行比较。这导致通过多条总线传输数据的极大开销，并且需要快速处理器来执行比较代码。
在一种实施例中，功能加速块用作协处理器(coprocessor)，因为其被用作补充主处理器(例如，CPU)的功能的处理器。在一种实施例中，功能加速块所执行的运算可以是浮点算术、图解、信号处理、字符串处理或加密。通过从主处理器卸下处理器密集型任务，功能加速块使整体系统性能加速。在一种实施例中，功能加速块可被用于单个DUT和并行DUT测试两者。
在一种实施例中，单个FPGA400上的多个测试仪405可以经由以太网连接器445而链接。多个FPGA400可以经由以太网(GbE)接口或者交换机455而被连接到系统控制器450。在一种实施例中，系统控制器450可以由处理器实现，并且可以包括操作系统(OS)、驱动程序、测试仪控制软件，包括编译器、调试器、底层API和测试库的程序开发环境。
图5、图6和图7示出了根据其他实施例的三种其他示例性FPGA配置。注意到这些实施例是示例性配置选项，但不是配置选项的完整集合或限制性集合。
图5图示出根据一种实施例的利用FPGA500的示例性系统的框图。FPGA500包括一个或多个专用测试仪505，每个专用测试仪505连接到单个DUT510。在一种实施例中，每个测试仪505的专用部分包括功能加速块512和接口协议核518。在一种实施例中，每个功能加速块512包括图形发生器520和接收器525。
在一种实施例中，CPU530和相关联的存储器535在多个测试仪505之间被共享。该配置(从成本角度来看是理想的)在CPU处理能力能够生成和接收激励以全速支持与之相连的多个DUT时是切实可行的。该配置与共享资源PC架构的不同之处在于该配置在其布局和专用总线最优化的情况下被实现在芯片上，从而使得能够使用更慢的片上处理器。
图6图示出根据另一种实施例的利用FPGA600的示例性系统的框图。除了每个专用测试仪605被连接到多个DUT610之外，图6的系统类似于图5的系统。这可被称作扇出(fan out)配置。
图7图示出根据另一种实施例的利用FPGA700的示例性系统的框图。在一种实施例中，图形发生器720和接收器725位于PC刀片中。
在此描述的实施例的关键优点是其通过将图形发生器和接口逻辑集成在单个可编程芯片上并且使它们紧邻以使瓶颈最小化来使性能或成本最优化的灵活性。在一种实施例中，系统可按每个接口逻辑而被配置有专用CPU，或者在CPU速度与所需的接口和DUT的资源相比足够高的情况下，单个CPU可被在多个接口之间共享。
图8是根据一种实施例的一种用于测试数据存储设备的示例性方法的流程图。在一种实施例中，数据存储设备是SSD。方法在块802中启动，其中可配置IC提供测试图形。在一种实施例中，测试图形被用于测试DUT。到DUT的接口是在块804中提供的，并且到DUT的连接是在块806中提供的。
在一种实施例中，可配置IC的处理器(例如，图4中的CPU430)中的每一个生成测试图形。在一种实施例中，可配置IC的功能加速块(例如，图4中的功能加速块412)中的每一个生成测试图形。在一种实施例中，在一个或多个处理器生成测试图形的情况下，一个或多个功能加速块可以辅助一个或多个处理器生成测试图形。例如，在一种实施例中，同一可配置IC内的给定功能加速块可以辅助同一可配置IC中的处理器生成测试图形。
在一种实施例中，为了提供测试图形，可配置IC可以执行在处理器或者处理器与接口之间的功能加速块上运行的程序。在一种实施例中，测试图形是基于协议的测试图形。
图9图示出示出根据一种实施例的基于存储协议的测试图形的示例性抽象层900的框图。在一种实施例中，基于协议的测试图形(PBTP)是在操作系统(OS)处生成的测试激励。在一种实施例中，在PBTP被生成之后，它们被OS转换为标准化的协议命令集，其随后被转换为低级分组。这些低级分组被接口核理解，接口核将其转换为电气信号。在一种实施例中，PBTP可以直接利用协议命令集和低级分组来生成。用于存储应用的OS级命令的一个示例是读命令或者写命令。与存储相关的协议命令集的示例是高级技术附件(ATA)和小型计算机系统接口(SCSI)，被用于串行高级技术附件(SATA)和串行连接SCSI(SAS)接口核。在一种实施例中，低层分组可以操纵命令头部、有效载荷、命令尾部等。
硬件实现的功能加速块可被用来加速各种软件测试功能。这种软件测试功能例如可以包括：执行来自可编程缓冲器的预先定义的图形、像计数器一样的算术图形、棋盘图形、随机生成的数据，将写入数据与单个执行步骤中的回读数据相比较的比较单元，允许对协议层通信进行访问的协议分析器和注射器，等等。在块804中，可配置IC提供到DUT的接口。在块806中，连接被提供给至少一个DUT，其中该连接被直接耦合在可配置IC与至少一个DUT之间。
在此描述的实施例或其多个部分可以是计算机实现的。计算机系统可以包括经由总线互相通信的处理器(例如，处理器核、微处理器、计算设备，等等)、主存储器和静态存储器。机器可以还包括显示单元，该显示单元可以包括触摸屏，或者液晶显示器(LCD)，或者发光二极管(LED)显示器，或者阴极射线管(CRT)。如图所示，计算机系统还可以包括人类输入/输出(I/O)设备(例如，键盘、字母数字小键盘，等等)、点选设备(例如，鼠标、触摸屏，等等)、驱动器单元(例如，磁盘驱动器单元、CD/DVD驱动器、有形计算机可读可移除媒体驱动器、SSD存储设备，等等)、信号发生设备(例如，扬声器、音频输出，等等)，以及网络接口(例如，以太网接口、有线网络接口、无线网络接口、传播信号的接口，等等)。
驱动器单元可以包括上面存储有实现上面描述的方法中的任一个或者全部的一组指令(例如，软件、固件、中间件，等等)的机器可读介质。该组指令还被示出为完全或者至少部分地驻留在主存储器和/或处理器内。该组指令还可以经由网络接口设备通过网络总线来发送或接收。
将会明白，本发明的实施例可被用作或被用于支持在某些形式的处理核(例如计算机的CPU)上执行或者以其他方式在机器或计算机可读的介质之上或之内实施或实现的一组指令。机器可读介质包括用于以机器(例如，计算机)可以读取的形式存储或传送信息的任何机构。例如，机器可读介质包括只读存储器(ROM)；随机存取存储器(RAM)；磁盘存储介质；光存储介质；闪速存储设备；电、光、声或者其他形式的传播信号(例如，载波、红外信号、数字信号，等等)；或者适合于存储或传送信息的任何其他类型的介质。
不希望将本发明限于在此公开的具体实施例。本领域技术人员将会认识到可以在不脱离本发明概念的情况下作出改变和修改。例如，FPGA之外的可配置集成电路可被使用。本发明的范围可以鉴于权利要求书来解释。

Claims (28)

1.一种用于自动测试设备的系统，该系统包括：
可配置集成电路(IC)，其被编程为提供：
用于自动测试设备的测试图形；以及
通往至少一个被测器件(DUT)的接口；以及
通往所述至少一个DUT的连接，其中所述连接被直接耦合在所述可配置IC与所述至少一个DUT之间。
2.如权利要求1所述的系统，其中，所述可配置IC是现场可编程门阵列(FPGA)。
3.如权利要求1所述的系统，其中，所述可配置IC包括：
一个或多个处理器；
一个或多个功能加速块；以及
一个或多个接口核。
4.如权利要求1所述的系统，其中，所述可配置IC包括：
一个或多个处理器；
一个或多个功能加速块；以及
一个或多个接口核，其中每个群组包括处理器、加速功能块和足够靠近其关联接口核的接口核，其中所述一个或多个处理器和一个或多个加速功能块被彼此耦合以允许关于最小管理开销、匹配的带宽和等待时间的优化连通性，以避免瓶颈并以最大速度向DUT提供测试图形。
5.如权利要求1所述的系统，其中，所述可配置IC基本上完全专用于自动测试。
6.如权利要求1所述的系统，其中，所述可配置IC是针对高速并行测试而优化的。
7.如权利要求1所述的系统，其中，所述可配置IC以接近所利用的IC到DUT接口的最大速度生成对所附接DUT的测试激励。
8.如权利要求1所述的系统，其中，所述可配置IC包括多个测试仪，其中每个测试仪测试不同组的DUT。
9.如权利要求1所述的系统，其中，所述可配置IC包括多个测试仪，其中每个测试仪测试不同组的DUT，其中每组DUT包括一个或多个DUT，并且其中所述多个测试仪并行地测试不同的DUT。
10.如权利要求1所述的系统，其中，所述可配置IC包括一个或多个处理器，其中所述一个或多个处理器生成所述测试图形。
11.如权利要求1所述的系统，其中，所述可配置IC包括一个或多个功能加速块，其中所述一个或多个功能加速块生成所述测试图形。
12.如权利要求1所述的系统，还包括将特定于应用的功能实现为所述可配置IC中的可编程电路的一个或多个功能加速块，并且其中所述特定于应用的功能在来自处理器的最小监管或者没有来自处理器的监管的情况下被执行。
13.如权利要求1所述的系统，还包括实现特定于应用的功能的一个或多个功能加速块，特定于应用的功能使能比在处理器上运行的基于软件的功能更快的功能。
14.如权利要求1所述的系统，还包括实现特定于应用的功能的一个或多个功能加速块，特定于应用的功能使能比在处理器上运行的基于软件的功能更低的实现成本。
15.如权利要求1所述的系统，其中，所述测试图形是基于协议的测试图形。
16.如权利要求1所述的系统，其中，所述DUT是存储设备。
17.如权利要求1所述的系统，其中，所述DUT是固态驱动器。
18.如权利要求1所述的系统，其中，所述一个或多个功能加速块中的每一个用作逻辑比较单元。
19.如权利要求1所述的系统，其中，所述接口协议是USB或PCIe，并且相连的DUT是基于PCI或USB的WiFi模块。
20.一种装置，该装置包括：
可配置集成电路(IC)，其被编程为提供：
用于自动测试设备的测试图形；以及
通往至少一个被测器件(DUT)的接口；以及
通往所述至少一个DUT的连接，其中所述连接被直接耦合在所述可配置IC与所述至少一个DUT之间。
21.如权利要求20所述的装置，其中，所述可配置IC是现场可编程门阵列(FPGA)。
22.如权利要求20所述的装置，其中，所述可配置IC包括：
一个或多个处理器；
一个或多个功能加速块；以及
一个或多个接口核。
23.如权利要求20所述的装置，其中，所述可配置IC包括：
一个或多个处理器；
一个或多个功能加速块；以及
一个或多个接口核，其中每个群组包括处理器、加速功能块和足够靠近其关联接口核的接口核，其中所述一个或多个处理器和一个或多个加速功能块被彼此耦合以允许关于最小管理开销、匹配的带宽和等待时间的优化连通性，以避免瓶颈并且以允许功能分组以便以最大速度向DUT提供测试图形。
24.如权利要求20所述的装置，其中，所述可配置IC基本上完全专用于自动测试。
25.如权利要求20所述的装置，其中，所述可配置IC是针对高速并行测试而优化的。
26.如权利要求20所述的装置，其中，所述可配置IC以接近所利用的IC到DUT接口的最大速度生成对所附接DUT的测试激励。
27.如权利要求20所述的装置，其中，所述可配置IC包括多个测试仪，其中每个测试仪测试不同组的DUT。
28.一种方法，包括：
利用可配置集成电路(IC)提供测试图形，其中所述测试图形在自动测试设备中被用于测试至少一个被测器件(DUT)；
利用所述可配置IC提供通往所述至少一个DUT的接口；
提供通往所述至少一个DUT的连接，其中该连接被直接耦合在所述可配置IC与所述至少一个DUT之间。
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