JP2002311095A - Lsi検査装置 - Google Patents
Lsi検査装置Info
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- JP2002311095A JP2002311095A JP2001113434A JP2001113434A JP2002311095A JP 2002311095 A JP2002311095 A JP 2002311095A JP 2001113434 A JP2001113434 A JP 2001113434A JP 2001113434 A JP2001113434 A JP 2001113434A JP 2002311095 A JP2002311095 A JP 2002311095A
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Abstract
(57)【要約】
【課題】 LSI検査装置に内蔵するRAMの個数およ
びワード数を低減してコスト削減を可能とすると共に、
小型化した汎用LSI検査装置を提供する。 【解決手段】 LSI検査装置101は、信号保存回路
104とFPGAで構成されたテストベンチ回路103
とを備える。テストベンチ回路103は、内蔵された論
理回路が被検査デバイス100に適合する特有の回路構
成を持ち、被検査デバイスの入出力信号200用の送受
信回路111a〜111cと検査信号生成回路112と
を備えることによって被検査デバイスに対する入出力信
号200を生成する。一方、信号保存回路104は、被
検査デバイス100の入出力信号200用の受信回路1
11cと受信回路111cから供給される受信データ2
37を選択して信号保存用RAM110に書き込む保存
信号選択回路115とを備えることによって、被検査デ
バイス100の入出力信号200を保存する。
びワード数を低減してコスト削減を可能とすると共に、
小型化した汎用LSI検査装置を提供する。 【解決手段】 LSI検査装置101は、信号保存回路
104とFPGAで構成されたテストベンチ回路103
とを備える。テストベンチ回路103は、内蔵された論
理回路が被検査デバイス100に適合する特有の回路構
成を持ち、被検査デバイスの入出力信号200用の送受
信回路111a〜111cと検査信号生成回路112と
を備えることによって被検査デバイスに対する入出力信
号200を生成する。一方、信号保存回路104は、被
検査デバイス100の入出力信号200用の受信回路1
11cと受信回路111cから供給される受信データ2
37を選択して信号保存用RAM110に書き込む保存
信号選択回路115とを備えることによって、被検査デ
バイス100の入出力信号200を保存する。
Description
【0001】
【発明の属する技術分野】この発明はLSI検査装置に
関し、特に多種多様な半導体集積回路の機能及び性能を
検査し、所望の規格に合格するかどうか判定することを
可能とする汎用性を有するLSI検査装置に関するもの
である。
関し、特に多種多様な半導体集積回路の機能及び性能を
検査し、所望の規格に合格するかどうか判定することを
可能とする汎用性を有するLSI検査装置に関するもの
である。
【0002】
【従来の技術】図8は、多種多様な半導体集積回路の機
能及び性能を検査する従来の汎用のLSI検査装置の構
成を示したブロック図である。
能及び性能を検査する従来の汎用のLSI検査装置の構
成を示したブロック図である。
【0003】図を参照して、LSI検査装置101は、
被検査デバイス100に対して複数の入出力信号200
を送受信するように接続されており、ホストコンピュー
タ102に対してI/F信号201を送受信するように
接続されている。そして、LSI検査装置101は、入
出力信号200の本数に適合する個数の汎用テスト回路
190と、汎用テスト回路190が使用する各種クロッ
ク信号203,204,205を生成するタイミング生
成回路106と、汎用テスト回路190とタイミング生
成回路106の動作制御信号290,291,292,
206を生成し、ホストコンピュータ102と通信する
ホストI/F回路105と、タイミング生成回路106
とホストI/F回路105とが使用する基本クロック信
号202を生成するクロック発生回路108を備えてい
る。
被検査デバイス100に対して複数の入出力信号200
を送受信するように接続されており、ホストコンピュー
タ102に対してI/F信号201を送受信するように
接続されている。そして、LSI検査装置101は、入
出力信号200の本数に適合する個数の汎用テスト回路
190と、汎用テスト回路190が使用する各種クロッ
ク信号203,204,205を生成するタイミング生
成回路106と、汎用テスト回路190とタイミング生
成回路106の動作制御信号290,291,292,
206を生成し、ホストコンピュータ102と通信する
ホストI/F回路105と、タイミング生成回路106
とホストI/F回路105とが使用する基本クロック信
号202を生成するクロック発生回路108を備えてい
る。
【0004】また、図8のLSI検査装置101に内蔵
された汎用テスト回路190の各々には、被検査デバイ
ス100の入出力信号200及びホストI/F回路10
5の動作制御信号290,291,292及びタイミン
グ生成回路106の各種クロック信号203,204,
205が接続されている。そして、汎用テスト回路19
0の各々は、入出力信号200を駆動する必要がある場
合に入出力信号200を送出する双方向端子用送信回路
111bと、入出力信号200を観測する必要がある場
合に入出力信号200を観測する出力端子用受信回路1
11cと、ホストI/F回路105からの動作モード指
示信号292に従ってホストI/F回路105がテスト
パターン用RAM192を読み書き可能とし、テストパ
ターン用RAM192の格納データを読み出すことによ
って双方向端子用送信回路111bの動作を制御すると
共に、出力端子用受信回路111cからの受信データ2
31をテストパターン用RAM192に保存する機能を
有するテストパターン用RAM制御回路191とを備え
ている。
された汎用テスト回路190の各々には、被検査デバイ
ス100の入出力信号200及びホストI/F回路10
5の動作制御信号290,291,292及びタイミン
グ生成回路106の各種クロック信号203,204,
205が接続されている。そして、汎用テスト回路19
0の各々は、入出力信号200を駆動する必要がある場
合に入出力信号200を送出する双方向端子用送信回路
111bと、入出力信号200を観測する必要がある場
合に入出力信号200を観測する出力端子用受信回路1
11cと、ホストI/F回路105からの動作モード指
示信号292に従ってホストI/F回路105がテスト
パターン用RAM192を読み書き可能とし、テストパ
ターン用RAM192の格納データを読み出すことによ
って双方向端子用送信回路111bの動作を制御すると
共に、出力端子用受信回路111cからの受信データ2
31をテストパターン用RAM192に保存する機能を
有するテストパターン用RAM制御回路191とを備え
ている。
【0005】被検査デバイス100の特有の検査プログ
ラムに従って、ホストコンピュータ102は、各々の汎
用テスト回路190に内蔵されたテストパターン用RA
M192に、検査開始から終了までの時系列に対応した
ワード数のテストパターンを書き込む。その後、ホスト
I/F回路105の動作モード指示信号292を受け
て、テストパターン用RAM制御回路191は、テスト
パターン用RAM192から読み出したデータ295に
基づいて入出力信号200を送信するか、入出力信号2
00として受信した観測信号231とテストパターン用
RAM192から読み出したデータ295との照合結果
をホストI/F回路105に通知するかの動作を適宜選
択して実行する。検査開始から終了までの間に、全ての
汎用テスト回路190において照合結果の不一致通知が
発生しなかった場合に、被検査デバイス100が合格と
判定される。
ラムに従って、ホストコンピュータ102は、各々の汎
用テスト回路190に内蔵されたテストパターン用RA
M192に、検査開始から終了までの時系列に対応した
ワード数のテストパターンを書き込む。その後、ホスト
I/F回路105の動作モード指示信号292を受け
て、テストパターン用RAM制御回路191は、テスト
パターン用RAM192から読み出したデータ295に
基づいて入出力信号200を送信するか、入出力信号2
00として受信した観測信号231とテストパターン用
RAM192から読み出したデータ295との照合結果
をホストI/F回路105に通知するかの動作を適宜選
択して実行する。検査開始から終了までの間に、全ての
汎用テスト回路190において照合結果の不一致通知が
発生しなかった場合に、被検査デバイス100が合格と
判定される。
【0006】
【発明が解決しようとする課題】従来のLSI検査装置
は以上のように構成されているので、被検査デバイスの
入出力端子数に対応した個数及び検査実行の時系列に見
合ったワード数のテストパターン用RAMを備えること
が必要であり、また汎用テスト回路の個数も被検査デバ
イスの入出力端子数に見合ったものとなるのでLSI検
査装置の外形が大きくなってしまう等の問題点がある。
は以上のように構成されているので、被検査デバイスの
入出力端子数に対応した個数及び検査実行の時系列に見
合ったワード数のテストパターン用RAMを備えること
が必要であり、また汎用テスト回路の個数も被検査デバ
イスの入出力端子数に見合ったものとなるのでLSI検
査装置の外形が大きくなってしまう等の問題点がある。
【0007】この発明は上記のような問題点を解決する
ためになされたもので、LSI検査装置に内蔵するRA
Mの個数及びワード数を低減してコスト削減を可能とす
るとともに、小型化したLSI検査装置を提供すること
を目的とする。
ためになされたもので、LSI検査装置に内蔵するRA
Mの個数及びワード数を低減してコスト削減を可能とす
るとともに、小型化したLSI検査装置を提供すること
を目的とする。
【0008】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項1記載の発明は、ホストコンピュータとの
連携によって、半導体集積回路より構成される被検査デ
バイスの機能及び性能を検査するためのLSI検査装置
であって、FPGA等の任意に書き換えが可能な論理回
路で構成されたテストベンチ回路と、信号保存回路と、
信号保存用RAMとを備え、テストベンチ回路は、被検
査デバイスの端子配列に適合し、且つ被検査デバイスの
端子に接続される入力端子用の第1の送信回路、出力端
子用の第1の受信回路及び双方向端子用の第2の送信回
路と、被検査デバイスの機能検査に適合した検査信号を
生成し、検査信号を第1の送信回路及び第2の送信回路
の各々に送出する検査信号生成回路とを含み、信号保存
回路は、被検査デバイスの端子配列に関わらず被検査デ
バイスの端子の各々と接続された第2の受信回路と、ホ
ストコンピュータからの保存条件に従って第2の受信回
路から出力された信号を選択する保存信号選択回路と、
保存信号選択回路によって選択された保存信号を信号保
存用RAMに書込む信号保存用RAM制御回路とを含む
ものである。
めに、請求項1記載の発明は、ホストコンピュータとの
連携によって、半導体集積回路より構成される被検査デ
バイスの機能及び性能を検査するためのLSI検査装置
であって、FPGA等の任意に書き換えが可能な論理回
路で構成されたテストベンチ回路と、信号保存回路と、
信号保存用RAMとを備え、テストベンチ回路は、被検
査デバイスの端子配列に適合し、且つ被検査デバイスの
端子に接続される入力端子用の第1の送信回路、出力端
子用の第1の受信回路及び双方向端子用の第2の送信回
路と、被検査デバイスの機能検査に適合した検査信号を
生成し、検査信号を第1の送信回路及び第2の送信回路
の各々に送出する検査信号生成回路とを含み、信号保存
回路は、被検査デバイスの端子配列に関わらず被検査デ
バイスの端子の各々と接続された第2の受信回路と、ホ
ストコンピュータからの保存条件に従って第2の受信回
路から出力された信号を選択する保存信号選択回路と、
保存信号選択回路によって選択された保存信号を信号保
存用RAMに書込む信号保存用RAM制御回路とを含む
ものである。
【0009】このように構成すると、被検査デバイスに
供給する検査信号はテストパターン用RAMを使用する
ことなくテストベンチ回路のFPGA等内の書き換え可
能な論理回路が生成し、ホストコンピュータの保存条件
に従って限定された保存信号を信号保存用RAMに書込
み、信号保存用RAMに書込まれた保存信号をホストコ
ンピュータが読出す一連の処理を、ホストコンピュータ
が保存条件の設定を変更しながら必要回数実行すること
で被検査デバイスを検査することができる。
供給する検査信号はテストパターン用RAMを使用する
ことなくテストベンチ回路のFPGA等内の書き換え可
能な論理回路が生成し、ホストコンピュータの保存条件
に従って限定された保存信号を信号保存用RAMに書込
み、信号保存用RAMに書込まれた保存信号をホストコ
ンピュータが読出す一連の処理を、ホストコンピュータ
が保存条件の設定を変更しながら必要回数実行すること
で被検査デバイスを検査することができる。
【0010】請求項2記載の発明は、請求項1記載の発
明の構成において、検査信号生成回路は、ホストコンピ
ュータからの生成条件に従って、第1の受信回路から出
力された信号を選択して選択した信号の変化発生時刻を
複数個記憶する機能と、今回発生した変化発生時刻と前
回記憶した前記変化発生時刻とを比較照合する機能とを
有するものである。
明の構成において、検査信号生成回路は、ホストコンピ
ュータからの生成条件に従って、第1の受信回路から出
力された信号を選択して選択した信号の変化発生時刻を
複数個記憶する機能と、今回発生した変化発生時刻と前
回記憶した前記変化発生時刻とを比較照合する機能とを
有するものである。
【0011】このように構成すると、ホストコンピュー
タが保存条件の設定を変更しながら必要回数一連の処理
を実行する際に、被検査デバイスが毎回同一の動作を行
ったかどうか検証できる。
タが保存条件の設定を変更しながら必要回数一連の処理
を実行する際に、被検査デバイスが毎回同一の動作を行
ったかどうか検証できる。
【0012】請求項3記載の発明は、請求項1記載の発
明の構成において、検査信号生成回路は、条件付保存デ
ータを生成する機能を有し、保存信号選択回路は、生成
された条件付保存データを選択する機能を有するもので
ある。
明の構成において、検査信号生成回路は、条件付保存デ
ータを生成する機能を有し、保存信号選択回路は、生成
された条件付保存データを選択する機能を有するもので
ある。
【0013】このように構成すると、被検査デバイスの
入出力信号だけでなく、被検査デバイスの入出力信号を
解析して有効データのみを保存することが可能であり、
この有効データが画像信号や音声信号であった場合は視
覚や聴覚を用いて検査結果を容易に評価することができ
る。
入出力信号だけでなく、被検査デバイスの入出力信号を
解析して有効データのみを保存することが可能であり、
この有効データが画像信号や音声信号であった場合は視
覚や聴覚を用いて検査結果を容易に評価することができ
る。
【0014】請求項4記載の発明は、請求項1記載の発
明の構成において、検査信号生成回路に保存区間指定信
号を生成する機能を有し、信号保存回路は、生成された
保存区間指定信号に応答して所定の保存信号を信号保存
用RAMに書き込む機能を有するものである。
明の構成において、検査信号生成回路に保存区間指定信
号を生成する機能を有し、信号保存回路は、生成された
保存区間指定信号に応答して所定の保存信号を信号保存
用RAMに書き込む機能を有するものである。
【0015】このように構成すると、被検査デバイスの
入出力信号が所定の条件を満足したときのみ自動的に選
別保存されるので、有効な保存データを確保しつつ保存
データ量を容易に削減可能となる。
入出力信号が所定の条件を満足したときのみ自動的に選
別保存されるので、有効な保存データを確保しつつ保存
データ量を容易に削減可能となる。
【0016】請求項5記載の発明は、請求項1記載の発
明の構成において検査信号生成回路は、マイクロプロセ
ッサ及び入出力ポートを更に備え、マイクロプロセッサ
はホストコンピュータが予め設定した命令及びデータを
用いて動作すると共に入出力ポートにアクセスし、入出
力ポートに対して出力されるデータに基づき被検査デバ
イスの機能検査に適合した検査信号を生成するものであ
る。
明の構成において検査信号生成回路は、マイクロプロセ
ッサ及び入出力ポートを更に備え、マイクロプロセッサ
はホストコンピュータが予め設定した命令及びデータを
用いて動作すると共に入出力ポートにアクセスし、入出
力ポートに対して出力されるデータに基づき被検査デバ
イスの機能検査に適合した検査信号を生成するものであ
る。
【0017】このように構成すると、テストベンチ回路
を構成するFPGA等が同一の論理回路を構成したまま
の状態であっても、ホストコンピュータが予め設定した
命令及びデータに応じて自由度の高い検査信号が生成可
能となる。
を構成するFPGA等が同一の論理回路を構成したまま
の状態であっても、ホストコンピュータが予め設定した
命令及びデータに応じて自由度の高い検査信号が生成可
能となる。
【0018】
【発明の効果】以上説明したように、請求項1記載の発
明は、被検査デバイスに供給する検査信号をFPGA等
内の書き換え可能な論理回路が生成し、また被検査デバ
イスの入出力信号を保存する際に部分的な信号を信号保
存用RAMに保存するだけでよいので、LSI検査装置
全体に内蔵するメモリを少なくできる。更に、テストベ
ンチ回路をFPGA等の論理回路で構成するため、LS
I検査装置を安価にできると共に装置の小型化も実現で
きる効果がある。
明は、被検査デバイスに供給する検査信号をFPGA等
内の書き換え可能な論理回路が生成し、また被検査デバ
イスの入出力信号を保存する際に部分的な信号を信号保
存用RAMに保存するだけでよいので、LSI検査装置
全体に内蔵するメモリを少なくできる。更に、テストベ
ンチ回路をFPGA等の論理回路で構成するため、LS
I検査装置を安価にできると共に装置の小型化も実現で
きる効果がある。
【0019】請求項2記載の発明は、請求項1記載の発
明の効果に加えて、ホストコンピュータが保存条件の設
定を変更しながら必要回数実行する際に、同じ検査内容
を実行したかどうか検証できるので、信頼性の高い検査
を実現できる。
明の効果に加えて、ホストコンピュータが保存条件の設
定を変更しながら必要回数実行する際に、同じ検査内容
を実行したかどうか検証できるので、信頼性の高い検査
を実現できる。
【0020】請求項3記載の発明は、請求項1記載の発
明の効果に加えて、被検査デバイスの入出力信号だけで
なく、被検査デバイスの入出力信号を解析して有効デー
タのみを保存することが可能であり、この有効データが
画像信号や音声信号であった場合は視覚や聴覚を用いて
容易に評価することができるので、被検査デバイスの設
計評価効率を向上させる。
明の効果に加えて、被検査デバイスの入出力信号だけで
なく、被検査デバイスの入出力信号を解析して有効デー
タのみを保存することが可能であり、この有効データが
画像信号や音声信号であった場合は視覚や聴覚を用いて
容易に評価することができるので、被検査デバイスの設
計評価効率を向上させる。
【0021】請求項4記載の発明は、請求項1記載の発
明の効果に加えて、被検査デバイスの入出力信号が所定
の条件を満足したときのみ自動的に選別保存されるの
で、有効な保存データを確保しつつ保存データ量を容易
に削減できるので、LSI検査装置に内蔵するメモリを
更に削減可能となる。
明の効果に加えて、被検査デバイスの入出力信号が所定
の条件を満足したときのみ自動的に選別保存されるの
で、有効な保存データを確保しつつ保存データ量を容易
に削減できるので、LSI検査装置に内蔵するメモリを
更に削減可能となる。
【0022】請求項5記載の発明は請求項1記載の発明
の効果に加えて、テストベンチ回路を構成するFPGA
等が同一の論理回路を構成したままの状態であっても、
ホストコンピュータが予め設定した命令及びデータに応
じて自由度の高い検査信号が生成可能となるので、テス
トベンチ回路を構成するFPGA等の書き換え回数を削
減し、LSI検査装置の使用効率を向上させる。
の効果に加えて、テストベンチ回路を構成するFPGA
等が同一の論理回路を構成したままの状態であっても、
ホストコンピュータが予め設定した命令及びデータに応
じて自由度の高い検査信号が生成可能となるので、テス
トベンチ回路を構成するFPGA等の書き換え回数を削
減し、LSI検査装置の使用効率を向上させる。
【0023】
【発明の実施の形態】図1は、この発明の第1の実施の
形態によるLSI検査装置の基本構成を示したブロック
図である。
形態によるLSI検査装置の基本構成を示したブロック
図である。
【0024】図を参照して、LSI検査装置101は、
被検査デバイス100に対して複数の入出力信号200
を送受信するように接続されており、ホストコンピュー
タ102に対してI/F信号201を送受信するように
接続されている。そして、LSI検査装置101は、F
PGAで構成されたテストベンチ回路103と、信号保
存回路104と、テストベンチ回路103及び信号保存
回路104が使用する各種クロック信号203,20
4,205を生成するタイミング信号生成回路106
と、テストベンチ回路103、信号保存回路104及び
タイミング信号生成回路106の動作制御信号207,
209〜214,215〜218,220,206を生
成し、ホストコンピュータ102と通信するホストI/
F回路105と、タイミング信号生成回路106及びホ
ストI/F回路105が使用する基本クロック信号20
2を生成するクロック発生回路108と、テストベンチ
回路103内の論理回路を書き換えるテストベンチ書き
換え回路107と、テストベンチ回路103と接続され
た信号生成用RAM109と、信号保存回路104と接
続された信号保存用RAM110とを備えている。
被検査デバイス100に対して複数の入出力信号200
を送受信するように接続されており、ホストコンピュー
タ102に対してI/F信号201を送受信するように
接続されている。そして、LSI検査装置101は、F
PGAで構成されたテストベンチ回路103と、信号保
存回路104と、テストベンチ回路103及び信号保存
回路104が使用する各種クロック信号203,20
4,205を生成するタイミング信号生成回路106
と、テストベンチ回路103、信号保存回路104及び
タイミング信号生成回路106の動作制御信号207,
209〜214,215〜218,220,206を生
成し、ホストコンピュータ102と通信するホストI/
F回路105と、タイミング信号生成回路106及びホ
ストI/F回路105が使用する基本クロック信号20
2を生成するクロック発生回路108と、テストベンチ
回路103内の論理回路を書き換えるテストベンチ書き
換え回路107と、テストベンチ回路103と接続され
た信号生成用RAM109と、信号保存回路104と接
続された信号保存用RAM110とを備えている。
【0025】また、LSI検査装置101に内蔵された
テストベンチ回路103には、被検査デバイス100に
対する入出力信号200及びホストI/F回路105か
らの動作制御信号207,209〜214及びタイミン
グ信号生成回路106の各種クロック信号203,20
4,205及び信号生成用RAM109に対するアクセ
ス信号221,222,223及びテストベンチ書き換
え回路107に対する書き換え指示・状態信号227,
228及び信号保存回路104への検査時刻識別信号2
36が接続されている。
テストベンチ回路103には、被検査デバイス100に
対する入出力信号200及びホストI/F回路105か
らの動作制御信号207,209〜214及びタイミン
グ信号生成回路106の各種クロック信号203,20
4,205及び信号生成用RAM109に対するアクセ
ス信号221,222,223及びテストベンチ書き換
え回路107に対する書き換え指示・状態信号227,
228及び信号保存回路104への検査時刻識別信号2
36が接続されている。
【0026】そしてテストベンチ回路103は、被検査
デバイス100の端子配列に適合するように配置された
入力端子用の送信回路111a、双方向端子用の送信回
路111b及び出力端子用の受信回路111cとを備
え、更にホストI/F回路105からの動作指示信号2
07と生成条件記憶回路114から読み出したデータ2
35と出力端子用の受信回路111cの受信データ23
1及び信号生成用RAM制御回路113から読み出した
データ233とに基づいて、入力端子用の送信回路11
1a及び双方向端子用の送信回路111b用の送信デー
タ229及び送信許可信号230を生成するとともに、
ホストI/F回路105用の動作状態信号208及び信
号保存回路104用の検査時刻識別信号236を送出す
る検査信号生成回路112と、ホストI/F回路105
からの動作モード指示信号211、書込み指示信号20
9及び書き込みデータ210と検査信号生成回路112
からの読み出し指示信号232とに基づいて信号生成用
RAM109をアクセスする信号生成用RAM制御回路
113と、ホストI/F回路105からの動作モード指
示信号214、書込み指示信号212及び書き込みデー
タ213と検査信号生成回路112からの読み出し指示
信号234とに基づいて内部の記憶素子にアクセスする
生成条件記憶回路114とを備えている。
デバイス100の端子配列に適合するように配置された
入力端子用の送信回路111a、双方向端子用の送信回
路111b及び出力端子用の受信回路111cとを備
え、更にホストI/F回路105からの動作指示信号2
07と生成条件記憶回路114から読み出したデータ2
35と出力端子用の受信回路111cの受信データ23
1及び信号生成用RAM制御回路113から読み出した
データ233とに基づいて、入力端子用の送信回路11
1a及び双方向端子用の送信回路111b用の送信デー
タ229及び送信許可信号230を生成するとともに、
ホストI/F回路105用の動作状態信号208及び信
号保存回路104用の検査時刻識別信号236を送出す
る検査信号生成回路112と、ホストI/F回路105
からの動作モード指示信号211、書込み指示信号20
9及び書き込みデータ210と検査信号生成回路112
からの読み出し指示信号232とに基づいて信号生成用
RAM109をアクセスする信号生成用RAM制御回路
113と、ホストI/F回路105からの動作モード指
示信号214、書込み指示信号212及び書き込みデー
タ213と検査信号生成回路112からの読み出し指示
信号234とに基づいて内部の記憶素子にアクセスする
生成条件記憶回路114とを備えている。
【0027】また、LSI検査装置101に内蔵された
信号保存回路104には、被検査デバイス100に対す
る入出力信号200、ホストI/F回路105からの動
作制御信号215〜220、タイミング信号生成回路1
06からの各種クロック信号203,204、信号保存
用RAM110に対するアクセス信号224,225,
226及びテストベンチ回路103からの検査時刻識別
信号236が接続されている。
信号保存回路104には、被検査デバイス100に対す
る入出力信号200、ホストI/F回路105からの動
作制御信号215〜220、タイミング信号生成回路1
06からの各種クロック信号203,204、信号保存
用RAM110に対するアクセス信号224,225,
226及びテストベンチ回路103からの検査時刻識別
信号236が接続されている。
【0028】そして信号保存回路104は、被検査デバ
イス100の端子配列に関わりなく全ての入出力信号2
00を受信する受信回路111cと、保存条件記憶回路
116から読み出したデータ239とテストベンチ回路
103からの検査時刻識別信号236とに基づいて受信
回路111cからの受信データ237を選択して信号保
存用RAM制御回路117への書き込みデータ241を
送出する保存信号選択回路115と、ホストI/F回路
105からの動作モード指示信号220及び読み出し指
示信号218と保存信号選択回路115からの書込み指
示信号240及び書込みデータ241とに基づいて信号
保存用RAM110をアクセスする信号保存用RAM制
御回路117と、ホストI/F回路105からの動作モ
ード指示信号217、書込み指示信号215及び書き込
みデータ216と保存信号選択回路115の読み出し指
示信号238とに基づいて内部の記憶素子にアクセスす
る保存条件記憶回路116とを備えている。
イス100の端子配列に関わりなく全ての入出力信号2
00を受信する受信回路111cと、保存条件記憶回路
116から読み出したデータ239とテストベンチ回路
103からの検査時刻識別信号236とに基づいて受信
回路111cからの受信データ237を選択して信号保
存用RAM制御回路117への書き込みデータ241を
送出する保存信号選択回路115と、ホストI/F回路
105からの動作モード指示信号220及び読み出し指
示信号218と保存信号選択回路115からの書込み指
示信号240及び書込みデータ241とに基づいて信号
保存用RAM110をアクセスする信号保存用RAM制
御回路117と、ホストI/F回路105からの動作モ
ード指示信号217、書込み指示信号215及び書き込
みデータ216と保存信号選択回路115の読み出し指
示信号238とに基づいて内部の記憶素子にアクセスす
る保存条件記憶回路116とを備えている。
【0029】以上の構成を用いて、最初に、被検査デバ
イス100に適合するように、テストベンチ書き換え回
路107を用いてテストベンチ回路103内部の各ブロ
ックを構成する論理回路を書き換える。一般的にはJT
AG(Joint TestAction Grou
p)またはコンフィギュレーションROMによって、FP
GAの論理回路は任意に書き換えが可能である。
イス100に適合するように、テストベンチ書き換え回
路107を用いてテストベンチ回路103内部の各ブロ
ックを構成する論理回路を書き換える。一般的にはJT
AG(Joint TestAction Grou
p)またはコンフィギュレーションROMによって、FP
GAの論理回路は任意に書き換えが可能である。
【0030】まず、ステップ(1)として、被検査デバ
イス100に対する特有の検査プログラムに従って、ホ
ストコンピュータ102は、LSI検査装置101に内
蔵されたタイミング信号生成回路106、信号生成用R
AM制御回路113、生成条件記憶回路114及び保存
条件記憶回路116に所定のデータを書込む。
イス100に対する特有の検査プログラムに従って、ホ
ストコンピュータ102は、LSI検査装置101に内
蔵されたタイミング信号生成回路106、信号生成用R
AM制御回路113、生成条件記憶回路114及び保存
条件記憶回路116に所定のデータを書込む。
【0031】次に、ステップ(2)として、ホストI/
F回路105の動作指示信号207を受けて、テストベ
ンチ回路103は検査信号の生成を開始し、信号保存回
路104は指定された被検査デバイス100に対する入
出力信号200を選択して信号保存用RAM110に書
込む。
F回路105の動作指示信号207を受けて、テストベ
ンチ回路103は検査信号の生成を開始し、信号保存回
路104は指定された被検査デバイス100に対する入
出力信号200を選択して信号保存用RAM110に書
込む。
【0032】更に、ステップ(3)として、テストベン
チ回路103の検査信号生成回路112からの動作状態
信号208によって検査の終了を検知すると、ホストコ
ンピュータ102は、LSI検査装置101に内蔵され
た信号保存用RAM110から保存信号を読み出す。
チ回路103の検査信号生成回路112からの動作状態
信号208によって検査の終了を検知すると、ホストコ
ンピュータ102は、LSI検査装置101に内蔵され
た信号保存用RAM110から保存信号を読み出す。
【0033】ホストコンピュータ102が、上記ステッ
プ(1)におけるタイミング信号生成回路106及び保
存条件記憶回路116への書き込みデータを変更しなが
ら上記ステップ(1)からステップ(3)を繰り返すこ
とによって必要な保存信号を受領すると、被検査デバイ
ス100の検査が完了する。
プ(1)におけるタイミング信号生成回路106及び保
存条件記憶回路116への書き込みデータを変更しなが
ら上記ステップ(1)からステップ(3)を繰り返すこ
とによって必要な保存信号を受領すると、被検査デバイ
ス100の検査が完了する。
【0034】図2は、図1の実施の形態において特定の
被検査デバイス100を具体化し、これに対応するテス
トベンチ回路103と信号保存回路104の構成を具体
的に示した回路図である。
被検査デバイス100を具体化し、これに対応するテス
トベンチ回路103と信号保存回路104の構成を具体
的に示した回路図である。
【0035】図を参照して、被検査デバイス100は、
クロック入力200a、パラレルロード指示入力200
b、パラレルロードデータ200c〜200f、プリセ
ット入力200h及びシリアル出力200gを備えた4
ビットのパラレル/シリアル変換回路である。
クロック入力200a、パラレルロード指示入力200
b、パラレルロードデータ200c〜200f、プリセ
ット入力200h及びシリアル出力200gを備えた4
ビットのパラレル/シリアル変換回路である。
【0036】被検査デバイス100に対する特有のテス
トベンチ回路103は、テストベンチ書換え回路107
によって図に示す構成に書換えられ、入力信号200a
〜f,h用送信回路111aと出力信号200g用受信
回路111cとを備え、生成条件記憶回路114から供
給される読み出しデータ235a〜c及びホストI/F
回路105からの動作指示信号207に基づいて、送信
データ229、動作状態信号208及び検査時刻識別信
号236を生成する論理回路である検査信号生成回路1
12を更に備えている。
トベンチ回路103は、テストベンチ書換え回路107
によって図に示す構成に書換えられ、入力信号200a
〜f,h用送信回路111aと出力信号200g用受信
回路111cとを備え、生成条件記憶回路114から供
給される読み出しデータ235a〜c及びホストI/F
回路105からの動作指示信号207に基づいて、送信
データ229、動作状態信号208及び検査時刻識別信
号236を生成する論理回路である検査信号生成回路1
12を更に備えている。
【0037】又、被検査デバイス100の入出力信号2
00の本数を8と仮定した信号保存回路104の具体例
が図に示されている。すなわち、信号保存回路104
は、8個の受信回路111cを備え、8個の受信データ
237から保存条件記憶回路116の出力に従って1個
の書込データ241を選択する保存信号選択回路115
及び信号保存用RAM制御回路117を備えている。
00の本数を8と仮定した信号保存回路104の具体例
が図に示されている。すなわち、信号保存回路104
は、8個の受信回路111cを備え、8個の受信データ
237から保存条件記憶回路116の出力に従って1個
の書込データ241を選択する保存信号選択回路115
及び信号保存用RAM制御回路117を備えている。
【0038】図3は、図2における生成条件記憶回路1
14のパラレルロード間隔設定値235aを「4」、プ
リセット維持期間設定値235cを「2」、検査実行期
間設定値235bを「20」、保存条件記憶回路116
の読み出しデータ239を「6」にそれぞれ設定した場
合の動作タイミング図である。図3のタイミング図を参
照しながら図2の動作を以下に説明する。
14のパラレルロード間隔設定値235aを「4」、プ
リセット維持期間設定値235cを「2」、検査実行期
間設定値235bを「20」、保存条件記憶回路116
の読み出しデータ239を「6」にそれぞれ設定した場
合の動作タイミング図である。図3のタイミング図を参
照しながら図2の動作を以下に説明する。
【0039】まず、時刻T1にホストコンピュータ20
1はホストI/F回路105を経由して動作指示信号2
07と動作モード指示信号220をアサートする。この
とき動作状態信号208は「0」であるため動作指示信
号207が「1」となった事によって、検査時刻識別信
号236を生成するカウンター301がインクリメント
動作可能となる。したがって、動作クロック203の立
上りエッジ毎に、時刻T2から時刻T7まで検査時刻識
別信号236が「1」〜「20」に順に増加する。
1はホストI/F回路105を経由して動作指示信号2
07と動作モード指示信号220をアサートする。この
とき動作状態信号208は「0」であるため動作指示信
号207が「1」となった事によって、検査時刻識別信
号236を生成するカウンター301がインクリメント
動作可能となる。したがって、動作クロック203の立
上りエッジ毎に、時刻T2から時刻T7まで検査時刻識
別信号236が「1」〜「20」に順に増加する。
【0040】また、時刻T6に検査時刻識別信号236
が検査実行期間設定値235bと等しくなると、比較器
304によって動作状態指示信号208が「1」となっ
てアクティブとなる。ホストコンピュータ201はホス
トI/F回路105を経由して動作状態指示信号208
のアクティブを検知して、動作指示信号207をネゲー
トする事で時刻T7に検査時刻識別信号236が「0」
にリセットされて1回の検査が終了する。検査終了後に
ホストコンピュータ201はホストI/F回路105を
経由して動作モード指示信号220を「0」に設定して
読み出し指示信号218を「2」〜「20」まで順次更
新しながら保存されたシリアル出力200gの値を読み
出しデータ219として読み取る。
が検査実行期間設定値235bと等しくなると、比較器
304によって動作状態指示信号208が「1」となっ
てアクティブとなる。ホストコンピュータ201はホス
トI/F回路105を経由して動作状態指示信号208
のアクティブを検知して、動作指示信号207をネゲー
トする事で時刻T7に検査時刻識別信号236が「0」
にリセットされて1回の検査が終了する。検査終了後に
ホストコンピュータ201はホストI/F回路105を
経由して動作モード指示信号220を「0」に設定して
読み出し指示信号218を「2」〜「20」まで順次更
新しながら保存されたシリアル出力200gの値を読み
出しデータ219として読み取る。
【0041】尚、上記1回の検査期間において、プリセ
ット入力200hは、「検査時刻識別信号236>プリ
セット維持期間設定値235c」が比較器305によっ
て「真」となった事を送信回路用クロック205の立上
がりエッジで検出できる時刻T3に「0」から「1」に
変化し、被検査デバイス100のプリセット状態が解除
される。
ット入力200hは、「検査時刻識別信号236>プリ
セット維持期間設定値235c」が比較器305によっ
て「真」となった事を送信回路用クロック205の立上
がりエッジで検出できる時刻T3に「0」から「1」に
変化し、被検査デバイス100のプリセット状態が解除
される。
【0042】また、プリセット入力200hが「1」に
なると、パラレルロード間隔管理用カウンター302が
モジュロ「235a値+1」カウンタ動作を開始し、パ
ラレルロード指示入力200bは、「パラレルロード間
隔管理用カウント値=パラレルロード間隔設定値235
a」が比較器306によって「真」となった事を送信回
路用クロック205の立上がりエッジで検出できる時刻
T4a,T4b,T4cに「0」から「1」に変化し、
「偽」となった事を送信回路用クロック205の立上が
りエッジで検出できる時刻T5a,T5b,T5cに
「1」から「0」に変化する。
なると、パラレルロード間隔管理用カウンター302が
モジュロ「235a値+1」カウンタ動作を開始し、パ
ラレルロード指示入力200bは、「パラレルロード間
隔管理用カウント値=パラレルロード間隔設定値235
a」が比較器306によって「真」となった事を送信回
路用クロック205の立上がりエッジで検出できる時刻
T4a,T4b,T4cに「0」から「1」に変化し、
「偽」となった事を送信回路用クロック205の立上が
りエッジで検出できる時刻T5a,T5b,T5cに
「1」から「0」に変化する。
【0043】更に、パラレルロードデータ200c〜2
00fは「パラレルロード間隔管理用カウント値=パラ
レルロード間隔設定値235a」が比較器306によっ
て「真」となる度にカウンター303によって「3」づ
つ増加した値を時刻T5a,T5b,T5cにおいて更
新する。
00fは「パラレルロード間隔管理用カウント値=パラ
レルロード間隔設定値235a」が比較器306によっ
て「真」となる度にカウンター303によって「3」づ
つ増加した値を時刻T5a,T5b,T5cにおいて更
新する。
【0044】シリアル出力200gは、受信回路用クロ
ック204の立上りエッジで一旦ラッチされた後、再
度、動作クロック203の立上りエッジでラッチされ、
検査時刻識別信号236をアドレス(2〜20番地)に
用いて信号保存用RAM110に書込まれる。
ック204の立上りエッジで一旦ラッチされた後、再
度、動作クロック203の立上りエッジでラッチされ、
検査時刻識別信号236をアドレス(2〜20番地)に
用いて信号保存用RAM110に書込まれる。
【0045】尚、上記一連の検査において、保存条件記
憶回路の読み出しデータ239を「6」以外の値とする
ことで、被検査デバイス100の他の端子に対する入出
力信号を同様に保存することが可能である。また、タイ
ミング信号生成回路106の動作指示信号206を変更
して受信回路用クロック204の位相を調整しながらR
AM110への書き込みを実行することで、サンプリン
グ間隔を短くした検査結果をホストコンピュータ102
が得ることができる。
憶回路の読み出しデータ239を「6」以外の値とする
ことで、被検査デバイス100の他の端子に対する入出
力信号を同様に保存することが可能である。また、タイ
ミング信号生成回路106の動作指示信号206を変更
して受信回路用クロック204の位相を調整しながらR
AM110への書き込みを実行することで、サンプリン
グ間隔を短くした検査結果をホストコンピュータ102
が得ることができる。
【0046】図4は、この発明の第2の実施の形態によ
るLSI検査装置における検査信号生成回路の構成を示
したブロック図であって、他の部分は図1に示した実施
の形態と同一である。
るLSI検査装置における検査信号生成回路の構成を示
したブロック図であって、他の部分は図1に示した実施
の形態と同一である。
【0047】検査信号生成回路112は、生成条件記憶
回路114から読み出した変化点検出用受信データの選
択信号235dに基づいて複数の受信データ231から
変化点検出用受信データ242を選択する選択回路31
0と、変化点検出用受信データ242の変化点を検出し
て変化点記憶アドレス更新指示信号243を生成する変
化点検出回路118と、ホストI/F回路105からの
動作指示信号207に応じて変化点記憶アドレス更新指
示信号243がアサートされた時の検査時刻識別信号2
36を逐次記憶するとともに、変化点記憶アドレス更新
指示信号243がアサートされる度に新たな変化点記憶
データ244を読み出す変化点記憶回路119と、ホス
トI/F回路105からの動作指示信号207に応じて
変化点記憶アドレス更新指示243がアサートされた時
の変化点記憶データ244と検査時刻識別信号236と
が一致するかどうかを比較する変化点比較回路120と
を備えている。
回路114から読み出した変化点検出用受信データの選
択信号235dに基づいて複数の受信データ231から
変化点検出用受信データ242を選択する選択回路31
0と、変化点検出用受信データ242の変化点を検出し
て変化点記憶アドレス更新指示信号243を生成する変
化点検出回路118と、ホストI/F回路105からの
動作指示信号207に応じて変化点記憶アドレス更新指
示信号243がアサートされた時の検査時刻識別信号2
36を逐次記憶するとともに、変化点記憶アドレス更新
指示信号243がアサートされる度に新たな変化点記憶
データ244を読み出す変化点記憶回路119と、ホス
トI/F回路105からの動作指示信号207に応じて
変化点記憶アドレス更新指示243がアサートされた時
の変化点記憶データ244と検査時刻識別信号236と
が一致するかどうかを比較する変化点比較回路120と
を備えている。
【0048】以上の構成において、図1で示したホスト
コンピュータ102が、第1の実施の形態で示したステ
ップ(1)におけるタイミング信号生成回路106及び
保存条件記憶回路116への書き込みデータを変更しな
がらステップ(1)からステップ(3)を繰り返すこと
によって必要な保存信号を受領する際に、第1回目にス
テップ(2)を実行するときは変化点記憶回路119へ
の書込み動作を行い、第2回目以降のステップ(2)を
実行するときは変化点記憶回路119から読み出し動作
を行い、変化点比較回路120の変化点照合動作を実行
させると、一連のステップ(1)からステップ(3)の
検査期間における被検査デバイス100が同じ動作を行
ったかどうか検査できる。
コンピュータ102が、第1の実施の形態で示したステ
ップ(1)におけるタイミング信号生成回路106及び
保存条件記憶回路116への書き込みデータを変更しな
がらステップ(1)からステップ(3)を繰り返すこと
によって必要な保存信号を受領する際に、第1回目にス
テップ(2)を実行するときは変化点記憶回路119へ
の書込み動作を行い、第2回目以降のステップ(2)を
実行するときは変化点記憶回路119から読み出し動作
を行い、変化点比較回路120の変化点照合動作を実行
させると、一連のステップ(1)からステップ(3)の
検査期間における被検査デバイス100が同じ動作を行
ったかどうか検査できる。
【0049】ただし、ステップ(1)におけるタイミン
グ信号生成回路106の書き込みデータを変更してもテ
ストベンチ回路103が使用するクロック203〜20
5は一定であり、信号保存回路104が使用するクロッ
ク204のみが変化するものとする。
グ信号生成回路106の書き込みデータを変更してもテ
ストベンチ回路103が使用するクロック203〜20
5は一定であり、信号保存回路104が使用するクロッ
ク204のみが変化するものとする。
【0050】図5は、この発明の第3の実施の形態によ
るLSI検査装置の基本構成を示したブロック図であ
る。
るLSI検査装置の基本構成を示したブロック図であ
る。
【0051】図1の実施の形態によるブロック図と比較
すると、検査信号生成回路112が条件付保存データ2
45及び条件付保存データ書込み要求信号246を出力
し、保存信号選択回路115に条件付保存データ245
と条件付保存データ書込み要求246が入力するように
変更されている。その他の部分は図1に示した実施の形
態と同一である。検査信号生成回路112は、被検査デ
バイス100の動作状態を監視し、被検査デバイス10
0の動作状態が予め定義された条件を満足したとき条件
付保存データ書込み要求信号246をアサートし、被検
査デバイスの入出力信号200を予め定義された方式で
加工した条件付保存データ245を生成する。
すると、検査信号生成回路112が条件付保存データ2
45及び条件付保存データ書込み要求信号246を出力
し、保存信号選択回路115に条件付保存データ245
と条件付保存データ書込み要求246が入力するように
変更されている。その他の部分は図1に示した実施の形
態と同一である。検査信号生成回路112は、被検査デ
バイス100の動作状態を監視し、被検査デバイス10
0の動作状態が予め定義された条件を満足したとき条件
付保存データ書込み要求信号246をアサートし、被検
査デバイスの入出力信号200を予め定義された方式で
加工した条件付保存データ245を生成する。
【0052】保存信号選択回路115は、ホストコンピ
ュータ102の保存条件が条件付保存データを指定した
とき、条件付保存データ書込み要求246がアサートさ
れている条件付保存データ245を信号保存用RAM1
10に書き込む。
ュータ102の保存条件が条件付保存データを指定した
とき、条件付保存データ書込み要求246がアサートさ
れている条件付保存データ245を信号保存用RAM1
10に書き込む。
【0053】以上の構成によって、被検査デバイス10
0の入出力信号200だけでなく、被検査デバイス10
0の入出力信号200を解析して所望の形式を持った有
効データのみを保存することが可能であり、この有効デ
ータが画像信号や音声信号であった場合は視覚や聴覚を
用いて評価することができる。
0の入出力信号200だけでなく、被検査デバイス10
0の入出力信号200を解析して所望の形式を持った有
効データのみを保存することが可能であり、この有効デ
ータが画像信号や音声信号であった場合は視覚や聴覚を
用いて評価することができる。
【0054】図6は、この発明の第4の実施の形態によ
るLSI検査装置の基本構成を示したブロック図であ
る。
るLSI検査装置の基本構成を示したブロック図であ
る。
【0055】図1の実施の形態によるブロック図と比較
すると、検査信号生成回路112が保存区間指定信号2
47を出力し、保存信号選択回路115に保存区間指定
信号247が入力するように変更されている。その他の
部分は図1に示した実施の形態と同一である。検査信号
生成回路112は、被検査デバイス100の動作状態を
監視し、被検査デバイス100の動作状態が予め定義さ
れた条件を満足したとき保存区間指定信号247をアサ
ートする。保存信号選択回路115は、保存区間指定信
号247がアサートされているとき、ホストコンピュー
タ102の保存条件に従って選択した保存信号を信号保
存用RAM110に書き込む。
すると、検査信号生成回路112が保存区間指定信号2
47を出力し、保存信号選択回路115に保存区間指定
信号247が入力するように変更されている。その他の
部分は図1に示した実施の形態と同一である。検査信号
生成回路112は、被検査デバイス100の動作状態を
監視し、被検査デバイス100の動作状態が予め定義さ
れた条件を満足したとき保存区間指定信号247をアサ
ートする。保存信号選択回路115は、保存区間指定信
号247がアサートされているとき、ホストコンピュー
タ102の保存条件に従って選択した保存信号を信号保
存用RAM110に書き込む。
【0056】以上の構成によって、被検査デバイス10
0の入出力信号200が所定の条件を満足したときのみ
自動的に選別保存されるので、有効な保存データを確保
しつつ保存データ量を容易に削減することができる。
0の入出力信号200が所定の条件を満足したときのみ
自動的に選別保存されるので、有効な保存データを確保
しつつ保存データ量を容易に削減することができる。
【0057】図7は、この発明の第5の実施の形態によ
るLSI検査装置における検査信号生成回路の構成を示
したブロック図であって、他の部分は図1に示した実施
の形態と同一である。
るLSI検査装置における検査信号生成回路の構成を示
したブロック図であって、他の部分は図1に示した実施
の形態と同一である。
【0058】検査信号生成回路320は、この発明の第
1〜4の実施形態と同様の検査信号生成回路112と、
ワークRAM119と、入力ポート120と、生成条件
記憶回路114及びワークRAM119及び入出力ポー
ト120にアクセスするマイクロコンピュータ118と
を備え、入出力ポート120に対して入出力する入出力
ポートデータ250は検査信号生成回路112と接続さ
れている。
1〜4の実施形態と同様の検査信号生成回路112と、
ワークRAM119と、入力ポート120と、生成条件
記憶回路114及びワークRAM119及び入出力ポー
ト120にアクセスするマイクロコンピュータ118と
を備え、入出力ポート120に対して入出力する入出力
ポートデータ250は検査信号生成回路112と接続さ
れている。
【0059】以上の構成によって、マイクロコンピュー
タ118は図示しないホストコンピュータ102が予め
書き込んだ生成条件記憶回路114のデータを読み出す
ことで多様な動作を実行し、この実行に基づいて入出力
ポート120を介して検査信号生成回路112の検査信
号生成動作を制御することができる。
タ118は図示しないホストコンピュータ102が予め
書き込んだ生成条件記憶回路114のデータを読み出す
ことで多様な動作を実行し、この実行に基づいて入出力
ポート120を介して検査信号生成回路112の検査信
号生成動作を制御することができる。
【0060】尚、上記の各実施の形態では、論理回路と
してFPGAを使用しているが、これに代えて、PLA
(Programmable Logic Arra
y)の論理回路を用いても同様の効果を奏する。
してFPGAを使用しているが、これに代えて、PLA
(Programmable Logic Arra
y)の論理回路を用いても同様の効果を奏する。
【0061】又、上記の第1の実施の形態および第3〜
第5の実施の形態では、信号生成用RAMおよび信号生
成用RAM制御回路を設けているが、これらは必ずしも
必要なものではない。すなわち、生成条件記憶回路にホ
ストコンピュータから所定のデータを記憶させておき、
このデータに基づいて検査信号生成回路において検査に
必要な送信データや送信許可信号を生成するように構成
すれば良い。、
第5の実施の形態では、信号生成用RAMおよび信号生
成用RAM制御回路を設けているが、これらは必ずしも
必要なものではない。すなわち、生成条件記憶回路にホ
ストコンピュータから所定のデータを記憶させておき、
このデータに基づいて検査信号生成回路において検査に
必要な送信データや送信許可信号を生成するように構成
すれば良い。、
【図1】この発明の第1の実施の形態によるLSI検査
装置の基本構成を示すブロック図である。
装置の基本構成を示すブロック図である。
【図2】図1に示したLSI検査装置及び被検査デバイ
スの具体例を示す回路図である。
スの具体例を示す回路図である。
【図3】図2の回路図における具体的な信号の変化を示
すタイミング図である。
すタイミング図である。
【図4】この発明の第2の実施の形態によるLSI検査
装置における検査信号生成回路の構成を示すブロック図
である。
装置における検査信号生成回路の構成を示すブロック図
である。
【図5】この発明の第3の実施の形態によるLSI検査
装置の基本構成を示すブロック図である。
装置の基本構成を示すブロック図である。
【図6】この発明の第4の実施の形態によるLSI検査
装置の基本構成を示すブロック図である。
装置の基本構成を示すブロック図である。
【図7】この発明の第5の実施の形態によるLSI検査
装置における検査信号生成回路の構成を示すブロック図
である。
装置における検査信号生成回路の構成を示すブロック図
である。
【図8】従来のLSI検査装置の基本構成を示すブロッ
ク図である。
ク図である。
100…被検査デバイス 101…LSI検査装置 102…ホストコンピュータ 103…テストベンチ回路 104…信号保存回路 110…信号保存用RAM 111a…入力端子用の送信回路 111b…双方向端子用の送信回路 111c…出力端子用の受信回路 112…検査信号生成回路 114…生成条件記憶回路 115…保存信号の選択回路 116…保存条件記憶回路 117…信号保存用RAM制御回路 118…マイクロプロセッサ 120…入出力ポート 320…マイクロプロセッサを内蔵した検査信号生成回
路 尚、各図中同一符号は同一又は相当部分を示す。
路 尚、各図中同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 2G132 AB01 AE00 AG01 AG11
Claims (5)
- 【請求項1】 ホストコンピュータとの連携によって、
半導体集積回路より構成される被検査デバイスの機能及
び性能を検査するためのLSI検査装置であって、 FPGA(Field Programmable G
ate Array)等の任意に書き換えが可能な論理
回路で構成されたテストベンチ回路と、 信号保存回路と、 信号保存用RAMとを備え、 前記テストベンチ回路は、前記被検査デバイスの端子配
列に適合し、且つ前記被検査デバイスの端子に接続され
る入力端子用の第1の送信回路、出力端子用の第1の受
信回路及び双方向端子用の第2の送信回路と、前記被検
査デバイスの機能検査に適合した検査信号を生成し、前
記検査信号を前記第1の送信回路及び前記第2の送信回
路の各々に送出する検査信号生成回路とを含み、 前記信号保存回路は、前記被検査デバイスの端子配列に
関わらず前記被検査デバイスの端子の各々と接続された
第2の受信回路と、前記ホストコンピュータからの保存
条件に従って前記第2の受信回路から出力された信号を
選択する保存信号選択回路と、前記保存信号選択回路に
よって選択された保存信号を前記信号保存用RAMに書
込む信号保存用RAM制御回路とを含む、LSI検査装
置。 - 【請求項2】 前記検査信号生成回路は、前記ホストコ
ンピュータからの生成条件に従って、前記第1の受信回
路から出力された信号を選択して選択した信号の変化発
生時刻を複数個記憶する機能と、今回発生した前記変化
発生時刻と前回記憶した前記変化発生時刻とを比較照合
する機能とを有する、請求項1記載のLSI検査装置。 - 【請求項3】 前記検査信号生成回路は、条件付保存デ
ータを生成する機能を有し、前記保存信号選択回路は、
前記生成された条件付保存データを選択する機能を有す
る、請求項1記載のLSI検査装置。 - 【請求項4】 前記検査信号生成回路は、保存区間指定
信号を生成する機能を有し、 前記信号保存回路は、前記生成された保存区間指定信号
に応答して所定の保存信号を前記信号保存用RAMに書
き込む機能を有する、請求項1記載のLSI検査装置。 - 【請求項5】 前記検査信号生成回路は、マイクロプロ
セッサ及び入出力ポートを更に備え、前記マイクロプロ
セッサは前記ホストコンピュータが予め設定した命令及
びデータを用いて動作すると共に前記入出力ポートにア
クセスし、前記入出力ポートに対して出力されるデータ
に基づき前記被検査デバイスの機能検査に適合した検査
信号を生成する、請求項1記載のLSI検査装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001113434A JP2002311095A (ja) | 2001-04-12 | 2001-04-12 | Lsi検査装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001113434A JP2002311095A (ja) | 2001-04-12 | 2001-04-12 | Lsi検査装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002311095A true JP2002311095A (ja) | 2002-10-23 |
Family
ID=18964653
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001113434A Pending JP2002311095A (ja) | 2001-04-12 | 2001-04-12 | Lsi検査装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002311095A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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KR20210079347A (ko) * | 2019-01-22 | 2021-06-29 | 주식회사 아도반테스토 | 버퍼 메모리를 사용하여 하나 이상의 테스트 대상 디바이스를 테스트하기 위한 자동 테스트 장비, 하나 이상의 테스트 대상 디바이스의 자동 테스트를 위한 방법 및 컴퓨터 프로그램 |
-
2001
- 2001-04-12 JP JP2001113434A patent/JP2002311095A/ja active Pending
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