KR20130084611A - 전속 병렬 ｄｕｔ 테스트용 솔루션 - Google Patents

Abstract

자동 테스트 장비에 사용하기 위한 시스템. 한 실시예에서, 시스템은 적어도 하나의 DUT(device under test)에 테스트 패턴 및 인터페이스를 제공하기 위해 프로그램된 설정가능한 IC(integrated circuit)를 포함한다. 시스템은 또한 설정가능한 IC와 적어도 하나의 DUT를 직접 연결하는, 적어도 하나의 DUT에의 연결부를 포함한다.

Description

전속 병렬 ＤＵＴ 테스트용 솔루션{SOLUTION FOR FULL SPEED, PARALLEL DUT TESTING}

[관련 출원에 대한 교차 참조]

본 출원은 개시 내용이 본 명세서에 참조로 원용된, 2010년 5월 28일에 출원된 미국 가출원 제 61/349,411호의 우선권을 주장한다.

본 실시예들은 테스트에 관한 것이며, 특히 고상(solid state) 저장 디바이스의 테스트에 관한 것이다.

SSD(Solid state drives)는 지속적인 데이타를 저장하기 위해 고상 메모리를 사용하는 데이타 저장 디바이스이다. SSD는 하드 디스크 드라이브 인터페이스를 에뮬레이트하여 대부분의 애플리케이션에서 이를 용이하게 대체한다. SSD는 표준화된 전기 통신 프로토콜 및 물리적 인터페이스 커넥터를 통해 PC(personal computer)에 연결된다. SSD의 통상적인 예는 배터리 백업형(battery backed) DRAM(dynamic random access memory), 휘발성 메모리, NAND/NOR-기반 플래시 메모리 및 기타 비휘발성 저장 계층 기술이다. SSD는 상이한 형태 인자(form factors)를 가질 수 있다. SSD는 상대적으로 신규한 제품이며, 업계는 이들을 테스트하는 방법을 정의하고 있는 중이다. 다양한 형태 인자 및 인터페이스 표준을 테스트하는 것은 머신적 및 프로토콜/전기적으로 극복해야할 사안을 제시한다. SSD를 테스트하기 위해서, 테스트기는 물리적 커넥터를 통해 연결할 수 있고 인터페이스 프로토콜 및 전기 신호(signaling)를 지원할 수 있을 필요가 있다.

현재는, 주요 테스트 아키텍쳐는 PC-기반 테스트기를 사용한다. PC는 호스트 버스 어댑터(HBA) 및 케이블을 통해 저장 디바이스에 연결될 수 있다. HBA 및 그의 소프트웨어 드라이버는, 컴퓨터로부터의 운영 체제 및 저장 프로토콜 레벨 명령을 저장 디바이스가 이해할 수 있는 명령으로 변환시키기 위해 물리적 커넥터, 통신 프로토콜 및 전기 엔진 모두를 제공한다. HBA는 마더보드에 연결될 수 있다. PC 마더보드는 중앙 처리 유닛(CPU), 메모리, 및 CPU, 메모리 및 호스트 어뎁터를 작동시키기 위한 버스 및 제어기 칩을 포함할 수 있다. 운영 체제 및 드라이브는 PC상에 프로그램을 작동시킬 것이 요구된다. CPU 및 메모리는 저장 디바이스로부터 데이타를 송수신하는 프로그램을 작동시킴으로써, 공유 패턴 발생기(pattern generator)로서 작용한다. PC-기반 테스트기의 문제는 사용된 컴포넌트의 성능을 기반으로 하는 성능 및 병렬성(parallelism) 한계를 갖는다는 것이다. 또한, 성능을 강화하고 병렬성을 가능하도록 하는 방법은 고가일 수 있다.

한 실시예에서, 시스템은 자동 테스트 장비(automated test equipment)에 사용하기 위한 테스트 패턴을 제공하도록 프로그램된 설정가능한 IC(integrated circuit), 및 적어도 하나의 DUT(device under test)에의 인터페이스를 포함한다. 시스템은 또한 설정가능한 IC와 적어도 하나의 DUT 간에 직접 연결되는, 적어도 하나의 DUT에의 연결부를 포함한다.

도 1은 예시적인 PC-기반 테스트기 시스템의 블럭 다이어그램을 예시한다.
도 2는 PC-기반 테스트기 시스템의 예시적인 공유-자원 아키텍쳐의 블럭 다이어그램을 예시한다.
도 3은 한 실시예에 따른, 예시적인 FPGA(field programmable gate array)-기반 테스트기 시스템의 블럭 다이어그램을 예시한다.
도 4는 한 실시예에 따른, FPGA를 이용한 시스템의 블럭 다이어그램을 예시한다.
도 5는 다른 실시예에 따른, FPGA를 이용한 시스템의 블럭 다이어그램을 예시한다.
도 6은 다른 실시예에 따른, FPGA를 이용한 시스템의 블럭 다이어그램을 예시한다.
도 7은 다른 실시예에 따른, FPGA를 이용한 시스템의 블럭 다이어그램을 예시한다.
도 8은 한 실시예에 따른, 데이타 저장 디바이스를 테스트하기 위한 예시적 방법에 대한 흐름도이다.
도 9는 한 실시예에 따른, 저장 프로토콜 기반 테스트 패턴을 위한 예시적 추상 계층(abstraction layers)의 블럭 다이어그램을 예시한다.

본 명세서에 서술된 실시예는 자동 테스트 장비에 사용하기 위한 시스템을 제공한다. 실시예는 또한 DUT를 테스트하기 위한 상응하는 방법을 제공하며, 이 방법은 개시된 시스템을 사용하여 도입될 수 있다. 한 실시예에서, 시스템은 테스트 패턴을 제공하기 위해 프로그램된, FPGA와 같은 설정가능한 IC, 및 적어도 하나의 DUT에의 인터페이스를 포함한다. 설정가능한 IC는 PC-기반 테스트기의 기능을 향상시켜 구현하며, 가격, 성능 및 확장성(scalability)과 관련한 PC-기반 테스트기의 내재적 결함을 방지할 수도 있다. 본 명세서에 서술된 실시예는 전속(full-speed) 병렬 DUT 테스트를 제공하며, 프로토콜-기반 인터페이스가 사용되어 자동 테스트 장비를 DUT에 연결하는 다른 애플리케이션에 적용가능하다. 한 실시예에서, 인터페이스 프로토콜은 USB 또는 PCIe(peripheral component interconnect express)중 어느 하나일 수 있다. 한 실시예에서, 연결된 DUT는 PCI 또는 USB 기반 와이파이(WiFi) 모듈일 수 있다. 본 명세서에 서술된 실시예는 전속 및 고속 병렬 테스트 성능을 유지하면서도 가격 및 병렬성을 최적화한다.

한 실시예에서, 설정가능한 IC는, 하나 이상의 DUT당 저장 패턴 가속 로직을 포함할 수 있는 전용 패턴 발생 자원을 제공한다. 한 실시예에서, 설정가능한 IC는 DUT에의 전기적 및 프로토콜 연결을 위해 HBA의 기능을 제공하는 로직을 포함한다. 이와 같이, 설정가능한 IC는 적어도 하나의 DUT에 직접적인 연결을 제공할 수 있다. 한 실시예에서, 설정가능한 IC는, 패턴 발생 자원이, HBA 로직에 인접하게 위치하여 패턴 발생기 및 HBA를 연결하기 위해 사용되는 버스의 수를 최소화하고, 또한 HBA와 패턴 발생기 간의 DUT당 링크 전용이 될 수 있도록, 로직 레이아웃 및 버스 최적화를 제공한다. 한 실시예에서, 설정가능한 IC와 DUT간의 물리적 연결은 DUT, 및 전류 측정 기능을 갖는 DUT당 제어가능한 전원 공급 장치를 위한 신호 및 전원 모두를 포함한다.

한 실시예에서, 전속 저장 테스트 시스템은 특정 인터페이스 표준(예를 들어 SATA 6Gbps = 최대 600MB/s)의 실제 최대 처리량(throughput)에서 또는 이에 근접해서 저장 테스트를 하는데 사용된 패턴을 생성하고 수신할 수 있는 솔루션으로서 정의될 수 있다. 한 실시예에서, 사용된 DUT가 테스트기 자극을 처리하고 테스트기 자극에 반응할 수 있다면, 측정된 처리량은 인터페이스의 실제 최대 처리량과 동등하다. 한 실시예에서, DUT가 처리 및 반응할 수 없다면, 이는 DUT의 최대 처리량 능력을 제한한다. 전속 병렬 테스트는 단일 프로그래밍 칩에 연결된 DUT의 수와는 무관하게 전속 테스트할 수 있는 능력으로서 정의될 수 있다. 각각의 DUT-당-테스트기 포트는 연결된 DUT를 전속으로 테스트할 수 있다. 예를 들어, 이 아키텍쳐의 현재 인스턴스화(instantiation)는 단일 프로그래밍 칩에 의해 구동된 2 내지 8개의 DUT-당-테스트기 포트를 제공하며, 향후 프로그래밍 칩 생성에 따라 포트의 수는 증가할 것으로 예상된다.

도 1은 예시적인 PC-기반 테스트 시스템의 블럭 다이어그램을 예시한다. 일반적으로, CPU(100)는 고속 인터페티스(예를 들어 PCIe)(105)에 의해, 일반적으로 1 내지 4개의 포트를 포함할 수 있는 HBA 카드(110)에 연결된다. HBA 카드(110)는 가용 HBA 포트에 연결된 커넥터 케이블(120)에 의해 하나 이상의 SSD(115)에 연결된다. 컴퓨터-기반 시스템 제어기(125)는 하나 이상의 PC-기반 테스트기(130)에 연결되며, 개별 PC 테스트기를 제어하기 위해 사용된다. CPU 및 관련 HBA 카드를 각각 포함하는 복수의 테스트기 슬라이스(130)가 존재할 수 있다. 용어 CPU 및 프로세서는 상호교체되어 사용될 수 있음을 주목한다.

SSD의 제조 테스트 및 벤치마킹을 위해, 공유-패턴 발생기로서 사용되는 경우의 CPU 및 메모리의 성능은, 테스트중인 연결된 디바이스 총수의 성능 및 사용된 연결 인터페이스의 전송 성능과 정합할 필요가 있다. 그렇지 않으면 DUT는 패턴 발생기를 대기하게 될 것이다. 성능을 향상시키기 위해, 추가의 또는 보다 고성능의 CPU 뿐만 아니라 추가의 및/또는 보다 고성능의 DRAM을 구입함으로써 이를 시정할 수 있다. 이러한 물리적 컴포넌트들은 전체적인 차지공간 및 PC-기반 테스트기의 가격을 증가시킨다.

PC는 DUT를 패턴 발생기에 연결하기 위해 요구되는, 다중 버스(예를 들어, PCIe), QPI(quick path interconnect), DMI(desktop management interface), 및 OS 및 드라이버와 같은 소프트웨어 추상 계층을 포함할 수 있다. 이러한 버스 및 소프트웨어 층들은 일반적으로 고속 병렬 저장 테스트 보다는 퍼스널 컴퓨팅에 최적화된다. 이는, DUT와 패턴 발생 자원 간의 데이타 전송에 필요한 시간에 부정적인 영향을 미칠 수 있으며 그 반대의 경우도 가능하다.

도 2는 PC-기반 테스트 시스템의 예시적인 공유-자원 아키텍쳐의 블럭 다이어그램을 예시한다. 패턴은, 공유 CPU 및 메모리(235)에 의해 생성되고, QPI 및 DMI 버스(240)를 통해, PCIe 슬롯을 거쳐 연결된 하나 이상의 HBA(245)에 전송된다. SSD(250)는 하나 이상의 HBA 포트에 연결된다. 600 MB/s 대역폭을 갖는 고속 SSD가 공유 버스(240) 및 패턴 발생기에 스트레스를 주어, 결과적으로 병목현상이 생긴다. 이러한 병목현상은: a)패턴 발생을 위한 공유 CPU/DRAM 의 전원 프로세싱; b)다중 버스를 통한 통신으로 인한 효율 손실; 및 c)운영 체제 오버헤드를 포함한다. 조합된 병목현상은 테스트 시간을 33%까지 더 길게 할 수도 있다.

테스트기로서 사용하는 경우의 PC는, 종종 하나 이상의 CPU, 액세스 공유 메모리, 드라이브와 통신하는 HBA와 같은 주변부와 교신하기 위한 액세스 공유 버스를 사용한다는 점에서 일반적으로 공유-자원 아키텍쳐이다. 소정의 PC가 하나의 드라이브에 접속하면, PC는 비-공유-자원 아키텍쳐(예를 들어, DUT당 하나의 테스트기)를 갖는 것으로 간주될 수 있다. PC가 하나보다 많은 드라이브를 테스트하거나 접속하는 경우, PC는 공유-자원 아키텍쳐를 갖는 것으로 간주된다. PC는 통상적으로 일반적인 목적의 컴퓨터로서 기능하므로, PC가 고-병렬성 저장 테스트기인 것을 의미하지 않는다. DUT당 테스트기는 본 명세서에 서술한 바와 같은 특수 아키텍쳐를 생성하거나 저장 디바이스당 하나의 PC를 사용함으로써 달성될 수 있다.

가격, 성능 및 사이즈가 주요 모티베이션이다. 따라서, 최고의 성능을 달성하기 위해 강력한 PC가 사용된다. 이러한 PC는 가격 및 사이즈/차지공간을 감소시키기 위해 다수의 드라이브에 걸쳐 공유된다. 통상적으로, 성능 대 가격 감소 사이에 트레이드오프가 일어난다. 사이즈/차지공간이 작을수록 결과적으로 더 고가의 맞춤형 보드가 된다. 좀더 많고 보다 빠른 프로세서(결과적으로 고가인)를 도입함으로써 성능 손실이 어느 정도 보상될 수 있으나, PC 아키텍쳐(예를 들어, 공유 메모리, 및 PCIe, DMI 등과 같은 공유 주변부 버스, 및 공유 HBA)로 인해 일부 컴포넌트는 항상 공유될 것이다.

저장 디바이스를 테스트하기 위해 PC를 사용하는 주된 이유는: 1)잘 알려진 일반적인 목적의 컴퓨터 아키텍쳐이고; 2)통상적으로 더 저렴하며(예를 들어, 낮은 개발 비용 및 대량 PC 컴포넌트의 활용); 3)테스트된 저장 디바이스가 결국은 PC에서 사용된다는 것이다. 이와 같이, 최종 사용 시나리오에 매우 근접한 테스트기 환경을 창출할 수 있는 추가의 장점이 있다.

선적된 SSD 제품의 양이 증가함에 따라 이러한 저장 제품을 좀더 효율적으로 테스트할 필요가 있다. 이는, 공유 자원 아키텍쳐의 최적의 테스트 시간이 가능하도록 하고 테스트 시간 오버헤드 단점을 방지하기 위해: a)제품 혼합체의 테스트 효율을 향상시키고; b) 평방 피트당 보다 고밀도/고병렬성의 테스트 스테이션을 제공하고; c) 테스트기 속도/성능을 증가시키도록, 단일 테스트기에서 다중 인터페이스 및 형태 인자를 처리할 수 있는 장비를 필요로 할 것이다.

본 명세서에 서술된 실시예는 단일 칩에서 하나 이상의 PC-기반 테스트기의 기능을 구현하는 맞춤형 펌웨어 및 소프트웨어 이미지를 갖는 프로그래밍 IC(예를 들어, FPGA)를 도입한다. 한 실시예에서, CPU에 추가하여, 요구되는 전기적 및 프로토콜-기반 신호는, 패턴 발생기, 수신기, 패턴 가속기, 인터페이스 프로토콜(IP) 코어 및 IP 코어 버스에 대한 전용 패턴 발생기를 포함할 수 있는, 온-칩 프로그래밍 로직 회로에 의해 제공된다.

한 실시예에서, 전용 패턴 발생기 및 수신기를 포함할 수 있는, 온칩 구현된 기능 가속기 블럭은, 타겟 인터페이스의 속도와 일치되도록 최적화된 DUT당 전용 자원을 보장한다. 이러한 기능 가속기 블럭에 의해, 다른 구현된 온칩 테스트기와는 무관하게 DUT의 결정론적 자극이 가능하다.

한 실시예에서, 기능 가속기 블럭은 주 프로세서로부터의 작업을 분담하는 기능을 할 수 있다. 한 실시예에서, 분담은 패턴을 생성하고 수신하는 가속기에 의해 달성될 수 있다. 한 실시예에서, 분담은 다중-단계 테스트 기능에서의 다중 단계를 단일 단계로 결합하는 가속기에 의해서도 달성될 수 있다. 예를 들어, 한 실시예에서, 가속기는 패턴을 쓰고, 쓰여진 패턴을 다시 읽은 다음 두 패턴을 비교하는 비교 기능을 제공할 수 있다. 한 실시예에서, 가속은 비교 기능을 쓰는 것이다.

한 실시예에서, 인터페이스 코어는 HBA의 기능을 제공한다. 이는 소정의 인터페이스 표준에 따른 준수성 및 호환성을 보장한다. 한 실시예에서, 타겟 인터페이스 신호 속도는 적절한 프로그래밍 칩 속도 등급을 선택함으로써 가능하다. 인터페이스 코어는 제3 판매자로부터 구할 수 있지만 본 명세서에 서술된 실시예와 호환가능하기 위해서는 일부 커스터마이징이 요구될 수 있다. 한 실시예에서, 인터페이스 코어/HBA는: 1)물리적 채널을 통한 전송을 위해 저장 명령을 표준 프로토콜로 래핑(wrap)하고; 2)전기적 신호 발생기 및 수신기인 2가지 기능을 제공한다.

한 실시예에서, 패턴 발생기 및 정합 IP 인터페이스 코어는 서로 이웃하여 칩상에서 구현되며 전용 버스 링크를 이용하여 연결된다. 시스템 컴포넌트의 인접성으로 인해, 타겟 인터페이스 속도에 정합하고, 공유-버스 아키텍쳐에서의 내재적인 병목현상을 방지하고, 버스 변환 오버헤드를 절대 최소치로 유지하기 위해 링크를 최적화하는 것이 가능하다.

한 실시예에서, 저장 패턴 가속, 시스템 로직의 서로에 대한 인접성 및 전용 버스 링크를 포함할 수 있는 전용 온칩 자원의 조합은 임의의 타겟 인터페이스 표준을 위한 전속 테스트를 보장한다. 프로그래밍 IC를 사용함으로써 성능 및 가격간을 최적화하기 위한 전면 제어가 가능하다. 예를 들어, 프로그래밍 칩 솔루션의 CPU가 하나보다 많은 인터페이스를 전속으로 지원할 정도로 충분히 빠른 경우에, 전용 패턴 발생기 자원을 제거함으로써 가격을 감소시킬 수 있다. 한 실시예에서, 타겟 인터페이스가 3Gbps 이상의 속도를 요구하지 않는다면 가격을 감소시키기 위해 보다 낮은 속도 및 가격의 프로그래밍 칩을 선택할 수 있다. 한 실시예에서, 타겟 인터페이스가 DUT와 통신하기 위해 보다 적은 고속 채널을 사용하면, 프로그래밍 칩은 재구성되어 추가의 DUT-당-테스트기 인스턴스화를 생성하여, 병렬성을 증가시키고 DUT당 가격을 낮출 수 있다.

한 실시예에서, 타겟 저장 인터페이스에 대해, 4 내지 8개의 DUT 테스터기의 인스턴스화가 단일 프로그래밍 칩의 칩상에 생성될 수 있는 것으로 추정된다. 각 인스턴스화는 본 명세서에 서술된 실시예의 전속 및 전속 병렬 테스트 특성을 지원한다. 한 실시예에서, DUT 테스트기는 단일 프로그래밍 칩상에 구현될 수 있다. 프로그래밍 칩당 4 내지 8개의 DUT 테스트기를 이용하여, 본 명세서에 서술된 바와 같은 시스템은, 유사한 가격수준의 공유-자원 PC 테스트기로는 보증되지 않는 결정론적 전속 병렬 테스트의 추가 장점을 가지면서 PC-기반 테스트기와 동일하거나 그보다 낮은 가격에 도달할 수 있다.

한 실시예에서, 프로그래밍 칩을 사용함으로써, 가격, 성능 및 병렬성을 최적화하기 위한 대폭의 유연성이 가능하고, SSD, HDD 등과 같은 저장 테스트 애플리케이션을 위한 미출시 프로토콜 인터페이스로의 소프트웨어-기반 업그레이드 경로가 가능해진다.

도 3은 한 실시예에 따른 예시적인 FPGA-기반 테스트기 시스템의 블럭 다이어그램을 예시한다. 하나 이상의 FPGA(300)는 각각 인터페이스 프로토콜(IP) 코어(310)에 가까이 인접한 CPU(305)을 포함한다. IP 코어(310)는, SSD 또는 다른 저장 디바이스인 DUT(315)에 직접 연결된다. 일부 실시예에서, 다른 종류의 저장 디바이스는 HDD(hard disk drive), USB 드라이브, 플래시 카드 및 DRAM 기반 디스크를 포함할 수 있다. 연결부는 충분한 대역폭을 제공하는 하나 이상의 링크를 갖는 버스(병렬 또는 직렬)일 수 있다. 각 DUT는 전류 감지 기능을 포함할 수 있는 전용 전원 공급기를 가지며, 통신 버스를 통해 테스트기에 의해 제어된다. 한 실시예에서, 핸들러는 그립퍼(318)를 포함할 수 있으며, 이는, DUT를 공장 컨베이어 시스템에서 테스트기로 이동시키고 물리적 연결을 개시하고 테스트기 자원으로부터 분리시킨다. DUT(315)를 지지하는 베이(bay)(320)는 테스트중 DUT에 스트레스를 주기 위한 환경 제어를 제공한다. 한 실시예에서, 환경 제어는: DUT 당; 다중 DUT에 대한 공유 챔버; 및 순수 전기 기능 테스트를 위해 열적 제어를 하지 않는 것의 3가지 변형으로 구현될 수 있다. 개별 테스트기 전자장치, 전원 공급기, 핸들러 및 환경 제어장치를 중앙에서 조정하는 PC-기반 시스템 제어기(325)는 각각의 FPGA, 전원 공급기 및 핸들러에 연결된다. 핸들러(319)는 DUT를 벨트/적하기(330)에서 베이(320)로 전송할 수 있다.

도 4는 한 실시예에 따라, FPGA(400)를 이용하는 예시적 시스템의 블럭 다이어그램을 예시한다. FPGA(400)는 각각 단일 DUT(410)에 연결된 하나 이상의 전용 테스트기(405)를 포함한다. 한 실시예에서, DUT(410)는 저장 디바이스일 수 있다. 한 실시예에서, DUT(410)는 SSD일 수 있다. 각각의 전용 테스트기(405)는 DUT(410)에 직접 연결된 인터페이스 프로토콜 코어(IP 코어, 인터페이스 코어 또는 소프트웨어 HBA로 상호교체가능하게 서술됨)(415)를 포함한다. 도 4에 도시된 바와 같이, 각 전용 테스트기(405)는 고유의 온-칩 CPU(430)를 갖는다. 따라서, 이 구성은 공유 자원을 갖지 않는다.

한 실시예에서, FPGA(400)는 또한 하나 이상의 기능 가속 블럭(412) 및 인터페이스 코어(415)를 포함한다. 용어 인터페이스 프로토콜 코어는 용어 인터페이스 코어, IP 코어 또는 소프트웨어 HBA와 상호교체가능하게 사용될 수 있다. 한 실시예에서, 각 기능 가속 블럭은 전용 패턴 발생기(420) 및 수신기(425)를 포함한다. 한 실시예에서, 관련 메모리(435)를 갖는 온-칩 CPU(430)에 의해 제어되는 패턴 발생기(420) 및 수신기(425)에 의해 제공된 로직에 의해 테스트 자극(예를 들어, 테스트 패턴)이 제공된다.

한 실시예에서, 기능 가속 블럭은 논리적인 비교 유닛으로서 기능한다. 이로 인해 소정의 저장 어드레스에 대해 쓰여진 데이타와 다시 읽혀진 동일한 데이타를 비교하는 것이 가능하다. 프로세서에서 소프트웨어 알고리즘의 실행을 필요로 하는 소프트웨어 기반 비교 알고리즘과 비교할 경우, 하드웨어 구현에 의해 매우 빠른(1백만분의 1초 대 1천분의 1초) 비교가 가능하다. 소프트웨어 기반 비교 알고리즘으로는, 쓰기 데이타가 메모리에 저장되고 다중 버스를 통해 DUT로 전송된 다음, 비교기 위해 다중 버스를 통해 다시 읽혀질 필요가 있다. 이는 결과적으로 다중 버스를 통한 데이타 전송의 많은 오버헤드를 생성시키고, 비교 코드를 실행하기 위해 빠른 프로세서를 필요로 한다.

한 실시예에서, 기능 가속 블럭은, 주 프로세서(예를 들어, CPU)의 기능을 보완하는 프로세서로서 사용된다는 점에서 보조 프로세서로서 기능한다. 한 실시예에서, 기능 가속 블럭에 의해 수행되는 작동은 부동 소수점 연산(floating point arithmetic), 그래픽, 신호 처리, 문자열 처리 또는 암호화일 수 있다. 주 프로세서로부터 프로세서 집중 작업을 분담함으로써, 기능 가속 블럭은 전반적인 시스템 성능을 촉진한다. 한 실시예에서, 기능 가속 블럭은 단일 DUT 및 병렬 DUT 테스트 모두를 위해 사용될 수 있다.

한 실시예에서, 단일 FPGA(400)상의 다중 테스트기(405)는 이더넷 커넥터(Ethernet connector)(445)를 통해 연결될 수 있다. 다중 FPGA(400)는 이더넷(GbE) 인터페티스 또는 스위치(455)를 통해 시스템 제어기(450)에 연결될 수 있다. 한 실시예에서, 시스템 제어기(450)는 프로세서에 의해 구현될 수 있으며 운영 체제(OS), 드라이버, 테스트기 제어 소프트웨어, 및 컴파일러, 디버거, 로우-레벨 APIs 및 테스트 라이브러리를 포함하는 프로그램 개발 환경을 포함할 수 있다.

도 5, 6 및 7은 다른 실시예에 따른 세 개의 다른 예시적 FPGA 구성을 도시한다. 이러한 실시예들은 예시적인 구성 선택사항이고, 완전한 또는 제한적인 세트의 구성 선택사항이 아님을 주목한다.

도 5는 한 실시예에 따른, FPGA(500)를 사용하는 예시적 시스템의 블럭 다이어그램을 예시한다. FPGA(500)는 각각 단일 DUT(510)에 연결된 하나 이상의 전용 테스트기(505)를 포함한다. 한 실시예에서, 각 테스트기(505)의 전용 부분은 기능 가속 블럭(512) 및 인터페이스 프로토콜 코어(518)를 포함한다. 한 실시예에서, 각 기능 가속 블럭(512)는 패턴 발생기(520) 및 수신기(525)를 포함한다.

한 실시예에서, CPU(530) 및 관련 메모리(535)는 다중 테스트기(505)간에 공유된다. 가격 관점에서 바람직한 이러한 구성은, CPU 프로세싱 전력이 CPU에 연결된 수의 DUT를 전속으로 지원하기 위해 자극을 생성하고 수신할 수 있는 경우에 실용적이다. 이러한 구성은 그의 레이아웃 및 전용 버스 최적화로 칩상에서 구현되어 더 느린 온-칩 프로세서를 사용할 수 있도록 하는 점에서 공유-자원 PC 아키텍쳐와 상이하다.

도 6은 다른 실시예에 따른, FPGA(600)를 사용하는 예시적 시스템의 블럭 다이어그램을 예시한다. 도 6의 시스템은 각각의 전용 테스트기(605)가 다중 DUT(610)에 연결된 것을 제외하고는 도 5의 시스템과 유사하다. 이는 팬 아웃(fan-out) 구성으로서 지칭될 수 있다.

도 7은 다른 실시예에 따른, FPGA(700)를 사용하는 예시적 시스템의 블럭 다이어그램을 예시한다. 한 실시예에서, 패턴 발생기(720) 및 수신기(725)는 PC 블레이드내에 배치된다.

본 명세서에 서술된 실시예의 주요 장점은, 단일 프로그래밍 칩상에 패턴 발생기 및 인터페이스 로직을 통합하고 이들을 가까이 인접하게 배치하여 병목현상을 최소화함으로써 성능 또는 가격을 최적화하는 유연성이다. 한 실시예에서, 시스템은 인터페이스 로직당 전용 CPU를 갖도록 구성될 수 있거나, 인터페이스 및 DUT의 필요한 자원에 비하여 CPU 속도가 충분히 높다면 다중 인터페이스에 걸쳐 단일 CPU가 공유될 수 있다.

도 8은 한 실시예에 따른, 데이타 저장 디바이스를 테스트하기 위한 예시적 방법에 대한 흐름도이다. 한 실시예에서, 데이타 저장 디바이스는 SSD이다. 방법은, 설정가능한 IC가 테스트 패턴을 제공하는 블럭(802)에서 개시된다. 한 실시예에서, 테스트 패턴은 DUT를 테스트하기 위해 사용된다. DUT에의 인터페이스는 블럭(804)에서 제공되며, DUT로의 연결은 블럭(806)에서 제공된다.

한 실시예에서, 설정가능한 IC의 각 프로세서(예를 들어, 도 4의 CPU(430))는 테스트 패턴을 생성한다. 한 실시예에서, 설정가능한 IC의 각 기능 가속 블럭(예를 들어, 도 4의 기능 가속 블럭(412))은 테스트 패턴을 생성한다. 한 실시예에서, 하나이상의 프로세서가 테스트 패턴을 생성하는 경우 하나 이상의 기능 가속 블럭이 하나 이상의 프로세서가 테스트 패턴을 생성하는 것을 지원할 수 있다. 예를 들어, 한 실시예에서, 동일한 설정가능한 IC 내의 소정의 기능 가속 블럭은 동일한 설정가능한 IC 내의 프로세서가 테스트 패턴을 생성하는 것을 지원할 수 있다.

한 실시예에서, 테스트 패턴을 제공하기 위해, 설정가능한 IC는 프로세서 상 또는 프로세서와 인터페이스간의 기능 가속 블럭 상에서 동작하는 프로그램을 실행할 수 있다. 한 실시예에서, 테스트 패턴은 프로토콜-기반 테스트 패턴이다.

도 9는 한 실시예에 따른, 저장 프로토콜 기반 테스트 패턴을 위한 예시적인 추상 계층(900)을 도시하는 블럭 다이어그램을 예시한다. 한 실시예에서, 프로토콜 기반 테스트 패턴(PBTP)은 운영 체제(OS)에서 생성되는 테스트 자극이다. 한 실시예에서, PBTP가 생성된 후에, 이들은 OS에 의해, 표준화된 프로토콜 명령 세트로 변환되고, 이어서 로우-레벨 패킷으로 변환된다. 이러한 로우-레벨 패킷은 이들을 전기적 신호로 변환시키는 인터페이스 코어에 의해 이해된다. 한 실시예에서, PBTP는 프로토콜 명령 세트 및 로우-레벨 패킷을 직접 이용하여 생성될 수 있다. 저장 애플리케이션을 위한 OS 레벨 명령의 예는 읽기 또는 쓰기 명령이다. 저장 관련 프로토콜 명령 세트의 예는 SATA(serial advanced technology attachment) 및 SAS(serial attached SCSI) 인터페이스 코어를 위해 사용된 ATA(Advanced Technology Attachment) 및 SCSI(Small Computer System Interface)이다. 한 실시예에서, 로우-레벨 패킷은 명령 헤더(header), 페이로드(pay load), 명령 푸터(footer) 등을 조작할 수 있다.

하드웨어 구현된 기능 가속 블럭은 매우 다양한 소프트웨어 테스트 기능을 가속화하기 위해 사용될 수 있다. 이러한 소프트웨어 테스트 기능은, 예를 들어: 프로그래밍 버퍼로부터의 사전-정의된 패턴, 카운터와 같은 알고리즘 패턴, 체커보드(checker board) 패턴, 무작위로 생성된 데이타, 단일 실행 단계에서 쓰여진 데이타 및 되읽기된 데이타를 비교하는 비교 유닛을 실행하거나, 프로토콜 레벨 통신에의 접속을 허용함으로써 프로토콜 해석기 및 인젝터(injector)를 실행하는 것 등을 포함할 수 있다. 블럭(804)에서, 설정가능한 IC는 DUT에의 인터페이스를 제공한다. 블럭(806)에서, 적어도 하나의 DUT에 연결부가 제공되며, 여기서 연결부는 설정가능한 IC와 적어도 하나의 DUT간에 직접 연결된다.

본 명세서에 서술된 실시예 또는 그의 일부는 컴퓨터-구현된 것일 수 있다. 컴퓨터 시스템은 버스를 통해 서로 통신하는, 프로세서(예를 들어, 프로세서 코어, 마이크로프로세서, 컴퓨팅 디바이스 등), 주 메모리 및 정적 메모리를 포함할 수 있다. 머신은 터치-스크린 또는 LCD(liquid crystal display) 또는 LED(light emitting diode) 디스플레이, 또는 CRT(cathod ray tube)를 포함할 수 있는 디스플레이 유닛을 추가로 포함할 수 있다. 도시된 바와 같이, 컴퓨터 시스템은 또한 사용자 입력/출력(I/O) 디바이스(예를 들어, 키보드, 입력자판 등), 위치 결정 장치(예를 들어, 마우스, 터치 스크린 등), 드라이브 유닛(예를 들어, 디스크 드라이브 유닛, CD/DVD 드라이브, 유형 컴퓨터 판독가능한 이동식 미디어 드라이브, SSD 저장 디바이스 등), 신호 발생 디바이스(예를 들어, 스피커, 오디오 출력 등) 및 네트워크 인터페이스 디바이스(예를 들어, 이더넷 인터페이스, 유선 네트워크 인터페이스, 무선 네트워크 인터페이스, 전파 신호 인터페이스 등)를 포함할 수 있다.

드라이브 유닛은 상술한 임의의 하나의 또는 모든 방법론을 구현하는 한 세트의 명령(예를 들어, 소프트웨어, 펌웨어, 미들웨어 등)이 저장된 머신-판독가능한 매체를 포함할 수 있다. 명령 세트는 또한 전부가 또는 적어도 부분적으로 주 메모리 내에 및/또는 프로세서 내에 있는 것으로 도시된다. 명령 세트는 네트워크 버스를 통해 네트워크 인터페이스 디바이스를 거쳐 추가로 송신 또는 수신될 수 있다.

본 발명의 실시예는, 일부 형태의 프로세싱 코어(컴퓨터의 CPU와 같은)로 실행되거나, 그렇지 않으면 머신- 또는 컴퓨터-판독가능한 매체로 또는 그 매체 내에서 구현 또는 실현된 한 세트의 명령으로서, 또는 그 명령을 지원하기 위해 사용될 수 있다는 것이 이해될 것이다. 머신-판독가능한 매체는 머신(예를 들어, 컴퓨터)에 의해 판독가능한 형태로 정보를 저장 또는 전송하기 위한 임의의 메커니즘를 포함한다. 예를 들어, 머신-판독가능한 매체는 ROM(read-only memory); RAM(random access memory); 자기 디스크 저장 매체; 광학 저장 매체; 플래시 메모리 디바이스; 전기적, 광학적, 음향학적 또는 다른 형태의 전파 신호(예를 들어, 반송파, 적외선 신호, 디지털 신호 등); 또는 정보를 저장 또는 전송하기에 적합한 임의의 다른 종류의 매체를 포함한다.

본 발명은 본 명세서에 개시된 정확한 실시예로 제한되는 것으로 생각되지 않는다. 당업자라면 발명의 사상에서 벗어남이 없이 변경 및 변형이 이루어질 수 있음을 인식할 것이다. 예로서, FPGA 이외의 설정가능한 IC가 사용될 수 있다. 본 발명의 범위는 청구항을 고려하여 해석될 수 있다.

Claims (28)

1. 자동 테스트 장비에 사용하기 위한 시스템으로서,
   자동 테스트 장비에 사용하기 위한 테스트 패턴들, 및
   적어도 하나의 DUT(device under test)에의 인터페이스
   를 제공하기 위해 프로그램된 설정가능한 IC(integrated circuit); 및
   상기 설정가능한 IC 및 상기 적어도 하나의 DUT 간에 직접 연결된, 상기 적어도 하나의 DUT에의 연결부
   를 포함하는 시스템.
2. 제1항에 있어서, 상기 설정가능한 IC는 FPGA(field programmable gate array)인 시스템.
3. 제1항에 있어서, 상기 설정가능한 IC는:
   하나 이상의 프로세서;
   하나 이상의 기능 가속 블럭; 및
   하나 이상의 인터페이스 코어
   를 포함하는 시스템.
4. 제1항에 있어서,
   상기 설정가능한 IC는:
   하나 이상의 프로세서;
   하나 이상의 기능 가속 블럭; 및
   하나 이상의 인터페이스 코어를 포함하며,
   각 그룹은 프로세서, 기능 가속 블럭, 및 관련 인터페이스 코어에 충분히 가까이 위치된 인터페이스 코어를 포함하고,
   상기 하나 이상의 프로세서 및 상기 하나 이상의 기능 가속 블럭은 서로 연결되어, 최소한의 관리 오버헤드에 관하여 최적화된 연결성, 및 병목현상을 방지하기 위해 정합된 대역폭 및 지연시간을 가능하게 하고 최대 속도로 상기 DUT에 테스트 패턴들을 제공하게 하는 시스템.
5. 제1항에 있어서, 상기 설정가능한 IC는 자동 테스트에 실질적으로 완전히 전용인 시스템.
6. 제1항에 있어서, 상기 설정가능한 IC는 고속 병렬 테스트에 최적화된 시스템.
7. 제1항에 있어서, 상기 설정가능한 IC는, 이용된 상기 IC의 DUT 인터페이스로의 최대 속도에 가까운 속도로, 부착된 상기 DUT에 테스트 자극을 생성하는 시스템.
8. 제1항에 있어서, 상기 설정가능한 IC는, 각 테스트기가 상이한 세트들의 DUT들을 테스트하는 복수의 테스트기를 포함하는 시스템.
9. 제1항에 있어서,
   상기 설정가능한 IC는 각 테스트기가 상이한 세트의 DUT들을 테스트하는 복수의 테스트기를 포함하고, 각 DUT 세트는 하나 이상의 DUT를 포함하며, 상기 복수의 테스트기는 상기 상이한 DUT들을 병렬로 테스트하는 시스템.
10. 제1항에 있어서, 상기 설정가능한 IC는 테스트 패턴들을 생성하는 하나 이상의 프로세서를 포함하는 시스템.
11. 제1항에 있어서, 상기 설정가능한 IC는 테스트 패턴들을 생성하는 하나 이상의 기능 가속 블럭을 포함하는 시스템.
12. 제1항에 있어서, 상기 설정가능한 IC 내에서 프로그래밍 회로들로서 애플리케이션 특정 기능들을 구현하는 하나 이상의 기능 가속 블럭을 더 포함하고, 상기 애플리케이션 특정 기능들은 프로세서로부터의 감시(oversight)가 최소한이거나 감시없이 실행되는 시스템.
13. 제1항에 있어서, 프로세서 상에서 실행되는 소프트웨어 기반 기능들보다 더 빠른 기능을 가능하게 하는 애플리케이션 특정 기능들을 구현하는 하나 이상의 기능 가속 블럭을 추가로 포함하는 시스템.
14. 제1항에 있어서, 프로세서 상에서 실행되는 소프트웨어 기반 기능보다 더 낮은 구현 비용을 가능하게 하는 애플리케이션 특정 기능들을 구현하는 하나 이상의 기능 가속 블럭을 추가로 포함하는 시스템.
15. 제1항에 있어서, 상기 테스트 패턴들은 프로토콜-기반 테스트 패턴들인 시스템.
16. 제1항에 있어서, 상기 DUT는 저장 디바이스인 시스템.
17. 제1항에 있어서, 상기 DUT는 SSD(Solid state drive)인 시스템.
18. 제1항에 있어서, 하나 이상의 기능 가속 블럭 각각은 논리 비교 유닛으로서 기능하는 시스템.
19. 제1항에 있어서, 인터페이스 프로토콜은 USB 또는 PCIe 중 어느 하나이고, 연결된 DUT들은 PCI 또는 USB 기반 와이파이(WiFi) 모듈들인 시스템.
20. 자동 테스트 장비에 사용하기 위한 테스트 패턴들, 및
    적어도 하나의 DUT에의 인터페이스
    를 제공하기 위해 프로그램된 설정가능한 IC; 및
    상기 설정가능한 IC와 상기 적어도 하나의 DUT 간에 직접 연결된, 상기 적어도 하나의 DUT에의 연결부
    를 포함하는 장치.
21. 제20항에 있어서, 상기 설정가능한 IC는 FPGA인 장치.
22. 제20항에 있어서, 상기 설정가능한 IC는,
    하나 이상의 프로세서;
    하나 이상의 기능 가속 블럭; 및
    하나 이상의 인터페이스 코어
    를 포함하는 장치.
23. 제20항에 있어서, 상기 설정가능한 IC는,
    하나 이상의 프로세서;
    하나 이상의 기능 가속 블럭; 및
    하나 이상의 인터페이스 코어
    를 포함하고,
    각 그룹은 프로세서, 기능 가속 블럭, 및 관련 인터페이스 코어에 충분히 가까이 위치된 인터페이스 코어를 포함하고,
    상기 하나 이상의 프로세서 및 상기 하나 이상의 기능 가속 블럭은 서로 연결되어, 최소한의 관리 오버헤드에 관하여 최적화된 연결성, 및 병목현상을 방지하기 위해 정합된 대역폭 및 지연시간을 가능하게 하고 기능 그룹화가 최대 속도로 상기 DUT에 테스트 패턴들을 제공하게 하는 장치.
24. 제20항에 있어서, 상기 설정가능한 IC는 자동 테스트에 실질적으로 완전히 전용인 장치.
25. 제20항에 있어서, 상기 설정가능한 IC는 고속 병렬 테스트에 최적화된 장치.
26. 제20항에 있어서, 상기 설정가능한 IC는, 사용된 상기 IC의 DUT 인터페이스로의 최대 속도에 가까운 속도로, 부착된 상기 DUT에 테스트 자극을 생성하는 장치.
27. 제20항에 있어서, 상기 설정가능한 IC는 각 테스트기가 상이한 세트들의 DUT들을 테스트하는 복수의 테스트기를 포함하는 장치.
28. 설정가능한 IC를 이용하여, 적어도 하나의 DUT를 테스트하기 위해 자동 테스트 장비에 사용되는 테스트 패턴들을 제공하는 단계;
    상기 설정가능한 IC를 이용하여 상기 적어도 하나의 DUT에 인터페이스를 제공하는 단계; 및
    상기 설정가능한 IC와 상기 적어도 하나의 DUT 간에 직접 연결된 연결부를 상기 적어도 하나의 DUT에 제공하는 단계
    를 포함하는 방법.

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