KR102096233B1 - 병렬 테스트에 적합한 반도체 패키지 테스트 시스템 및 이를 이용한 테스트 방법 - Google Patents

병렬 테스트에 적합한 반도체 패키지 테스트 시스템 및 이를 이용한 테스트 방법 Download PDF

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Abstract

본 발명은 반도체 테스트에 관한 것으로서, 더욱 상세하게는 반도체 패키지의 테스트 단계에서 테스트되는 반도체 소자의 수를 늘릴 수 있는 병렬 테스트에 적합한 반도체 패키지 테스트 시스템 및 이를 이용한 테스트 방법에 관한 것이다.
이와 같은 목적을 달성하기 위하여 본 발명에 따른 병렬 테스트에 적합한 반도체 패키지 테스트 시스템은 자동 테스트 장치(Automatic Test Equipment: ATE);반도체 패키지(Device Under Test: DUT)를 수용하고, 상기 수용된 반도체 패키지가 상기 자동 테스트 장치(ATE)와 전기적으로 연결되도록 하여 상기 자동 테스트 장치(ATE)로부터 생성되는 테스트 패턴 신호가 상기 반도체 패키지에 인가되도록 하는 인터페이스 보드; 및 상기 자동 테스트 장치에 상기 반도체 패키지(Device Under Test: DUT)를 자동으로 공급하고 상기 자동 테스트 장치의 검사 결과에 따라 상기 반도체 패키지를 이송하는 테스트 핸들러를 포함하며, 상기 인터페이스 보드는 라우터와 네트워크 인터페이스를 구비하는 네트워크 온 칩(NOC)을 기반으로 하며 반도체 패키지가 복수개 인터커넥트 되게 하며, 네트워크 온 칩의 패킷 응답 전송 경로 상에 있는 라우터 내에서 각 테스트 결과를 누적한 새로운 응답 패킷을 생성하고 이를 포워딩함으로써 병목 현상을 해결한다.

Description

병렬 테스트에 적합한 반도체 패키지 테스트 시스템 및 이를 이용한 테스트 방법{Semiconductor package test system suitable for parallel test and test method using the same}
본 발명은 반도체 테스트에 관한 것으로서, 더욱 상세하게는 반도체 패키지의 테스트 단계에서 테스트되는 반도체 소자의 수를 늘릴 수 있는 병렬 테스트에 적합한 반도체 패키지 테스트 시스템 및 이를 이용한 테스트 방법에 관한 것이다.
반도체 소자의 고속화, 고성능화, 고집적화 추세에 따라 반도체 소자의 종류가 다양화됨에 따라 자동 테스트 장치(Automatic Test Equipment; ATE)와 반도체 패키지(Device Under Test: DUT) 사이를 연결하기 위한 테스트 인터페이스 보드가 복잡해지고 있다.
수백 개의 세부 공정을 거쳐 생산된 반도체 웨이퍼는 웨이퍼 테스트 과정을 거치게 된다. 이때 웨이퍼 테스트는 저온과 고온에서 모두 이루어지며, 프로브 스테이션(probe station), 프로브 카드(probe card), 그리고 자동 테스트 장치(Automatic Test Equipment: ATE)가 테스트를 위해서 사용된다. 양품 웨이퍼는 다시 조립 과정을 거쳐 패키지 형태로 제작되는데 여기서 조립은 웨이퍼 절단(sawing), 본딩(bonding), 몰딩(molding), 그리고 마킹(marking) 등으로 구분된다. 제작된 패키지는 다시 테스트 과정을 거쳐서 최종 양품으로 판별된 것만 판매되거나 모듈 또는 보드로 제작된다.
반도체 패키지 테스트 시스템은 반도체를 차례로 테스트되도록 소켓에 적재하고, 그 결과에 따라 양품과 등급품으로 선별한다. 보편적으로 메모리와 같이 대량 생산되는 반도체는 전수검사를 하기 때문에 불량을 검출하는 테스트 시간의 감소가 전체 생산 비용을 줄이는데 중요한 역할을 하고 있다. 따라서 패키지 단계의 테스트는 대량의 멀티사이트(multi-site) 테스트를 하게 되는데 멀티사이트 테스트란 하나의 자동 테스트 장치(ATE)에서 동시에 복수 개의 디바이스를 테스트함으로써 전체 테스트 비용을 감소하는 기술을 가리킨다. 예를 들어 현재 시판 중인 고속 메모리 테스트의 경우 DDR 3 기준으로 1,024개의 메모리를 동시에 테스트 가능하며 자동 테스트 장치(ATE) 동작 속도는 2.4Gbps에 달한다. 멀티사이트 테스트는 하나의 디바이스를 테스트하는데 필요한 채널 수(핀 수)를 N이라고 할 때, 동시에 테스트되는 m개의 디바이스를 테스트하는데 필요한 채널수가 m*N 보다 작아야 유효하다고 할 수 있다.
그러나 현행 시판중인 반도체 패키지 테스터는 동시에 테스트할 수 있는 디바이스의 수를 늘리기 위하여 자동 테스트 장치(ATE)와 반도체 패키지(DUT) 사이에 위치한 인터페이스 보드에 관련 기능을 구현한 BOST 구조를 많이 활용한다. BOST 기능의 인터페이스 보드는 자동 테스트 장치(ATE) 또는 자동 테스트 장치(ATE)에서 전송된 신호를 기반으로 패턴을 생성하는 ALPG(Algorithmic Pattern Generator)는 테스트 소스(source)가 되어 반도체 패키지(DUT)에 테스트 패턴을 인가한다. 이때 동시에 여러 개의 반도체 패키지(DUT)에 패턴을 인가하기 위한 데이터 연결 구조, 즉 인터커넥트 구조를 사용하는데 지금까지는 보통 버스(bus) 구조를 활용하였다. 버스 구조는 설계가 용이하고 전송 지연시간이 짧은 장점이 있으나 버스에 연결될 수 있는 모듈의 수가 제한적이고 연결된 모듈의 수에 비례하여 버스 사용 우선순위 결정 등 버스 제어기의 동작이 복잡해진다.
그리고 버스 내 데이터 충돌(collision)로 인한 데이터 손실 역시 고려되어야 하는데 이와 같은 이유로 버스 구조를 이용하여 테스트 병렬성(parallelism)을 획기적으로 향상시키는 것은 매우 어렵다.
KR 10-2013-0025529 A
본 발명은 이와 같은 문제점을 해결하기 위하여 창안된 것으로서, 반도체 패키지의 테스트 단계에서 테스트되는 반도체 소자의 수를 늘려 병렬성을 획기적으로 향상시키기 위한 병렬 테스트에 적합한 반도체 패키지 테스트 시스템 및 이를 이용한 테스트 방법을 제공하는 것을 그 목적으로 한다.
이와 같은 목적을 달성하기 위하여 본 발명에 따른 병렬 테스트에 적합한 반도체 패키지 테스트 시스템은 자동 테스트 장치(Automatic Test Equipment: ATE);반도체 패키지(Device Under Test: DUT)를 수용하고, 상기 수용된 반도체 패키지가 상기 자동 테스트 장치(ATE)와 전기적으로 연결되도록 하여 상기 자동 테스트 장치(ATE)로부터 생성되는 테스트 패턴 신호가 상기 반도체 패키지에 인가되도록 하는 인터페이스 보드; 및 상기 자동 테스트 장치에 상기 반도체 패키지(Device Under Test: DUT)를 자동으로 공급하고 상기 자동 테스트 장치의 검사 결과에 따라 상기 반도체 패키지를 이송하는 테스트 핸들러를 포함하며, 상기 인터페이스 보드는 라우터와 네트워크 인터페이스를 구비하는 네트워크 온 칩(NOC)을 기반으로 하며 반도체 패키지가 복수개 인터커넥트 되게 하며, 네트워크 온 칩의 패킷 응답 전송 경로 상에 있는 라우터 내에서 각 테스트 결과를 누적한 새로운 응답 패킷을 생성하고 이를 포워딩함으로써 병목 현상을 해결한다.
바람직하게는 상기 인터페이스 보드는, 상기 자동 테스트 장치(ATE)에서 전송된 신호를 기반으로 테스트 패턴 데이터를 생성 및 제공하는 테스트 소스 제공부; 상기 테스트 소스 제공부에서 생성 및 제공되는 패킷 형태의 테스트 패턴 데이터를 어느 목표 반도체 패키지로 전송할지를 결정하는 인터커넥트부; 및 상기 인터커넥트부에서 결정된 목표 반도체 패키지로 상기 테스트 패턴 데이터가 전송되면, 이 전송된 테스트 패턴 데이터에 의하여 상기 목표 반도체 패키지의 테스트 결과를 분석하고 응답하는 테스트 응답부를 포함하는 것이다.
바람직하게는 상기 응답 패킷의 최대 길이 제한을 두고 최대 길이에 도달한 응답 패킷은 별도 동작 없이 이웃 라우터로 전송하는 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 다른 측면은 청구항 1의 반도체 패키지 테스트 시스템을 이용한 테스트 방법으로서, (a) 자동 테스트 장치(ATE)로부터 입력된 신호를 기반으로 테스트 패턴 데이터를 생성하는 단계; (b) 상기 단계 (a)에서 생성된 상기 테스트 패턴 데이터를 목표 반도체 패키지에 전달하는 단계; (c) 상기 단계 (b)에서 전달된 목표 반도체 패키기의 테스트 결과를 응답 패킷 형태로 구성하는 단계; 및 (d) 상기 단계 (c)에서 구성된 응답 패킷의 전송 경로 상에 있는 라우터 내에서 각 패킷 내 테스트 결과를 누적한 새로운 응답 패킷을 생성하여 포워딩하는 단계를 포함한다.
바람직하게는 상기 응답 패킷의 최대 길이 제한을 두고 최대 길이에 도달한 응답 패킷을 별도 동작 없이 이웃 라우터로 전송하는 것이다.
바람직하게는 상기 단계 (b)에서의 테스트 패턴 데이터의 전달은 복수의 목표 반도체 패키지에 멀티캐스팅으로 전달되는 것이다.
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본 발명에 의하면 자동 테스트 장치(ATE)의 동일 대역폭으로 보다 많은 반도체 패키지를 테스트할 수 있으므로 대량 생산되는 반도체 테스트 비용을 크게 줄일 수 있으며, 테스트 클럭과 같은 별도의 동기화 신호가 필요 없으므로 저속의 ATE를 이용하여 고속의 실속도 테스트(at-speed test) 기능을 수월하게 구현할 수 있다.
그리고 기존 SerDes방식과 같은 직렬 데이터 전송, 클럭 복원(clock recovery)이나 채널폭 동기화(B/W matching) 등 복잡한 과정 없이 간단하게 테스트 데이터를 송수신하며 데이터 인터컨넥트 구성이나 확장이 자유롭기 때문에 연결 가능한 DUT 수의 제한이 없는 효과가 있다.
도 1은 본 발명의 실시예들에 따른 반도체 테스트 시스템을 설명하기 위한 개략적인 블록도이다.
도 2는 도 1에 따른 반도체 테스트 시스템에서의 병렬 테스트에 적합한 인터페이스 보드의 구조를 나타낸 블록도이다.
도 3은 NOC 구조를 나타낸 도면이다.
도 4는 다양한 NOC 토폴로지를 나타낸 도면이다.
도 5는 도 1에 따른 반도체 테스트 시스템에서의 병렬 테스트에 적합하도록 인터페이스 보드에 NOC 구조를 적용한 인터컨넥트부를 나타낸 도면이다.
도 6은 본 발명에 따른 반도체 테스트 시스템을 이용한 테스트 방법을 나타낸 순서도이다.
도 7 내지 도 8은 은 본 발명에 따른 반도체 테스트 시스템을 이용한 테스트 방법에서 테스트 패턴 전송 방식을 나타낸 도면이다.
도 9는 본 발명에 따른 반도체 테스트 시스템을 이용한 테스트 방법에서 테스트 패턴 응답 방식을 나타낸 도면이다.
이하 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 1은 본 발명의 실시예들에 따른 반도체 테스트 시스템을 설명하기 위한 개략적인 블록도이다.
도 1에 도시된 바와 같이 반도체 테스트 시스템(10)은 크게 자동 테스트 장비(Automatic Test Equipment: ATE)(100), 인터페이스 보드(200), 반도체 패키지(Device under Test: DUT)(300), 테스트 핸들러(400)를 포함한다.
자동 테스트 장치(ATE)(100)는 반도체 패키지(DUT)(300)를 자동으로 검사하는 장비로 마이크로컴퓨터 또는 마이크로프로세서 기반의 시스템으로 구성된다. 자동 테스트 장치(ATE)(100)는 테스트 헤더(200a)를 통해 인터페이스 보드(200)와 전기적으로 결합된다. 자동 테스트 장치(ATE)(100)는 인터페이스 보드(200)를 통하여 반도체 패키지(DUT)(300)와 전기적으로 연결되고, 테스트 패턴을 반도체 패키지(DUT)(300)에 입력하고 반도체 패키지(DUT)(300)의 출력과 기댓값을 비교하여 반도체 패키지(DUT)(300)의 오류를 판정하다. 반도체 패키지(DUT)(300)는 인터페이스 보드(200)의 소켓(200b)에 장착되어 전기적으로 결합된다. 자동 테스트 장치(ATE)(100)는 반도체 패키지(DUT)(300)의 DC 파라미터들이 회로의 디지털적 동작에 적합한 지를 테스트하는 DC 테스트와 신호의 전달 지연 시간, 셋업(set-up) 시간과 홀드(hold) 시간 등과 관련된 AC 마진(margin) 테스트를 포함할 수 있다.
반도체 패키지(DUT)(300)는 SRAM, DRAM, SDRAM 등과 같은 휘발성 메모리 소자 또는 ROM, PROM, EPROM, EEPROM, 플래시 메모리, PRAM, MRAM, FRAM 등과 같은 불휘발성 메모리 소자 및 이들을 포함하는 메모리 컴포넌트(memory component)일 수 있다. 또한 반도체 패키지(DUT)(300)는 메모리 소자 또는 메모리 패키지에 한정되지 않으며, 예를 들어 메모리 컴포넌트들이 조합되어 이루어진 메모리 모듈, 메모리 카드 또는 메모리 스틱일 수 있다. 또한 반도체 패키지(DUT)(300)는 메모리 소자를 포함하거나 포함하지 않는 ISP, DSP와 같은 칩들을 포함할 수 있다.
테스트 핸들러(400)는 반도체 패키지(DUT)(300)를 테스트하는 자동 테스트 장치(ATE)(100)에 자동으로 공급하고 테스트 하는 공정이 끝나면 자동 테스트 장치(ATE)(100)의 검사 결과에 따라 적절한 위치로 반도체 패키지(DUT)(300)를 이송 시킨다. 테스트 핸들러(400)는 자동 테스트 장치(ATE)(100)와 1;1 또는 N;1로 결합할 수 있다. 일반적으로 테스트 핸들러(400)는 로딩부, 입력스테이지, 테스트 사이트, 셔틀(shuttle), 언로딩부, 출력스테이지 및 센서들로 구성된다.
도 2는 도 1에 따른 반도체 테스트 시스템에서의 병렬 테스트에 적합한 인터페이스 보드의 구조를 나타낸 블록도이다.
도 2에 도시된 바와 같이 상기 인터페이스 보드(200)는, 자동 테스트 장치(ATE)(100)에서 전송된 신호를 기반으로 테스트 패턴 데이터를 생성 및 제공하는 테스트 소스 제공부(210)와, 테스트 소스 제공부(210)에서 생성 및 제공되는 테스트 패턴 데이터를 어느 목표 반도체 패키지(300)로 전송할지를 결정하는 인터컨넥트부(220)와 인터컨넥트부(220)에서 결정된 목표 반도체 패키지(300)로 테스트 패턴 데이터가 전송되면, 이 전송된 테스트 패턴 데이터에 의하여 상기 목표 반도체 패키지의 테스트 결과를 분석하고 응답하는 테스트 응답부(230)를 포함한다.
테스트 소스 제공부(210)는 자동 테스트 장치(ATE)(100)의 신호를 수신하거나, ALPG(Algorithmic Pattern Generator)를 포함하여 자동 테스트 장치(ATE)(100)에서 전송된 신호를 기반으로 테스트 패턴을 생성한다. 이때 자동 테스트 장치의 신호나 테스트 패턴은 테스트 소스(source)가 되어 반도체 패키지(300)에 테스트 패턴 데이터를 인가한다.
한편 인터컨넥트부(220)를 보통 버스(bus)를 활용하였으나 버스 구조는 설계가 용이하고 전송 지연시간이 짧은 장점이 있으나 버스에 연결될 수 있는 모듈의 수가 제한적이고 연결된 모듈의 수에 비례하여 버스 사용 우선순위 결정 등 버스 제어기의 동작이 복잡했으며, 버스 내 데이터 충돌로 인한 데이터 손실 역시 고려되어야 했다. 또한 반도체 패키지에서 출력되는 테스트 결과 역시 인터컨넥트 구조를 통하여 자동 테스트 장치로 피드백하여 무고장 정상값과 비교한 결과만을 전송할 때에는 비교기를 사용하여야만 하였다.
그러나 본 발명에서의 인터컨넥트부(220)는 고밀도 SOC 설계에서 내장블록(Intellectual Property; IP)의 인터컨넥트 구조로, 제안된 네트워크 온 칩(NoC)을 인터페이스 보드(200)의 인터컨넥트부(220)에 도입하여 테스트 병목현상을 없애고 동시에 복수개의 반도체 패키지(300)를 테스트 가능하게 한다.
네트워크 온 칩(NoC)는 고밀도 구조에 적합한 마이크로네트워크 연결 형태를 가지는 데이터 인터컨넥트 구조이다. 마이크로네트워크란 다른 말로 온칩네트워크(On-Chip Networks)라고도 하는데 컴퓨터 네트워크에서 사용되는 레이어 기반의 온칩 연결 형태를 의미한다. 온칩네트워크 하에서는 새로운 코어의 추가나 기존 코어의 삭제가 자유로우며, 코어 사이의 데이터 전송이 패킷 방식으로 이루어지기 때문에 많은 코어들의 동시 메시지 전송이 가능하다. 또한 온칩네트워크와 코어의 동작 속도가 완전히 분리되기 때문에 시스템 전체적으로는 비동기적이고 국부적으로 동기화되는 형태를 갖는다.
도 3은 NOC 구조를 나타낸 도면이고 도 4는 다양한 NOC 토폴로지를 나타낸 도면이다.
도 3에 도시된 바와 같이 NOC는 라우터(Router)와 인터컨넥트 채널(Interconnect Channel), 그리고 네트워크연결부(NI: Network Interface)로 구성된다. 먼저 라우터는 채널과 채널을 연결해주며 입력된 데이터의 목적지에 따라 어느 출력 포트로 데이터를 내보낼 것인지를 라우팅 알고리즘에 따라 결정한다. 인터컨넥트 채널은 물리적인 데이터 연결 통로이며 NI는 내장 IP와 라우터를 연결해준다. 또한 구성 방법에 따라 다양한 형태의 NOC 구조가 만들어지는데 일반적으로 네트워크 토폴로지(Topology), 프로토콜(Protocol), 라우터의 구조 및 동작 방법 등을 기준으로 분류된다.
이와 같이 NOC 특성 상 하나의 인터페이스 보드에 연결 가능한 DUT의 수는 이론적으로 제한이 없다. 보통 NOC는 기존 버스 인터컨넥트와 같이 FPGA나 전용 ASIC을 사용하여 구현하기 때문에 NOC를 구현한 하드웨어에서 제공하는 외부 입출력 핀 수와 최대 전류량과 같은 전기적인 특성이 DUT 수를 결정할 수 있다.
도 5는 도 1에 따른 반도체 테스트 시스템이 병렬 테스트에 적합하도록 인터페이스 보드에 NOC 구조를 적용한 인터컨넥트부를 나타낸 도면이다.
도 5의 테스트 소스와 테스트 싱크는 참고로 도 2에 나타낸 테스트 소스 제공부(210)와 테스트 응답부(230)와 같은 개념으로 이해할 수 있다. 즉 테스트 패턴을 생성하는 테스트 소스와 테스트 결과를 분석하고 저장하는 테스트 싱크(sink)는 인터컨넥트부(220)에 연결되는 모듈이 된다. 도시된 바와 같이 테스트 소스는 ATE, ALPG 및 마이크로프로세서 등이 되며 생성된 데이터는 인터컨넥트부(220) 내에 'R'이라고 나타낸 라우터를 거쳐 목표 DUT에 전달된다. 해당 DUT의 테스트 결과는 다시 라우터를 거쳐 테스트 싱크로 전달되는데 주로 ATE가 활용되며 인터페이스 보드 내 별도 결과 분석기(response analyzer)를 설치하고 사용할 수 있다. 하나의 인터컨넥트부(220) 내 테스트 소스는 여러 개일 수 있지만 싱크는 고장 분석 및 진단, 그리고 수리를 위하여 단일화하는 것이 유리하다.
인터컨넥트부(220)는 네트워크 인터페이스(NI)와 라우터(R)의 버퍼링 효과를 이용하여 연결된 모듈 간 동작 속도 차이를 보상할 수 있기 때문에 ATE, NOC 인터컨넥트, 그리고 DUT 간 속도 설정이 자유롭다. 따라서 저속의 ATE를 이용한 실속도 테스트(at-speed test)도 정밀한 클럭 제어와 동기화 회로 없이 쉽게 구현할 수 있다.
도 6은 본 발명에 따른 반도체 테스트 시스템을 이용한 테스트 방법을 나타낸 순서도이다.
인터페이스 보드는 자동 테스트 장치(ATE)로부터 입력된 신호를 기반으로 테스트 패턴 데이터를 생성한다(S100).
그리고 생성된 테스트 패턴 데이터를 목표 반도체 패키지(DUT)에 전달(S110)하고, 전달된 테스트 패턴 데이터에 의하여 목표 반도체 패키지가 분석하고 이 분석된 결과를 저장한다(S120).
다음에서는 본 발명 실시예로 NOC 인터컨넥트를 기반으로 마치(march) 테스트 알고리즘을 활용한 반도체 패키지의 테스트 방법을 설명한다.
일반적으로 마치 테스트는 메모리 전 영역을 행진하듯이 주소 순서에 따라 오름차순이나 내림차순으로 차례대로 읽기와 쓰기 테스트하는 것을 의미하며 현재 가장 널리 사용되는 메모리 테스트 알고리즘이다. 각 마치 테스트는 마치 요소(march element, M이라고 표기)들의 조합으로 구성되며 마치 요소는 일련의 주소 순서대로 움직이면서 각 메모리 셀에 읽고 쓰는 동작에 따라 구분된다. 마치 테스트에서 사용되는 기호들의 정의와 각 동작에 대한 세부 설명을 나타내면 다음과 같다.
·↑: 메모리 주소를 하위에서 상위 방향으로 움직임(오름차순)
·↓: 메모리 주소를 상위에서 하위 방향으로 움직임(내림차순)
·↕: 메모리 주소를 오름차순 또는 내림차순으로 움직임
·-r: 메모리 읽기 동작
·- r0: 메모리 셀에 저장된 논리 값이 0으로 예상하고 읽는 동작
·- r1: 메모리 셀에 저장된 논리 값이 1으로 예상하고 읽는 동작
·w: 메모리 쓰기 동작
·- w0: 메모리 셀에 논리 값 0을 쓰는 동작
·- w1: 메모리 셀에 논리 값 1을 쓰는 동작
예를 들어 마치 테스트 알고리즘 중 하나인 MATS++ 알고리즘은 다음과 같이 총 3개의 마치 요소로 구성되어 있다.
·{M0, M1, M2} = {↕(w0); ↑(r0, w1); ↓(r1, w0, r0)}
참고로 MATS++는 오름 또는 내림차순으로 메모리 주소를 이동하며 모든 셀에 0을 쓴 이후에 오름차순으로 셀 값을 읽어서 0임을 확인하고 읽은 셀에 1을 쓰는 동작을 한다. 최대 주소에 도달하면 다시 주소를 하나씩 내리면서 셀 값이 1임을 확인하고 0을 쓰고 다시 읽는 동작을 수행하게 된다. 예상되는 값과 실제 읽은 값이 다르면 고장이 발생하였음을 인지하게 되고 고장의 종류는 고착고장, 비연관 천이 고장, 일부 어드레스 디코더 및 결합고장 등이다.
그리고 본 실시 예에서 사용하는 NOC 인터컨넥터부는 도 5와 같이 가장 일반적인 2차원 메쉬(Mesh)를 기본 토폴로지로 하고 XY 라우팅(routing), 웜-홀(worm-hole) 스위칭, 그리고 credit-based flow control을 사용하지만 이로써 한정하지는 않는다. 또한 모든 라우터에는 입력 포트에 플릿(flit) 버퍼가 있고 플릿(flit) 하나의 크기는 채널 폭과 동일하다. NOC에 연결된 테스트 소스, 싱크, 그리고 DUT들은 헤더(Header)와 페이로드(Payload), 그리고 트레일러(Trailer)로 구성되는 테스트 패킷을 통해 데이터를 주고받는다.
먼저 마치 테스트 패턴을 DUT로 전송하는 과정을 다음의 [표 1]의 마치 테스트를 위한 테스트 패킷의 구조를 참고로 설명하면 다음과 같다.
[표 1]
Figure 112018021906933-pat00001
헤더는 크게 입력 테스트 패턴과 테스트 응답을 구분하는 데이터 형, 패킷 전송 방식(unicast, multicast), 목적지 주소 등으로 구성된다.
도 7 내지 8은 본 발명에 따른 반도체 테스트 시스템을 이용한 테스트 방법에서 테스트 패턴을 전송하는 방식을 나타낸 도면이다.
패킷 전송 방식 중 도 7의 유니캐스트(unicast) 방식은 DUT별 패턴을 각각 전송하는 방식으로 테스트 알고리즘이 상이한 DUT들을 동시 테스트할 때 사용하는 방식이다. 그리고 도 8의 멀티캐스트(multicast) 방식은 NOC에 연결된 모든 DUT에게 동일한 테스트 패턴을 인가할 때 쓰는 방식이며 NOC 내 패킷 트래픽을 줄이고 루프(loop)나 데드락(deadlock)를 제거하기 위하여 XY 라우팅(routing) 같은 라우팅 기법을 사용한다. 목적지 주소는 목적 DUT의 좌표이며 [표 1]은 16(4비트)*16(4비트) 크기의 NOC를 기준으로 한다.
그리고 [표 2]는 MATS++ 마치 요소의 페이로드 구성을 나타낸 표이다.
[표 2]
Figure 112018021906933-pat00002
페이로드에는 테스트 벡터값이 실리는데 이진값 배열을 직접 쓸 수도 있지만 마치 패턴과 같이 일정 형식으로 표기되는 경우 [표 1]과 같이 코드화하면 모든 마치 알고리즘 생성 벡터를 전송할 수 있다. MATS++의 경우를 예로 들어 페이로드를 구성하면 [표 2]와 같다. 페이로드의 이진값 크기는 마치 요소 중 가장 긴 값에 따라 결정되는데 [표 2]의 MATS++의 경우 어드레스 방향(address direction)이 2비트, R/W 크기 2비트, R/W 모드 2비트*3 총 10비트가 된다. 마지막으로 트레일러에는 전송 오류를 확인하기 위한 CRC와 같은 값이 포함되는데 NOC의 경우 단일 칩 내에서 구현되기 때문에 그 중요도는 높지 않다.
그리고 다음의 [표 3]은 마치 패턴에 대한 DUT의 테스트 결과를 응답(response) 패킷 형태로 구성한 것이다.
[표 3]
Figure 112018021906933-pat00003
테스트 응답 패킷 역시 헤더와 페이로드, 그리고 트레일러로 구성되며 헤더의 경우 테스트 응답 패킷을 가리키는 데이터 형, 테스트 싱크의 주소, 그리고 패킷 내 테스트 결과의 수를 나타내는 정보가 들어있다. 즉 하나의 응답 패킷에는 여러 DUT의 테스트 결과가 누적되어 전송될 수 있는데 그 이유는 도 9에서와 같이 여러 목적지로 분산되는 테스트 패턴 패킷과 달리 응답 패킷은 동일 목적지(테스트 싱크)로 전송된다. 따라서 네트워크 로드가 크게 증가되어 병목 현상이 발생할 수 있다. 이를 해결하기 위해서 응답 패킷 전송 경로 상에 있는 라우터 내에서 각 패킷 내 테스트 결과를 누적한 새로운 응답 패킷을 생성하고 이를 포워딩한다. 또한 NOC의 크기가 크고 연결된 DUT의 수가 많을 경우 응답 패킷의 최대 길이 제한을 두고 최대 길이에 도달한 응답 패킷은 별도 동작 없이 이웃 라우터로 전송한다. 참고로 테스트 응답 패킷 내 페이로드 정보는 [표 3]과 같이 DUT의 주소와 해당 DUT의 테스트 결과로 구성되며 테스트 결과 정보는 사용자가 임의 결정할 수 있다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
10: 반도체 패키지 테스트 시스템
100: 자동 테스트 장치(ATE)
200: 인터페이스 보드
200a: 테스트 헤드
200b: 소켓
210: 테스트 소스 제공부
220: 인터커넥트부
230: 테스트 분석부
300: 반도체 패키지(DUT)
400: 테스트 핸들러
500: 서버

Claims (6)

  1. 자동 테스트 장치(Automatic Test Equipment: ATE);
    반도체 패키지(Device Under Test: DUT)를 수용하고, 상기 수용된 반도체 패키지가 상기 자동 테스트 장치(ATE)와 전기적으로 연결되도록 하여 상기 자동 테스트 장치(ATE)로부터 생성되는 테스트 패턴 신호가 상기 반도체 패키지에 인가되도록 하는 인터페이스 보드; 및
    상기 자동 테스트 장치에 상기 반도체 패키지(Device Under Test: DUT)를 자동으로 공급하고 상기 자동 테스트 장치의 검사 결과에 따라 상기 반도체 패키지를 이송하는 테스트 핸들러
    를 포함하며,
    상기 인터페이스 보드는 라우터와 네트워크 인터페이스를 구비하는 네트워크 온 칩(NOC)을 기반으로 하며 반도체 패키지가 복수개 인터커넥트 되게 하며, 네트워크 온 칩의 패킷 응답 전송 경로 상에 있는 라우터 내에서 각 테스트 결과를 누적한 새로운 응답 패킷을 생성하고 이를 포워딩함으로써 병목 현상을 해결하는 병렬 테스트에 적합한 반도체 패키지 테스트 시스템.
  2. 청구항 1에 있어서,
    상기 인터페이스 보드는,
    상기 자동 테스트 장치(ATE)에서 전송된 신호를 기반으로 테스트 패턴 데이터를 생성 및 제공하는 테스트 소스 제공부;
    상기 테스트 소스 제공부에서 생성 및 제공되는 패킷 형태의 테스트 패턴 데이터를 어느 목표 반도체 패키지로 전송할지를 결정하는 인터커넥트부; 및
    상기 인터커넥트부에서 결정된 목표 반도체 패키지로 상기 테스트 패턴 데이터가 전송되면, 이 전송된 테스트 패턴 데이터에 의하여 상기 목표 반도체 패키지의 테스트 결과를 분석하고 응답하는 테스트 응답부
    를 포함하는 것을 특징으로 하는 병렬 테스트에 적합한 반도체 패키지 테스트 시스템.
  3. 청구항 1에 있어서,
    상기 응답 패킷의 최대 길이 제한을 두고 최대 길이에 도달한 응답 패킷은 별도 동작 없이 이웃 라우터로 전송하는 것
    을 특징으로 하는 병렬 테스트에 적합한 반도체 패키지 테스트 시스템.
  4. 청구항 1의 반도체 패키지 테스트 시스템을 이용한 테스트 방법으로서,
    (a) 자동 테스트 장치(ATE)로부터 입력된 신호를 기반으로 테스트 패턴 데이터를 생성하는 단계;
    (b) 상기 단계 (a)에서 생성된 상기 테스트 패턴 데이터를 목표 반도체 패키지에 전달하는 단계;
    (c) 상기 단계 (b)에서 전달된 목표 반도체 패키지의 테스트 결과를 응답 패킷 형태로 구성하는 단계; 및
    (d) 상기 단계 (c)에서 구성된 응답 패킷의 전송 경로 상에 있는 라우터 내에서 각 패킷 내 테스트 결과를 누적한 새로운 응답 패킷을 생성하여 포워딩 하는단계
    를 포함하는 병렬 테스트에 적합한 반도체 패키지 테스트 시스템을 이용한 테스트 방법.
  5. 청구항 4에 있어서,
    상기 응답 패킷의 최대 길이 제한을 두고 최대 길이에 도달한 응답 패킷을 별도 동작 없이 이웃 라우터로 전송하는 것
    을 특징으로 하는 병렬 테스트에 적합한 반도체 패키지 테스트 시스템을 이용한 테스트 방법.
  6. 청구항 4에 있어서,
    상기 단계 (b)에서의 테스트 패턴 데이터의 전달은 복수의 목표 반도체 패키지에 멀티캐스팅으로 전달되는 것
    을 특징으로 하는 병렬 테스트에 적합한 반도체 패키지 테스트 시스템을 이용한 테스트 방법.







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