KR101789848B1 - 가변 병렬성 및 펌웨어 업그레이드 기능을 갖는 유연한 저장 인터페이스 테스터 - Google Patents

가변 병렬성 및 펌웨어 업그레이드 기능을 갖는 유연한 저장 인터페이스 테스터 Download PDF

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Abstract

자동화된 테스트 장비에서 사용하기 위한 시스템이 제공된다. 일 실시예에서, 상기 시스템은 자동화된 테스트 장비에서 사용하기 위한 테스트 패턴을 제공하도록 프로그래밍 가능한 구성 가능 집적 회로(IC)를 포함한다. 구성 가능 IC는, 피시험 장치(DUT)에 하나 이상의 프로토콜 기반 인터페이스의 기능을 제공하도록 프로그래밍 가능하고 DUT와 인터페이스하도록 프로그래밍 가능한 구성 가능 인터페이스 코어를 포함한다. 상기 시스템은 또한 구성 가능 IC를 DUT에 연결하도록 구성 가능한 접속을 포함한다.

Description

가변 병렬성 및 펌웨어 업그레이드 기능을 갖는 유연한 저장 인터페이스 테스터{FLEXIBLE STORAGE INTERFACE TESTER WITH VARIABLE PARALLELISM AND FIRMWARE UPGRADEABILITY}
본 출원은 2010년 5월 28일자에 제출된 미국 가출원 제 61/349,411 호에 관한 것이며, 이에 대한 우선권을 청구한다. 상기 출원 제 61/349,411 호의 명세서는 전체 내용이 참조에 의해 본원에 통합된다.
본 발명의 실시예들은 테스팅에 관한 것이며, 특히, 고체 상태 저장 디바이스들의 테스팅에 관한 것이다.
고체 상태 드라이브들(SSDs)은 영구적인 데이터를 저장하기 위해 고체-상태 메모리를 사용하는 데이터 저장 디바이스들이다. SSD는 하드 디스크 드라이브 인터페이스를 모방하고, 따라서 대부분의 애플리케이션들에서 하드 디스크 드라이브 인터페이스를 용이하게 대체한다. SSD는 표준화된 전기 통신 프로토콜 및 물리적 인터페이스 커넥터를 통해 개인용 컴퓨터(PC)에 접속한다. SSD들의 공통적인 예들은 배터리 백업형 동적 랜덤 액세스 메모리(DRAM) 휘발성 메모리, NAND/NOR-기반 플래시 메모리, 및 다른 비휘발성 저장 클래스 기술들이다. SSD들은 상이한 형성 인자들(form factors)을 가질 수 있다. SSD들은 상대적으로 새로운 제품이고, 산업에서 SSD들을 테스팅하는 방법을 규정하는 과정 중에 있다. 다양한 형성 인자들 및 인터페이스 표준들을 테스팅하는 것은 기계적 및 프로토콜/전기적 도전 과제들 양자를 제공한다. SSD를 테스팅하기 위해, 테스터는 물리적 커넥터를 통해 접속할 수 있고, 인터페이스 프로토콜 및 전기적 시그널링을 지원할 필요가 있다.
현재, 지배적인 테스팅 아키텍처는 PC-기반 시험기들을 사용한다. PC는 호스트 버스 어댑터(HBA) 및 케이블을 통해 저장 디바이스에 접속할 수 있다. HBA 및 그의 소프트웨어 드라이버들은 컴퓨터로부터의 운영 시스템 및 저장 프로토콜 레벨의 커맨드들을 저장 디바이스가 이해할 수 있는 커맨드들로 변환하기 위해 물리적 커넥터, 통신 프로토콜, 및 전기적 엔진을 제공한다. HBA는 마더보드에 플러깅할 수 있다. PC 마더보드는 중앙 처리 장치(CPU), 메모리, 및 버스들, 및 CPU를 실행시키기 위한 제어기 칩들, 메모리, 및 호스트 버스 어댑터들을 포함할 수 있다. PC 상에서 프로그램을 실행시키기 위해 운영 시스템 및 드라이버들이 요구된다. CPU 및 메모리는 저장 디바이스로부터의 데이터를 전송 및 수신하도록 프로그램을 실행시킴으로써 공유 패턴 생성기 소스로서 작동한다. PC-기반 테스터들이 갖는 문제점은, 그들이 사용되는 컴포넌트들의 성능에 기초하는 성능 및 병렬성 제한들을 갖는다는 것이다. 또한, 성능을 개선하고 병렬성을 증가시키기 위한 방법들은 비용이 많이 들 수 있다.
일 실시예에서, 자동화된 테스트 장비에서 사용하기 위한 시스템이 제공된다. 일 실시예에서, 상기 시스템은 자동화된 테스트 장비에서 사용하기 위한 시험 패턴들을 제공하도록 프로그래밍 가능한 구성 가능 집적 회로(IC)를 포함한다. 구성 가능 IC는, 피시험 장치(device under test; DUT)에 대한 하나 이상의 프로토콜 기반 인터페이스들의 기능을 제공하도록 프로그래밍 가능하고 DUT와 인터페이스하도록 프로그래밍 가능한 구성 가능 인터페이스 코어를 포함한다. 상기 시스템은 또한 구성 가능 IC를 DUT에 연결하도록 구성 가능한 접속을 포함한다.
도 1은 예시적인 PC-기반 테스터 시스템의 블록도.
도 2는 일 실시예에 따른 예시적인 필드 프로그래밍 가능 게이트 어레이(FPGA)-기반 테스터 시스템의 블록도.
도 3a 내지 도 3d는 몇몇의 실시예들에 따른 FPGA-기반 테스터 시스템의 4 개의 예시적인 구성들의 블록도들.
도 4a 및 도 4b는 FPGA-기반 테스터 시스템 및 PC-기반 테스터 시스템 사이의 크기 차이들을 예시한 도면.
도 5는, 일 실시예에 따른, FPGA가 상이한 형태의 저장 디바이스들에 접속하게 하는 인터포저들을 활용하는 FPGA-기반 테스터 시스템의 블록도.
도 6a 내지 도 6e는 몇몇의 실시예에 따른, FPGA가 상이한 형태의 저장 디바이스들에 접속하게 하는 인터포저들 및 캐디들을 활용하는 FPGA-기반 테스터 시스템의 블록도들.
도 7은 일 실시예에 따른, 시스템-온-프로그래밍 가능 칩을 사용하는 FPGA-기반 테스터 시스템의 블록도.
도 8a 및 도 8b는 FPGA-기반 테스터 시스템이 테스팅할 수 있는 다양한 피시험 장치들(DUT)을 예시한 도면.
도 9는 일 실시예에 따라 저장 디바이스를 테스팅하기 위한 예시적인 방법에 대한 흐름도.
본원에 기재된 실시예들은 자동화된 테스트 장비에서 사용하기 위한 시스템을 제공한다. 실시예들은 또한 피시험 장치(DUT)를 테스팅하기 위한 대응하는 방법을 제공하고, 상기 방법은 본원에 개시된 시스템 실시예들을 사용하여 활용될 수 있다. 일 실시예에서, 시스템은 자동화된 테스트 장비에서 사용하기 위한 테스트 패턴을 제공하도록 프로그래밍된, 필드 프로그래밍 가능 게이트 어레이(FPGA)와 같은 구성 가능 집적 회로(IC)를 포함한다. 구성 가능 IC는, 적어도 하나의 DUT와 인터페이스하고 호스트 버스 어댑터의 기능을 제공하는 인터페이스 코어를 포함한다. 문구들, 인터페이스 코어 및 IP 코어는 상호 교환 가능하게 사용된다. 상기 시스템은 또한 적어도 하나의 DUT에 대한 접속을 포함하고, 상기 접속은 구성 가능 IC와 적어도 하나의 DUT 사이에 직접적으로 연결된다. 더 상세히 후술되는 바와 같이, 구성 가능 IC는 PC-기반 테스터들의 기능을 구현하고, 또한 유연성(flexibility), 확장성(scalability), 성능 및 비용에 관련하여 PC-기반 테스터들의 내재된 결점들을 회피한다.
더 상세히 후술되는 바와 같이, 구성 가능 IC는 DUT들을 테스팅하는데 있어서 더 많은 유연성을 제공한다. 더 상세히 후술되는 바와 같이, 이점들 중 일부는 더 작은 테스터 크기들, 증가된 인터페이스 유연성, 크게 간소화된 제품 혼합 지원(product mix support), 더 낮은 비용, 및 개선된 상관 관계 및 호환 기능을 포함한다.
도 1은 예시적인 PC-기반 테스터 시스템의 블록도를 예시한다. 일반적으로, PC-기반 테스터들은 보드/컴포넌트 기반 테스터들이다. PC-기반 테스터(100)는 마더보드(103), CPU(105), DRAM 메모리(107), HBA 카드(110)를 포함하고, 이들 모두는 PC-기반 테스터를 생성하는데 요구된다. 소형 타워 경우에서 그러한 테스터에 대한 통상적인 크기는 420 x 175 x 360 mm이다.
일 실시예에서, CPU(105)는 고속 인터페이스(예를 들면, PCIe)(112)에 의해 HBA 카드(110)에 접속되고, HBA 카드(110)는 일반적으로 1 개 내지 4 개의 포트들을 포함할 수 있다. HBA 카드(110)는, 이용 가능한 HBA 포트들에 플러깅하는 접속 케이블(120)에 의해 하나 이상의 SSD들(115)에 접속된다. 컴퓨터-기반 시스템 제어기(125)는 하나 이상의 PC-기반 테스터들(100)에 접속되고, 개별적인 PC 테스터들을 제어하는데 사용된다. 테스터 슬라이스들(100)로서 또한 지칭되는 복수의 PC-기반 테스터들(100)이 존재할 수 있고, 이들 각각은 마더보드, CPU, 메모리, 및 연관된 HBA 카드를 포함한다. 용어들, CPU 및 프로세서가 상호 교환 가능하게 사용된다는 것을 유의하라.
SSD들의 제품 테스트 및 벤치마킹에 대해, 비용은 당신이 동시에 테스팅할 수 있는 디바이스들의 수에 의해 직접적으로 영향을 받는다. 각각의 PC 기반 테스터는 고정된 병렬성 및 인터페이스 표준에 대해 최적화된다. HBA 카드들의 교체 없이 다수의 표준들 또는 더 높은 레벨의 병렬성을 지원하는 것은 불가능하다. HBA 카드들의 대체는 테스터의 비용을 증가시킨다. PC 기반 테스터들의 현재 64-128 DUT 병렬성의 경우에, 8-16 개의 HBA 카드들이 교체될 필요가 있고, 이는 가능하지만 시간 소비형이다. 더 높은 병렬성들(예를 들면, 1024 DUT들 = 128 HBA 카드들)의 경우에, 테스터를 재구성하는 것은 실행 불가할 수도 있고, 이러한 프로세스가 수동으로 이루어지는 경우에 많은 에러들을 도입할 수 있다.
PC-기반 테스터들의 경우에, 다수의 인터페이스들을 테스팅하기 위한 유연성은 가용성 및 HBA 카드들의 부가 비용에 의해 제한된다. 또한, HBA 카드들은 물리적으로 교환될 필요가 있어서, 병렬성이 증가함에 따라 상당한 정지 시간(downtime)을 요구한다.
PC-기반 테스터들이 호스트 버스 어댑터들과 같은 PC 애플리케이션들을 위한 기존의 보드들을 레버리지(levergae)하기 때문에, 새롭거나 기존의 인터페이스 표준들이 DUT들을 접속하는데 필요로 될 때, 유연성이 제한된다. 통상적으로, 지원할 필요가 있는 인터페이스 표준마다 하나의 HBA가 요구된다. 병렬성은 HBA 카드마다 4-8 개의 DUT들 사이에서 고정되고, 수정될 수 없다. 또한, HBA 카드는 상이한 인터페이스를 지원하기 위해 마더보드로부터 물리적으로 제거되고 상이한 HBA로 대체될 필요가 있다. 예를 들면, PC-기반 테스터가 SATA 디바이스들에 접속하도록 구성되는 경우에, PC-기반 테스터는 SATA HBA를 필요로 한다. 특정 HBA는 마더보드 상에 또는 별도의 HBA 카드 상에 존재할 수 있다. PC 테스터가 파이버 채널(fibre channel) DUT를 지원할 필요가 있는 경우에, 새로운 파이버 채널 HBA가 구매될 필요가 있다. SATA HBA는 물리적으로 제거되고, 파이버 채널 HBA는 SATA HBA 대신에 물리적으로 삽입된다. PC가 통상적으로 데스크톱 또는 데이터 센터 애플리케이션을 위한 범용 컴퓨터로서 기능하기 때문에, PC는 유연한 저장 테스터인 것으로 의도되지 않는다. 더 작은 크기/차지 공간(footprint)은 더 높은 비용을 갖는 커스텀 보드들(custom board)을 유발한다.
저장 디바이스들을 테스팅하기 위해 PC를 사용하는 주요 이유들은, 1) 이것이 잘 알려진 범용 컴퓨터 아키텍처이고, 2) 이것이 통상적으로 더 저렴하고(예를 들면, 개발 비용이 적고, 높은 부피의 PC 컴포넌트들과의 레버리지), 3) 피시험 저장 디바이스들이 결국에는 PC들에서 사용된다는 것이다. 따라서, 최종 사용 시나리오에 매우 가까운 테스터 환경을 생성할 수 있는 부가된 이점이 존재한다.
선적된 SSD 제품들의 부피가 증가함에 따라, 이러한 저장 제품들을 더욱 효율적으로 테스팅할 필요성이 존재한다. 이것은, a) 혼합 제품들을 테스팅하는 유연성 및 효율성을 개선하고, b) 평방 피트(square foot) 당 더 높은 밀도/더 높은 병렬성 테스트 스테이션들을 제공하고, c) 최적의 테스트 시간들을 가능하게 하고 공유된 자원 아키텍처의 테스트 시간 오버헤드 단점들을 회피하도록 테스터 속도들/성능을 증가시키기 위해, 단일 테스터에서 다수의 인터페이스들 및 형성 인자들을 취급할 수 있는 장비를 요구할 것이다.
도 2 내지 도 8과 연관하여 더 상세히 후술되는 바와 같이, 본원에 기재된 실시예들은, 단일 칩에서 하나 이상의 PC-기반 테스터들의 기능을 구현하는 커스텀 펌웨어 및 소프트웨어 이미지들을 구현하는 구성 가능/프로그래밍 가능 IC(예를 들면, FPGA)를 채용한다.
본원에 기재된 실시예들은 프로그래밍 가능 IC들을 사용하고, 이들은 성능, 병렬성 및 비용을 최적화하도록 더 큰 유연도를 허용하고, SSD들, HDD들 등과 같은 저장 테스팅 애플리케이션들에 대한 이미 공개된 프로토콜 인터페이스들에 대한 소프트웨어-기반 업그레이드 경로를 가능하게 한다.
상이한 저장 디바이스 형성 인자들, 물리적 커넥터들, 및 인터페이스 표준들을 테스팅하기 위해 상이한 HBA 카드들 또는 잠재적으로 상이한 테스터들을 요구하는 PC-기반 테스터들과 달리, FPGA-기반 테스터와 같은 단일 프로그래밍 가능 IC-기반 테스터는 매우 다양한 상이한 저장 디바이스 형성 인자들, 물리적 커넥터들, 및 인터페이스 표준들을 테스팅할 수 있다. FPGA-기반 테스터들은 사용자가 새로운, 적절한 구성을 프로그래밍 가능 칩/FPAG 상에 간단히 로딩함으로써 이러한 유연성을 성취한다.
본원에 기재된 실시예들은, (a) ATE(automatic test equipment)의 저장 테스팅을 위해 물리적 HBA들을 대체하고, (b) 최대의 병렬성을 획득하고 따라서 비용을 절감하도록 주어진 인터페이스의 복제들의 수를 최적화하고, (c) 새로운 테스터를 구입하지 않고 미래의 인터페이스 표준들을 지원하거나 기존의 인터페이스 표준들을 업그레이드하는 능력을 갖고, (d) 사용자가 테스트 시스템에 대해 낮은 기본 비용을 지불하고, 사용자가 새로운 인터페이스를 사용/필요로 할 때에만 당신이 추가 지불하는 사용 건당 과금(pay-per-use)과 같은 새로운 사업 모델들을 가능하게 하기 위해, FPGA들의 프로그래밍 기능을 활용한다.
도 2는 일 실시예에 따른 예시적인 FPGA-기반 테스터 시스템의 블록도를 예시한다. 하나 이상의 FPGA들(200) 각각은 인터페이스 프로토콜(IP) 코어(210)와 매우 근접한 테스트 패턴 생성기(TPG)(205)를 포함한다. IP 코어(210)는 DUT(215)에 직접적으로 연결되고, DUT는 SSD와 같은 저장 디바이스일 수 있다. 일부 실시예들에서, 다른 형태의 저장 디바이스들은 하드 디스크 드라이브(HDD), USB 드라이브, 플래시 카드들, 및 DRAM 기반 디스크를 포함할 수 있다. TPG 및 IP 코어 사이의 접속은 충분한 대역폭을 제공하기 위해 하나 이상의 링크들을 갖는 버스(병렬 또는 직렬)일 수 있다.
일 실시예에서, 각각의 FPGA는, 단일 칩에서 하나 이상의 PC 기반 테스터들의 기능을 구현하기 위해 커스텀 펌웨어 및 소프트웨어 이미지들을 구현한다. 요구된 전기 시그널링 및 프로토콜-기반 시그널링은 FPGA들 내의 온-칩 IP 코어들에 의해 제공된다. 일 실시예에서, 인터페이스 코어는 HBA의 기능을 제공한다. 일 실시예에서, 각각의 FPGA는 사전-검증된 인터페이스 코어들을 통해 프로그래밍 가능하다. 이것은 주어진 인터페이스 표준에 따라 부합(compliance) 및 호환 기능을 보장한다. 일 실시예에서, 목표 인터페이스 시그널링 속도 등급은 적절한 FPGA 속도 등급의 선택에 의해 가능하게 된다. 칩의 프로그래밍 가능 특성은 유연성, 비용, 병렬성, 및 SSD들, HDD들 및 다른 프로토콜 기반 저장 디바이스들로부터 저장 테스팅 애플리케이션들을 위한 업그레이드 기능을 최적화하도록 활용된다.
일 실시예에서, 인터페이스 코어는 제 3 자 벤더로부터 획득될 수 있지만, 본원에 기재된 실시예들과 호환 가능하도록 일부 맞춤화(customization)를 요구할 수 있다. 일 실시예에서, 인터페이스 코어/HBA는 2 개의 기능들: 1) 저장 커맨드들을 물리적 채널들을 통한 전송을 위한 표준 프로토콜로 포장하는 기능, 및 2) 전기 신호 생성기 및 수신기 기능을 제공한다.
일 실시예에서, 각각의 DUT는 전류 감지 능력을 포함할 수 있는 전용 파워 서플라이를 갖고, 통신 버스를 통해 테스터에 의해 제어된다. 일 실시예에서, 핸들러는, 공장 컨베이어 시스템으로부터 테스터로 DUT들을 이동시키고 물리적 접속을 개시하고 테스터 자원들로부터 해제시키는 그리퍼(gripper)(218)를 포함할 수 있다. DUT(215)를 홀딩하는 베이(bay)(220)는 테스팅 동안에 DUT를 강제하기 위한 환경 제어를 제공한다. 일 실시예에서, 환경 제어는 5 개의 다양성들: DUT마다 열 챔버; 다수의 DUT들에 대한 공유된 열 챔버; PC 내의 다른 컴포넌트들을 시뮬레이팅하기 위한 전자기 잡음; 습도; 및 순수한 전기 기능 테스팅을 위한 무열 제어로 구현될 수 있다. 개별적인 테스터 전자 기기, 파워 서플라이들, 핸들러들 및 환경 제어들을 중심적으로 조정하는 PC-기반 시스템 제어기(225)는 각각의 FPGA, 파워 서플라이, 및 핸들러에 연결된다. 핸들러(219)는 벨트/로더(230)로부터 베이(220)로 DUT들을 이송할 수 있다.
일 실시예에서, 패턴 생성기들 및 매칭 IP 인터페이스 코어들은 서로 옆에 칩 상에서 구현되고, 전용 버스 링크들을 사용하여 접속된다. 시스템 컴포넌트들의 근접성은 목표 인터페이스 속도들을 매칭시키고 공유-버스 아키텍처들에 내재된 병목 현상들을 회피하고 버스 전환 오버헤드를 절대 최소치로 유지하도록 링크들의 최적화를 허용한다.
일 실시예에서, 저장 패턴 가속화, 서로에 대한 시스템 로직의 근접성 및 전용 버스 링크들을 포함할 수 있는 전용 온 칩 자원들의 조합은 임의의 목표 인터페이스 표준에 대한 최대 속도 테스팅을 보장한다. 프로그래밍 가능 IC를 사용하는 것은 성능 및 비용 사이에서 최적화하기 위한 완전한 제어를 허용한다. 예를 들면, 프로그래밍 가능 칩 해결책의 CPU가 최대 속도에서 하나 이상의 인터페이스를 지원하기에 충분히 고속인 경우에, 전용 패턴 생성기 자원들을 제거함으로써 비용이 절감될 수 있다. 일 실시예에서, 목표 인터페이스들이 3Gbps 이상의 속도들을 요구하지 않는 경우에, 비용을 절감하기 위해 더 낮은 속도 및 더 낮은 비용의 프로그래밍 가능 칩이 선택될 수 있다. 일 실시예에서, 목표 인터페이스가 DUT와 통신하기 위해 고속이 아닌 채널들을 사용하는 경우에, 프로그래밍 가능 칩은 DUT 당 부가적인 테스터 설비들을 생성하도록 재구성될 수 있다.
본원에 기재된 일부 예들에서, FPGA-기반 테스터가 SDD들인 DUT들을 테스팅할 수 있지만, 다른 실시예들에서, FPGA-기반 테스터는 또한 프로토콜-기반 모듈들을 포함하여 다양한 상이한 형태의 DUT들을 테스팅할 수 있다. 예를 들면, DUT는 저장 모듈, 고체 상태 드라이브, 무선 주파수(RF) 모듈, 무선 네트워킹(WiFi) 모듈, 광학 접속을 갖는 모듈, 하드 드라이브, 비휘발성 메모리 디바이스 또는 모듈, NAND 플래시 저장 디바이스 또는 모듈, 저장 클래스 메모리 저장 디바이스 또는 모듈, 휘발성 메모리 디바이스 또는 모듈, 테스트 패턴들로서 프로토콜 기반 통신을 요구하는 모듈 또는 디바이스, ATE 테스트 시스템 내의 설정을 위해 프로토콜 기반 통신을 요구하는 모듈 또는 디바이스 등일 수 있다.
일 실시예에서, 저장소/SSD들/HDD들에서, FPGA-기반 테스터는, SSD에 접속하고 SATA 또는 SAS와 같은 저장 특정 인터페이스를 통해 저장 기반 패턴들을 제공하도록 프로그래밍 가능한 구성 가능 IC를 포함할 수 있다.
일 실시예에서, RF 모듈들에서, FPGA-기반 테스터는, 구성 가능 인터페이스 코어가 현재 RF 모듈들을 사용하는 USB 또는 PCIe 인터페이스 접속을 제공하도록 프로그래밍 가능한 구성 가능 IC를 포함할 수 있다.
일 실시예에서, FPGA-기반 테스터는, DUT 또는 모듈과 인터페이스하기 위해 프로토콜-기반 통신들을 사용하는 SSD 또는 RF 모듈-기반 테스터일 수 있다. 일 실시예에서, 구성 가능 인터페이스 코어는 임의의 표준화된 프로토콜-기반 통신 인터페이스를 제공하도록 프로그래밍될 수 있다. 예를 들면, 일 실시예에서, SSD 모듈-기반 테스트의 경우에, 인터페이스 코어는 SATA, SAS 등과 같은 표준화된 프로토콜-기반 통신 인터페이스들을 제공하도록 프로그래밍될 수 있다. 일 실시예에서, RF 모듈-기반 테스터의 경우에, 인터페이스 코어는 USB, PCIe 등을 제공하는 것과 같이 표준화된 프로토콜-기반 통신 인터페이스들을 제공하도록 프로그래밍될 수 있다. 일 실시예서, 광학 상호 접속들을 갖는 모듈들의 경우에, 인터페이스 코어는 광학 접속을 통해 모듈과 통신하는데 사용되는 표준화된 프로토콜-기반 통신을 제공하도록 프로그래밍될 수 있다.
도 3a 내지 도 3d는 테스트 패턴 생성기의 상이한 병렬성들 및 상이한 예시들을 갖는 몇몇의 구성들을 도시한다. 각각의 구성은 프로그래밍 가능 칩으로 업로딩될 수 있어서, 애플리케이션 병렬성, 성능 및 비용 요구들에 기초하여 주어진 애플리케이션에 대해 테스터를 최적화한다. 애플리케이션이 변화를 요구할 때, 동일한 테스터를 활용하면서, 새로운 구성이 업로딩될 수 있다.
도 3a는 일 실시예에 따라, FPGA(300)를 활용하는 예시적인 시스템의 블록도를 예시한다. FPGA(300)는 하나 이상의 전용 테스터들(305)을 포함하고, 이들 각각은 단일 DUT(310)에 접속된다. 일 실시예에서, DUT(310)는 저장 디바이스일 수 있다. 일 실시예에서, DUT(310)는 SSD일 수 있다. 각각의 전용 테스터(305)는, DUT(310)에 직접적으로 접속되는 IP 코어(315)를 포함한다. 도 3에 도시된 바와 같이, 각각의 전용 테스터(305)는, CPU(330), 메모리(335) 및 기능 가속화 블록(312)으로 구성된 그 자신의 온-칩 테스트 패턴 생성기를 갖는다. 따라서, 이러한 구성은 어떠한 공유된 자원들도 갖지 않는다.
일 실시예에서, FPGA(300)는 또한 하나 이상의 기능 가속화 블록들(312) 및 인터페이스 코어(315)를 포함한다. 일 실시예에서, 각각의 기능 가속화 블록은 전용 패턴 생성기(320) 및 수신기(325)를 포함한다. 일 실시예에서, 테스트 자극은 패턴 생성기(320) 및 수신기(325)에 의해 제공된 로직에 의해 제공되고, 테스트 자극은 온-칩 CPU(330) 및 연관된 메모리(335)에 의해 제어된다.
일 실시예에서, 단일 FPGA(300) 상의 다수의 테스터들(305)은 이더넷 커넥터(345)를 통해 링크될 수 있다. 다수의 FPGA들(300)은 이더넷(GbE) 인터페이스를 경유하여 또는 스위치(355)를 통해 시스템 제어기(350)에 접속될 수 있다. 일 실시예에서, 시스템 제어기(350)는 프로세서에 의해 구현될 수 있고, 운영 시스템(OS), 드라이버들, 테스터 제어 소프트웨어, 컴파일러, 디버거, 저레벨 API들, 및 테스트 라이브러리들을 포함하는 프로그램 개발 환경을 포함할 수 있다.
도 3b, 도 3c 및 도 3d는 다른 실시예들에 따른 3 개의 다른 예시적인 FPGA 구성들을 도시한다. 이러한 실시예들이 예시적인 구성 옵션들이지만, 구성 옵션들의 완전하거나 제한된 세트가 아니라는 것을 유의하라.
도 3b는 일 실시예에 따른, FPGA를 활용하는 예시적인 시스템의 블록도를 예시한다. FPGA(300)는 하나 이상의 전용 테스터들(305)을 포함하고, 이들 각각은 단일 DUT(310)에 접속된다. 일 실시예에서, 각각의 테스터(305)의 전용 부분들은 기능 가속화 블록(312) 및 인터페이스 프로토콜 코어(318)를 포함한다. 일 실시예에서, 각각의 기능 가속화 블록(312)은 패턴 생성기(320) 및 수신기(325)를 포함한다.
도 3b의 시스템은, 도 3b의 CPU(330) 및 연관된 메모리(335)가 다수의 테스터들(305) 사이에서 공유된다는 것을 제외하고 도 3a의 시스템과 유사하다. 비용 관점에서 바람직한 이러한 구성은, CPU 프로세싱 전력이 그에게 접속된 다수의 DUT들을 지원하기 위한 자극을 최대 속도로 생성 및 수신할 수 있을 때 실용적이다. 이러한 구성은, 이러한 구성이 그의 레이아웃 및 전용 버스 최적화들을 갖는 칩 상에서 구현되어 더 느린 온-칩 프로세서의 사용을 가능하게 한다는 점에서 공유-자원 PC 아키텍처와 상이하다.
도 3c는 또 다른 실시예에 따른, FPGA(300)를 활용하는 예시적인 시스템의 블록도를 예시한다. 도 3c의 시스템은, 각각의 전용 테스터(305)가 다수의 DUT들(310)에 접속된다는 것을 제외하고 도 3b의 시스템과 유사하다. 이것은 팬 아웃 구성으로서 지칭될 수 있다.
도 3d는 또 다른 실시예에 따른, FPGA(300)를 활용하는 예시적인 시스템의 블록도를 예시한다. 일 실시예에서, 패턴 생성기(320) 및 수신기(325)는 PC 블레이드(blade) 내에 위치된다.
본원에 기재된 실시예들의 중요 이점은, 패턴 생성기 및 인터페이스 로직을 단일 프로그래밍 가능 칩 상에 통합하고, 병목 현상을 최소화하기 위해 이들을 근접시킴으로써 성능 또는 비용을 최적화하기 위한 그들의 유연성이다. 일 실시예에서, 상기 시스템은 인터페이스 로직 당 전용 CPU로 구성될 수 있거나, 단일 CPU 속도가 인터페이스들 및 DUT의 요구된 자원들과 비교하여 충분히 높은 경우에, 단일 CPU가 다수의 인터페이스들에 걸쳐 공유될 수 있다.
더 상세히 후술되는 바와 같이, FPGA-기반 테스터의 이점들 중 일부는 더 작은 테스터 크기들, 증가된 인터페이스 유연성, 크게 간소화된 제품 혼합 지원, 더 낮은 비용, 및 개선된 상관 관계 및 호환 기능을 포함한다.
크기
도 4a 및 도 4b는 FPGA-기반 테스터 시스템 및 PC-기반 테스터 시스템 사이의 크기 차이들을 예시한다.
도 4a는 일 실시예에 따라, FPGA-기반 테스터 시스템 및 PC-기반 테스터 시스템(400)을 예시한다. FPGA-기반 테스터 시스템(400)은 프로그래밍 가능 IC(405) 및 프로그래밍 가능 핀들(410)을 포함한다. 특정 실시예들에서, 프로그래밍 가능 IC(405)는 다수의 테스터들(예를 들면, 4 내지 8 개 이상)을 포함할 수 있다. 각각의 테스터는 CPU, 메모리, 가속기, 및 IP 코어를 가질 수 있다. 프로그래밍 가능 IC(405)는 FPGA이고, 35 mm x 35 mm의 크기를 가질 수 있다. 다른 크기들이 가능하다. 프로그래밍 가능 IC(405)에 접속된 프로그래밍 가능 핀들(410)은 다양한 DUT들(예를 들면, 8x SATA, 16x USB, 8/2/1 레인들을 갖는 1/4/8x PCIe, 4-1 레인들을 갖는 2-8x SAS, 8x 파이버 채널 등)을 지원하도록 재구성될 수 있다. 그러한 구성 가능 IC 칩은 타워 경우에 PC-기반 테스터보다 상당히 더 작고, 이것은 크기 면에서 420 x 175 x 360 mm일 수 있다.
DUT 테스터의 각각의 예시는 본원에 기재된 실시예들의 유연한, 최대-속도 테스팅 특징들을 지원한다. 일 실시예에서, DUT 테스터들은 단일 프로그래밍 가능 칩 상에서 구현될 수 있다. 프로그래밍 가능 칩 당 4 내지 8 개의 DUT 테스터들의 경우에, 본원에 기재된 시스템은, 유사한 가격의 공유-자원 PC 테스터들을 통해 보장되지 않는, 유연성 및 결정적인 최대 속도 병렬 테스팅의 부가적인 이점을 갖고 PC-기반 테스터들과 동일하거나 이보다 낮은 비용에 도달할 수 있다. 더 많은 로직 능력을 갖는 더 큰 프로그래밍 가능 칩의 경우에, 더 높은 병렬성들이 가능하다.
도 4b는, 다양한 형태의 DUT들을 수용하기 위해 다양한 형태의 HBA 보드들(460)에 접속되는 마더보드(450)를 포함하는 PC-기반 테스터 시스템을 예시한다. 그러한 DUT들은 3Gbps SATA HBA, 6Gbps SATA HBA, 3Gbps SAS HBA, 6Gbps SAS HBA, 4g 파이버 채널 HBA 등을 포함할 수 있다. 다른 HBA들은 다중-링크 SAS, 12Gbps SAS, 8G 파이버 채널 등을 포함할 수 있다.
도시된 바와 같이, 도 4b의 마더보드(450) 및 임의의 부가적으로 요구된 HBA 보드(460)의 결합은, 단일 프로그래밍 IC(405)으로 다양한 형태의 DUT들을 수용할 수 있는 도 4a의 FPGA-기반 테스터 시스템(400)보다 훨씬 더 크다. PC-기반 테스터의 경우에, 사용자는 단일 FPGA 해결책으로 구성 가능한 상이한 표준들을 지원하기 위해 상이한 HBA들 모두를 PC 마더보드에 플러그 인하도록 요구된다. FPGA-기반 테스터 해결책은 이러한 8 개 이상의 테스터들을 지원한다.
인터페이스 유연성
본원에 기재된 실시예들은, 테스터들이 인터페이스들의 소프트웨어-기반 변경을 가능하게 하는 IP 코어를 활용한다는 점에서 테스터들에서 유연성을 달성한다. 실시예들은 HBA 카드들과 독립적으로 다수의 형태의 DUT들을 테스팅하는 기능을 제공한다. 그러한 인터페이스 유연성을 통해, 새로운 인터페이스들은 프로그래밍 가능 칩의 IP 코어로 로딩될 수 있고, 이로써 PC 카드 호스트 버스 어댑터들에 대한 필요성을 제거한다.
일 실시예에서, 전기적 관점으로부터, FPGA-테스터들은 HBA 대신에 IP 코어를 활용한다. FPGA의 프로그래밍 가능 칩 자원들의 소프트웨어 프로그래밍이 가능하게 되면, 주어진 IP 코어는, 물리적 FPGA 칩 또는 다른 하드웨어 컴포넌트들을 변경하지 않고, 용이하게 재프로그래밍되고 또 다른 IP 코어로 대체될 수 있다. 예를 들면, 주어진 FPGA-기반 테스터가 현재 SATA를 지원하는 경우에, 파이버 채널 DUT에 접속할 수 있도록 요구되는 모든 것은, SATA에 대해 구성된 기존의 IP 코어 대신에, FPGA가 파이버 채널 IP 코어를 사용하도록 재프로그래밍되는 것이다.
FPGA-기반 테스터 실시예들의 인터페이스 유연성의 또 다른 이점은, 새로운 인터페이스 표준이 표준화 기구에 의해 공개된 후에 신속하게 구현될 수 있다는 것이다. 그러한 새로운 인터페이스 표준은, 물리적 HBA 보드가 PC 시장에서 해결책으로서 제조 및 판매되기 훨씬 이전에 FPGA-기반 테스터의 프로그래밍 가능 칩 상에서 구현될 수 있다.
본원에 기재된 실시예들은 또한, HBA들이 널리 이용 가능하기 전에 인터페이스의 초기 버전들을 생성하는 능력 및 표준이 완결될 때 인터페이스를 업그레이드하는 능력을 제공한다. 예를 들면, 일 실시예에서, 새로운 표준의 초기 버전들을 구현하고, 표준이 완결될 때, 이들을 업그레이드하는 것이 가능하다. 예를 들면, 일 실시예에서, 표준(예를 들면, SAS 12G)의 제 1 컷이 공개될 때, 더 낮은 속도로(예를 들면, 12Gbps보다 낮은 속도) 프로토콜을 구현하거나, 프로토콜의 트림-다운 버전(trimmed-down version)을 구현하는 IP 코어 버전을 생성하는 것이 가능하다. 그후, 표준이 완결됨에 따라, 소프트웨어 업그레이드들(예를 들면, 넓은 포트 대 좁은 포트를 가능하게 하거나, 최대 12Gbps 속도를 부가하거나 2 배 이상의 다중 레인 능력들을 부가함)은 테스터 하드웨어를 변경하지 않고 가능하게 될 것이다.
도 5는 일 실시예에 따른, FPGA가 상이한 형태의 저장 디바이스들에 접속하도록 하는 인터포저들을 활용하는 시스템의 블록도를 예시한다. 상기 시스템은 상이한 수의 핀들 및 전기 자원들을 요구하는 상이한 형태의 DUT들을 테스팅한다. 일 실시예에서, FPGA-기반 테스터는 IP 코어 부분을 대체함으로써 프로토콜 지원을 변경할 수 있다.
일 실시예에서, 상기 시스템은 펨웨어 이미지를 갖는 FPGA(500)을 포함하고, FPGA(500)는 패턴 생성기를 갖는 CPU(502), IP 코어(503), 및 테스터 핀들(507)에 대한 핀 맵(505)을 포함한다. 일 실시예에서, FPGA(500)는 DUT에 의존하여 상이한 이미지들로 로딩 또는 프로그래밍될 수 있다. 예를 들면, FPGA(500)가 SATA 이미지로 프로그래밍되면, SATA 이미지는 CPU, 패턴 생성기, SATA IP 코어, 및 SATA 핀 맵핑을 포함할 것이다. 일 실시예에서, SATA 인터포저(509)는 FPGA(500)가 SATA DUT(예를 들면, SATA SSD(511))에 접속하고 이를 테스팅하게 한다. 구체적으로, 일 실시예에서, FPGA(500)는 테스터 핀들(507) 및 SATA 인터포저(509)를 통해 SATA SSD(511)에 접속된다.
FPGA(500)가 USB 이미지로 프로그래밍되면, USB 이미지는 CPU, 패턴 생성기, USB IP 코어, 및 USB 핀 맵핑을 포함할 것이다. 일 실시예에서, USB 인터포저(513)는 FPGA(500)가 USB DUT(예를 들면, USB SSD(515))에 접속하고 이를 테스팅하게 한다. 구체적으로, 일 실시예에서, FPGA(500)은 테스터 핀들(507) 및 USB 인터포저(513)를 통해 USB SSD(515)에 접속된다.
본원에 기재된 실시예들은 또한 상이한 DUT 병렬성들을 달성하기 위해 이용 가능한 고속 핀 자원들의 유연한 사용을 제공한다. 예를 들면, 상이한 DUT 인터페이스들이 프로그래밍 가능 칩 상에서 이용 가능한 것보다 더 적은 핀들을 사용하면, DUT에 대한 인터페이스의 다수의 인스턴스들은 프로그래밍을 통해 구현될 수 있다. 따라서, 테스팅 가능한 디바이스들의 수는 각각의 고유한 인터페이스에 대해 최적화될 수 있다. 단일 하드웨어 및 소프트웨어 해결책은 혼합 DUT들을 지원하는 테스터 복잡성을 감소시키고, 각각의 인터페이스 형태에 대한 전용 테스터들에 대한 필요성을 제거한다.
도 6a 내지 도 6e는, 몇몇의 실시예에 따른, FPGA가 상이한 형태의 저장 디바이스들에 접속하게 하는 인터포저들 및 캐디들을 활용하는 시스템의 블록도들을 예시한다.
도 6a는 인터포저 및 단일 캐디를 활용하는 시스템의 블록도를 예시한다. 일 실시예에서, 상기 시스템은 상이한 수의 핀들을 갖고 상이한 전기 자원들을 요구하는 상이한 형태의 DUT들을 테스팅한다. 일 실시예에서, 상기 시스템은 구성 가능 맵핑을 갖는 테스터 핀들(607), 인터포저(609), 및 캐디(610)를 갖는 FPGA(600)를 포함한다. 캐디(610)는 DUT(616)를 수신하는 DUT-특정 인터페이스 커넥터(614) 및 캐디 핀들(612)을 포함한다. 일 실시예에서, 인터포저(609) 및 캐디(610)는 적절한 전기 핀들 및 인터페이스 프로토콜에 따라 FPGA-기반 테스터가 재구성되도록 한다. 따라서, 기계적 관점으로부터, 상기 시스템은 상이한 수의 핀들을 갖는 상이한, 특정 인터페이스 접속들을 갖는 상이한 DUT들을 수용한다.
일 실시예에서, 인터포저는 FPGA 테스터 및 DUT 사이의 규정된 일관된 접속을 제공한다. 상술된 바와 같이, FPGA 테스터는 구성 가능한 테스터 핀들을 포함한다. 일 실시예에서, 인터포저는 테스터 핀들 및 하나 이상의 캐디들의 캐디 핀들 사이에 접속한다. 일 실시예에서, 인터포저는 테스터 핀들 및 캐디 핀들을 수용하는 피메일 수용기들(female receptors)을 포함한다. 일 실시예에서, 인터포저는 신뢰할 수 있는 접촉, DUT 환경으로부터의 테스터 전자 기기의 전기적, 및 환경적/열적 분리를 제공하는 단단한 평면 표면을 갖는다. 일 실시예에서, 환경적 분리 양상은, 챔버 내의 온도가 챔버 외부의 컴포넌트들을 손상시키기 않고 가열될 수 있다는 것을 의미한다.
일 실시예에서, 캐디는 인터포저 인터페이스 및 캐디 인터페이스 사이에 접속된다. 일 실시예에서, 캐디는 DUT에 접속되는 DUT-특정 인터페이스를 포함한다. 일 실시예에서, 캐디는 폐기 가능(disposable)하다.
일 실시예에서, 상이한, 유연한 구성 옵션들이 존재할 수 있다. 예를 들면, 도 6b는 인터포저 및 2 개의 캐디들(615)을 활용하는 시스템의 블록도를 예시하고, 캐디들 각각은 중간 핀-카운트 저장 디바이스를 수용할 수 있다. 도 6c는 인터포저 및 하나의 캐디(617)를 활용하는 시스템의 블록도를 예시하고, 캐디(617)는 높은 핀-카운트 저장 디바이스를 수용할 수 있다. 도 6d는 인터포저 및 4 개의 캐디들(619)을 활용하는 시스템의 블록도를 예시하고, 캐디들 각각은 낮은 핀-카운트 저장 디바이스를 수용할 수 있다. 도 6e는 인터포저 및 3 개의 캐디들을 활용하는 시스템의 블록도를 예시하고, 여기서 캐디들(621) 각각은 낮은 핀-카운트 저장 디바이스를 수용할 수 있고, 캐디(623)는 중간 핀-카운트 저장 디바이스를 수용할 수 있다. 도 6a 내지 도 6e는 예시적인 조합들이고, 다른 조합들이 가능하다.
일 실시예에서, 캐디들은, 그들이 상이한 형상들 및 크기들을 갖는 상이한 DUT들을 수용할 수 있다는 점에서 공통 형상을 갖는다. 일관된 형상을 제공하는 것은 DUT들이 자동화된 핸들링에서 단일 로보트 그리퍼에 의해 취급되도록 허용한다. 캐디에 접속하는 인터포저 상의 영역은 각각의 개별적인 DUT 형성 인자에 적응되는 것에 비해 고정 형상에 접속하도록 최적화될 수 있다.
일 실시예에서, 적어도 하나의 DUT가 구성 가능 테스터에 의해 사용되는 커넥터들보다 더 빠르게 고장나는 커넥터들을 사용할 때, 캐디는 구성 가능 테스터 핀들을 보호하기 위한 희생 엘리먼트(sacrificial element)로서 기능한다. 이것은 적어도 하나의 DUT가 낮은-삽입 카운트 커넥터들을 사용할 때 특히 이롭다. 일부 구현들에서, 테스팅되는 DUT들은, 그들이 수백만번 접속되는 테스트 환경에서 사용되도록 의도되지 않은 커넥터들을 사용한다. SSD들과 같은 PC 소비자 애플리케이션에 대한 통상적인 DUT 커넥터는 대략 1000번대의 삽입들을 지속할 수 있다. 이것은, 1000번대의 삽입 후에 커넥터가 높은 파손 위험을 갖는다는 것을 의미한다. PC 사용 경우에, 커넥터는 1000 번의 삽입들에 결코 도달하지 않을 것이다. 테스터 환경에서, 다수의 SSD들이 하루 사이에 테스팅되고, 각각의 테스팅된 SSD는 하나의 삽입 및 제거를 나타낸다. 테스터가 DUT와 동일한 커넥터를 사용하는 경우에, 커넥터가 매우 빠르게 고장날 것이라는 것을 쉽게 알 수 있다. 테스터 커넥터가 파손되면, 사용자는 커넥터가 접속되는 전체 보드를 대체할 필요가 있을 것이고, 전체 보드는 전체 테스터 전자 기기이고, 매우 고가이다. 따라서, 인터포저 및 캐디를 사용하는 개념은 이로운 스페이스 변환과 결합된 저렴한 희생 커넥터의 이점들을 제공한다.
본원에 기재된 실시예들은 몇몇의 이점들을 제공한다. 커넥터를 폐기 가능한 저가의 캐디에 위치시키는 하나의 이점은, 커넥터가 시간에 걸쳐 파손되는 대신에 저가의 캐디가 시간에 걸쳐 파손된다는 것이다. 예를 들면, DUT-특정 커넥터는 높은 부피 테스터에 의해 요구되는 수천번의 삽입들을 지원하도록 의도되지 않는다. 커넥터는 수백번의 삽입들 후에 파손될 것이다. 따라서, 캐디는 커넥터 파손에 대한 비용-효율적인 해결책을 제공한다.
또 다른 이점은, 캐디가 DUT-특정 인터페이스 핀들 및 테스터 핀들 사이의 스페이스 변환을 제공한다는 것이다. 또 다른 이점은, 특정 인터페이스 프로토콜이 또 다른 인터페이스 프로토콜보다 더 많거나 더 적은 핀들을 요구하는 경우에, 더 높은 핀 카운트 DUT가 여전히 병렬성을 희생하여 테스팅될 수 있도록 테스터 핀들이 재프로그래밍될 수 있다는 것이다. 더 낮은 핀 카운트 DUT들은 통상적으로 더 높은 병렬성으로 테스팅된다.
상관 관계 및 호환 기능
본원에 기재된 실시예들은 또한 상관 관계 및 호환 기능을 제공한다. 승인된 벤더들로부터의 입증된 IP 코어들의 사용은, 프로토콜-기반 테스팅을 할 때 기존의 인터페이스 표준들과의 상관 관계 및 호환 기능을 보장한다. IP 코어가 표준 요건들을 만족하는지를 검증하는데 사용될 수 있는 프로토콜 분석기들과 같은 툴들이 이용 가능하다.
본원에 기재된 실시예들은 또한 (예를 들면, 테스터의 상이한 버전들을 업로딩함으로써 성능 및 비용을 최적화하기 위해) 완전한 유연성을 제공한다. 인터페이스마다 전용 자원들로부터, 프로그래밍 가능 칩에서 리눅스 기반 PC들에 대한 다수의 인터페이스들에 걸쳐 공유한다.
일 실시예에서, FPGA-기반 테스터의 SOPC 접근법은, FPGA와 사용되는 각각의 CPU 상에서의 완전한 리눅스 운영 시스템의 실행을 허용하는 CPU 및 메모리를 포함할 수 있다. 이것은 테스트 애플리케이션들에 대한 호환 기능 및 상관 관계의 부가적인 계층을 제공한다. 일 실시예에서, 리눅스 기반 PC 소프트웨어, 벤치마크들, 및 드라이버들은 FPGA-기반 테스터에 포팅(port)되고, PC의 환경과 유사한 종단-사용 환경을 제공하기 위해 FPGA-기반 테스터 상에서 실행될 수 있다. 예를 들면, 벤치마크 IOmeter는 FPGA에 포팅되고, FPGA 테스터 상에서 데몬(daemon)으로서 실행될 수 있어서, 부착된 DUT들이 IOmeter를 실행하는 PC 기반 테스터로부터의 것과 동일한 벤치마킹 스트레스를 수용하도록 허용한다.
일 실시예에서, SOPC를 사용하는 FPGA-기반 테스터는 PC-기반 테스터로서 기능하는 이점을 갖는다. 예를 들면, PC-기반 테스터들은 실제 사용자 환경에서 DUT에 의해 사용되는 것과 동일한 하드웨어, 운영 시스템, 드라이버들, 및 애플리케이션 소프트웨어를 사용하도록 구성될 수 있다. 예를 들면, SSD는 CPU 및 메모리(데스크톱 PC 시스템의 기본 하드웨어 컴포넌트들임)를 갖는 마더보드 상에 위치된 HBA에 접속되는 저장 디바이스이다. 데스크톱 PC 상의 저장 애플리케이션을 위한 SSD를 사용하기 위해, 리눅스와 같은 운영 시스템이 설치될 수 있고, 이것은 HBA들 및 저장 디바이스들에 대한 드라이버들을 포함할 것이다.
운영 시스템의 위에, 최종 사용자는 SSD의 성능을 테스팅하기 위해 파일 시스템 익스플로러 또는 벤치마크와 같은 애플리케이션 프로그램들을 개발할 수 있다. 그러한 애플리케이션 프로그램들 또는 벤치마크의 사용은 DUT뜰을 테스팅하기 위한 양호한 접근법이고, 이것은 단지 개별적인 컴포넌트들이 아닌 완전한 시스템이 작동하도록 요구하기 때문이다. 최종-사용자 환경에서 DUT들이 작동하는데 요구되는 많은 기존의 소프트웨어 컴포넌트들이 재사용될 수 있기 때문에, 이것은 또한 비용 효율적인 접근법이다.
구성 가능 FPGA-기반 테스터는 커스텀 테스트 시스템이고, 따라서 통상적으로 커스텀 하드웨어를 제어하기 위한 커스텀 소프트웨어 코드를 요구한다. 구성 가능한 IC 및 리눅스와 같은 개방 소스 운영 시스템 내에 임베딩되거나 이와 함께 사용하기 위한 적절한 CPU 아키텍처들(예를 들면, PowerPC, x86 또는 ARM)의 선택을 통해, 데스크톱 PC 시스템형 환경을 생성하는 복잡성은 개발 소프트웨어 드라이버들 및 프로그래밍 가능 IC 상에서 사용되는 시스템-온-칩 아키텍처로 크게 감소된다.
도 7은 일 실시예에 따른, 시스템-온-프로그래밍 가능 칩(SOPC)(702)을 사용하는 FPGA-기반 테스터 시스템(700)의 블록도를 예시한다. 일 실시예에서, FPGA-기반 테스터 시스템(700)은 PC-기반 테스터(710)와 함께 동작할 수 있다. ATE 애플리케이션들에 대한 FPGA-기반 테스터 내의 SOPC 설계의 사용은 기존의 드라이버, 운영 시스템, 애플리케이션 툴들 및 벤치마크들을 레버리지함으로써 데스크톱 PC형 상관 관계를 허용한다. FPGA-기반 테스터 내의 SOPC 설계의 다른 이점들은 단일의 프로그래밍 가능 IC 해결책으로 최적화된 개선된 성능, 더 낮은 비용, 및 차지 공간을 포함한다.
크게 간소화된 제품 혼합 지원
본원에 기재된 실시예들은 제품 혼합 지원의 더 큰 간소화를 제공한다. 통상적으로, 제조자들은 특정 인터페이스 표준을 지원하기 위해 전용 테스터들을 구매한다. 제조자들은 다수의 테스터들이 동일한 표준을 요구하는 더 많은 디바이스들을 구축하는 경우에, 하나의 테스터들의 배수를 구매한다. 제조자들은 다른, 상이한 제품들을 혼합으로 지원하기 위해 상이한 인터페이스 표준들에 따라 상이한 테스터들을 구매한다. 예를 들면, 제조자가 일주일에 1,000 개의 SATA 드라이브들 및 100 개의 파이버 채널 드라이브들을 구축하면, 제조자는 10 x 100 SATA 드라이브 테스터들 및 1 개의 파이버 채널 드라이브 테스터를 구매할 것이다. SATA 테스터를 파이버 채널 테스터로 변경하는 것이 매우 시간 소모형이고 비용을 발생시키기 때문에, 제조자들은 매우 많은 테스터들을 구매한다. 파이버 채널에 대한 요구가 감소되면, 파이버 채널 테스터는 유휴 상태로 놓일 것이다. 상기 요구가 증가하면, 제조자는 더 많은 테스터들을 구매할 필요가 있을 것이다.
FPGA-기반 테스터의 소프트웨어-기반 재프로그래밍을 통해, 본원에 기재된 실시예들은 ATE(automatic test equipment)에 대해 주요한, 긍정적인 영향을 제공한다. 예를 들면, 100 개의 SATA HBA들을 갖는 PC-기반 테스터를 가정하면, SATA HBA들에 대한 액세스를 제공하기 위해 테스터를 분해하고, HBA들을 외부로 인출하고, SATA HBA들을 파이버 채널 HBA들로 대체하고, 그후 테스터를 재조립하는데 몇 시간이 걸릴 것이다. FPGA-기반 테스터의 경우에, 재구성은 소프트웨어로 이루어지고, 몇분 안에 완료될 수 있다.
FPGA-기반 소프트웨어 재구성 가능 테스터의 경우에, 제품 혼합에서의 변화들을 처리하기 위해 기존의 테스터들의 활용도를 증가시키는 것이 가능할 것이다. 예를 들면, 제조자는 FPGA 기반인 10 개의 SATA 테스터들 및 1 개의 파이버 채널 테스터를 갖는다. 파이버 채널 드라이버들에 대한 요구가 증가하고, SATA 테스터들에 대한 요구가 감소하면, 제조자는 새로운 테스터들을 구매할 필요가 없을 것이다. 제조자들은 그들의 SATA 테스터들의 일부를 파이버 채널 테스터들로 재구성할 것이다. 이것은 매우 신속하고 최소의 노력으로 이루어질 수 있어서, 재구성 비용들 및 정지 시간을 감소시킬 뿐만 아니라 자본 설비 비용을 절감시키는데, 왜냐하면, 이들은 새로운 테스터들을 구매할 필요가 없기 때문이다.
업그레이드 기능
본원에 기재된 실시예들은 또한, 하드웨어를 수정 또는 취급할 필요 없이 선적 후에 현장에서 테스터를 업그레이드 또는 업데이트하기 위한 능력을 제공한다. 그러한 업데이트들은, 예를 들면, 새로운 인터페이스 표준들 또는 버전들의 사용 건당 과금 업데이트들을 포함할 수 있다.
도 8a 및 도 8b는 FPGA-기반 테스터가 테스팅할 수 있는 다양한 형태의 DUT들을 예시한다. 도 8a는 제품 카테고리들(예를 들면, 디스크 및 PC 카드) 및 대응하는 형성 인자들, 프로토콜들, 성능 등급들, 디바이스 핀들/레인들의 수, 및 DUT들의 수를 도시하는 표를 예시한다. 도 8b는 단일의 FPGA-기반 테스터가 대체할 수 있는 다양한 형태의 HBA들을 예시한다. 그러한 HBA들은, 예를 들면, PATA(parallel advanced technology attachment)/ZIF(zero insertion force), SATA(serial ATA), SAS, PCIe(peripheral component interconnect express), FC(fibre channel) 등을 포함할 수 있다. 다시 말해서, 단일의 FPGA-기반 테스터를 사용하여 상이한 병렬성들이 가능하다. 이것은 FPGA를 프로그래밍하기 위한 상이한 펌웨어 이미지들을 로딩함으로써 성취된다. 각각의 프로토콜 표준은 상이한 프로토콜, 핀들의 수, 속도 성능, 커넥터들 등을 가질 수 있다.
비용
본원에 기재된 실시예들은 다수의 테스터들을 단일 칩에 구현함으로써 더 높은 비용 절감을 성취하는데, 왜냐하면, 프로그래밍 가능 칩이 PC와 동일하거나 더 적은 비용으로 기능을 성취하기 때문이다. 대량으로 구매될 때, 더 많은 고가의 FPGA들이 가격 면에서 떨어져서 테스터가 훨씬 더 경쟁력 있게 한다. 간접적인 비용 이점들은 인터페이스들을 교환하기 위한 더 빠른 시간 및 평방 피트 당 더 높은 병렬성을 포함하고, 이것은, 공장 작업 공간이 제한되는 경우 또는 작업 공간이 구하기 힘든 경우에 더 높은 활용도 및 처리량을 허용한다. 더 많은 테스터들을 제공하는 이점은 더 작은 차지 공간이고, 이것은 공장 작업 공간이 제한되는 경우 또는 작업 공간이 구하기 힘든 경우에 제조자들에게 중요하다.
일 실시예에서, 온-칩 구현 기능 가속화 블록은 목표 인터페이스의 속도와 매칭하도록 최적화되는 DUT 별 전용 자원들을 보장한다. 그러한 기능 가속화 블록은 칩 테스터들 상에서 구현되는 다른 것과 독립적으로 DUT의 결정적인 자극을 허용한다.
일 실시예에서, 기능 가속화 블록은 메인 프로세서로부터 작업을 분담(offload)시키는 기능을 할 수 있다. 일 실시예에서, 분담은 패턴들을 생성 및 수신하는 가속기에 의해 달성될 수 있다. 일 실시예에서, 분담은 또한 다중-단계 테스트 기능의 다수의 단계들을 단일 단계로 결합하는 가속기에 의해 달성될 수 있다. 예를 들면, 일 실시예에서, 가속기는 패턴을 기록하고, 그 기록된 패턴을 다시 판독하고, 그후 2 개의 패턴들을 비교하는 비교 함수를 제공할 수 있다. 일 실시예에서, 기능 가속화 블록은 비교 함수를 기록하도록 기능할 수 있다. 일 실시예에서, 기능 가속화 블록은 논리 비교 유닛으로서 기능한다. 이것은 주어진 저장 어드레스에 대해 기록된 데이터 및 다시 판독된 동일한 데이터의 비교를 허용한다.
하드웨어 구현은, 프로세서에서 소프트웨어 기반 비교 알고리즘들의 실행을 요구하는 그러한 소프트웨어 알고리즘들과 비교될 때 매우 빠른 비교들(마이크로초 대 밀리초)을 허용한다. 소프트웨어 기반 비교 알고리즘들을 통해, 기록 데이터는 메모리에 저장되고 다수의 버스들을 통해 DUT로 전송되고 그후 비교되도록 다수의 버스들을 통해 다시 판독될 필요가 있다. 이것은 다수의 버스들을 통해 데이터를 전송하는 것으로 인해 더 많은 오버헤드를 유발하고, 비교 코드를 실행하기 위해 고속 프로세서를 요구한다.
일 실시예에서, 기능 가속화 블록은, 그가 1차 프로세서(예를 들면, CPU)의 기능들을 보충하는 프로세서로서 사용되는 점에서 보조 프로세서로서 기능한다. 일 실시예에서, 기능 가속화 블록에 의해 수행되는 동작들은 부동 소수점 연산(floating point arithmetic), 그래픽들, 신호 프로세싱, 스트링 프로세싱, 또는 암호화일 수 있다. 프로세서 집약적인 작업들을 메인 프로세서로부터 기능 가속화 블록으로 분담시킴으로써, 기능 가속화 블록은 전체 시스템 성능을 가속화한다. 일 실시예에서, 기능 가속화 블록은 단일 DUT 및 병렬 DUT 테스팅 양자에서 사용될 수 있다.
도 9는 일 실시예에 따라 데이터 저장 디바이스를 테스팅하기 위한 예시적인 방법에 대한 흐름도이다. 일 실시예에서, 데이터 저장 디바이스는 SSD이다. 상기 방법은, 구성 가능 IC가 테스트 패턴들을 제공하는 블록(902)에서 개시된다. 일 실시예에서, 테스트 패턴들은 DUT를 테스팅하는데 사용된다. 일 실시예에서, 테스트 패턴들은 구성 가능 IC를 사용하여 제공되고, 여기서 테스트 패턴들은 DUT를 테스팅하기 위해 자동화된 테스트 장비에서 사용된다. 일 실시예에서, DUT에 대한 인터페이스는 블록(904)에서 제공된다. 일 실시예에서, 인터페이스는, DUT에 대한 하나 이상의 프로토콜 기반 인터페이스들의 기능을 제공하도록 프로그래밍 가능한 적어도 하나의 DUT와 인터페이스하도록 프로그래밍 가능한 구성 가능 인터페이스 코어를 사용하여 제공된다. 일 실시예에서, DUT에 대한 접속은 블록(906)에서 제공된다. 일 실시예에서, 접속은 구성 가능 IC를 DUT에 연결하도록 구성 가능한 접속을 사용하여 제공된다.
일 실시예에서, 구성 가능 IC의 프로세서들(예를 들면, 도 4의 CPU(430)) 각각은 테스트 패턴들을 생성한다. 일 실시예에서, 구성 가능 IC의 기능 가속화 블록들(예를 들면, 도 4의 기능 가속화 블록(412)) 각각은 테스트 패턴들을 생성한다. 일 실시예에서, 하나 이상의 프로세서들이 테스트 패턴들을 생성하는 경우에, 하나 이상의 기능 가속화 블록들은 테스트 패턴들을 생성하는데 있어서 하나 이상의 프로세서들을 보조할 수 있다. 예를 들면, 일 실시예에서, 동일한 구성 가능 IC 내의 주어진 기능 가속화 블록은 테스트 패턴들을 생성하는데 있어서 동일한 구성 가능 IC 내의 프로세서를 보조할 수 있다.
일 실시예에서, 테스트 패턴들을 제공하기 위해, 구성 가능 IC는 프로세서 및 인터페이스 사이에서 기능 가속화 블록 또는 프로세서 상에서 실행되는 프로그램을 실행시킬 수 있다. 일 실시예에서, 테스트 패턴들은 프로토콜-기반 테스트 패턴들이다. 일 실시예에서, 주어진 저장 인터페이스 프로토콜은 SATA, SAS, 파이버 채널, PCIe, USB, 콤팩트 플래시, SD, ONFI일 수 있고, 접속된 DUT들은 SATA, SAS, 파이버 채널, PCIe, USB, 콤팩트 플래시, SD, ONFI 저장 디바이스들이다. 일 실시예에서, 프로토콜 기반 통신들은 이더넷, SATA, PATA, WiFi와 같은 병렬 또는 직렬 프로토콜들일 수 있고, 접속된 DUT들은 DUT들과 통신하기 위해 이더넷, SATA, PATA, WiFi 접속들을 요구하는 디바이스들이다.
하드웨어 구현 기능 가속화 블록은 매우 다양한 소프트웨어 테스트 기능들을 가속화하는데 사용될 수 있다. 그러한 소프트웨어 테스트 기능들은, 예를 들면, 프로그래밍 가능 버퍼로부터 미리 규정된 패턴들을 실행하는 것, 카운터들과 같은 연산 패턴들, 체커 보드 패턴들(checker board patterns), 임의대로 생성된 데이터, 단일 단계에서 기록된 데이터 및 다시 판독된 데이터를 비교하는 비교 유닛들, 프로토콜 레벨 통신에 대한 액세스를 허용하는 프로토콜 분석기 및 인젝터 등을 포함할 수 있다. 블록(804)에서, 구성 가능 IC는 인터페이스를 DUT에 제공한다. 블록(806)에서, 접속은 적어도 하나의 DUT에 제공되고, 여기서 접속은 구성 가능 IC 및 적어도 하나의 DUT 사이에 직접적으로 연결된다.
본원에 기재된 실시예들 또는 그의 부분들은 컴퓨터-구현될 수 있다. 컴퓨터 시스템은 프로세서(예를 들면, 프로세서 코어, 마이크로프로세서, 컴퓨팅 디바이스 등), 메인 메모리 및 정적 메모리를 포함할 수 있고, 이들은 버스를 통해 서로와 통신한다. 머신은 터치-스크린 또는 액정 디스플레이(LCD), 또는 발광 다이오드(LED) 디스플레이, 또는 음극선관(CRT)을 포함할 수 있는 디스플레이 유닛을 더 포함할 수 있다. 도시된 바와 같이, 컴퓨터 시스템은 또한 인간의 입력/출력(I/O) 디바이스(예를 들면, 키보드, 알파벳 숫자 키패드 등), 포인팅 디바이스(예를 들면, 마우스, 터치 스크린 등), 드라이브 유닛(예를 들면, 디스크 드라이브 유닛, CD/DVD 드라이브, 유형의 컴퓨터 판독 가능 착탈 가능 매체 드라이브, SSD 저장 디바이스 등), 신호 생성 디바이스(예를 들면, 스피커, 오디오 출력 등) 및 네트워크 인터페이스 디바이스(예를 들면, 이더넷 인터페이스, 유선 네트워크 인터페이스, 무선 네트워크 인터페이스, 전파 신호 인터페이스 등)를 포함할 수 있다.
드라이브 유닛은, 상술된 방법들 중 임의의 하나 또는 모두를 구현하는 인스트럭션들(예를 들면, 소프트웨어, 펌웨어, 미들웨어 등)의 세트가 저장된 머신-판독 가능 매체를 포함할 수 있다. 인스트럭션들의 세트는 또한 메인 메모리 및/또는 프로세서 내에 완전하게 또는 적어도 부분적으로 상주하는 것으로 도시된다. 인스트럭션들의 세트는 또한 네트워크 버스를 통해 네트워크 인터페이스 디바이스를 경유하여 전송 또는 수신될 수 있다.
본 발명의 실시예들이 일부 형태의 프로세싱 코어(가령, 컴퓨터의 CPU) 상에서 실행되는 인스트럭션들의 세트로서 또는 인스트럭션들의 세트를 지원하는데 사용될 수 있거나, 그렇지 않다면 머신- 또는 컴퓨터-판독 가능 매체 상에서 또는 내에서 구현 또는 실현될 수 있다는 것이 이해되어야 한다. 머신-판독 가능 매체는 머신(예를 들면, 컴퓨터)에 의해 판독 가능한 형태의 정보를 저장 또는 전송하기 위한 임의의 메커니즘을 포함한다. 예를 들면, 머신-판독 가능 매체는 판독-전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 자기 디스크 저장 매체, 광학 저장 매체, 플래시 메모리 디바이스들, 전기, 광, 음향 또는 다른 형태의 전파 신호들(예를 들면, 반송파, 적외선 신호들, 디지털 신호들 등), 또는 정보를 저장 또는 전송하기 에 적절한 임의의 다른 형태의 매체를 포함한다.
본 발명이 본원에 개시된 정확한 실시예들로 제한되는 것은 예상되지 않는다. 본 발명의 개념에서 벗어나지 않고 변화들 및 수정들이 이루어질 수 있다는 것을 당업자는 인식할 것이다. 예로서, FPGA들 이외에 구성 가능 집적 회로들이 사용될 수 있다. 구성 가능 IC와 동가의 비용 또는 더 낮은 비용으로 본 발명의 유연성 또는 크기 이점들을 구현하는 구성 불가 집적 회로가 사용될 수 있다. 본 발명의 범위는 청구항들을 고려하여 해석될 수 있다.

Claims (20)

  1. 자동화된 테스트 장비에서 사용하기 위한 테스트 패턴을 제공하도록 프로그래밍 가능한, 구성 가능 집적 회로(IC) ― 상기 구성 가능 IC는 구성 가능 인터페이스 코어(a configurable interface core)를 포함하고, 상기 구성 가능 인터페이스 코어는, 적어도 하나의 피시험 장치(device under test; DUT)에 하나 이상의 프로토콜 기반 인터페이스의 기능을 제공하도록 프로그래밍 가능하고, 상기 적어도 하나의 DUT와 인터페이스하도록 프로그래밍 가능함 ― 와,
    상기 구성 가능 IC를 상기 적어도 하나의 DUT에 연결하도록 구성 가능한 접속부(a connection) - 상기 접속부는 테스터 핀(tester pins)을 포함하고, 상기 접속부는 상기 테스터 핀과 상기 적어도 하나의 DUT 사이에 연결된 캐디(caddy)를 더 포함하고, 상기 캐디는 상기 적어도 하나의 DUT에 연결된 희생 엘리먼트(sacrificial element)임 - 와,
    상기 구성 가능 IC에 연결된 인터포저(interposer)를 포함 - 상기 인터포저는 상기 캐디와 상기 테스터 핀 사이에 배치됨 - 하는
    시스템.
  2. 제 1 항에 있어서,
    상기 구성 가능 인터페이스 코어는 상이한 프로토콜-기반 통신 인터페이스를 갖는 복수의 DUT를 테스팅하기 위해 복수의 상이한 프로토콜로 프로그래밍되는
    시스템.
  3. 제 1 항에 있어서,
    2 개 이상의 프로토콜이 한번에 구현되어, 다수의 프로토콜이 테스팅되도록 하고, 다수의 프로토콜을 갖는 모듈이 동시에 테스팅되도록 하는
    시스템.
  4. 제 1 항에 있어서,
    한번에 하나의 프로토콜이 구현되고, 상기 인터페이스 코어를 재프로그래밍하는 것은 상이한 프로토콜이 테스팅되도록 하고 다수의 DUT가 병렬로 최적화되도록 하는
    시스템.
  5. 제 1 항에 있어서,
    상기 구성 가능 인터페이스 코어는 현장(field)에서의 재프로그래밍을 허용하기 위해 사용자-업그레이드 가능한(user-upgradable)
    시스템.
  6. 제 1 항에 있어서,
    상기 구성 가능 인터페이스 코어는 적어도 하나의 표준화된 프로토콜-기반 통신 인터페이스에 완전히 부합(full compliance)되도록 사전 검증되는(pre-verified)
    시스템.
  7. 제 1 항에 있어서,
    상기 구성 가능 IC는, PC-기반 테스트 시스템과 관련시키는 것(correlation)을 가능하게 하는 SOPC(system-on-a-programmable chip)인
    시스템.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 캐디는 상기 인터포저와 상기 적어도 하나의 DUT에 연결되고,
    상기 캐디는 상기 프로그래밍 가능한 IC의 구성 가능 테스터 핀과 DUT-특정 인터페이스 사이의 스페이스 변환(space transformation)을 제공하는
    시스템.
  10. 제 1 항에 있어서,
    상기 캐디는 상기 인터포저와 상기 적어도 하나의 DUT에 연결되고,
    상기 캐디는 핸들링 목적으로 상이한 DUT를 수용하는 공통 형상을 갖는
    시스템.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
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