JP2008276608A - 仮想alpg透過型の半導体テスト装置 - Google Patents
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Abstract
【課題】ALPG機能を実ハードウェアに組みこむDUTのテスト方式では、必要なALPG機能の変更と追加、及びその検証に迅速に対応することが困難であった。
【解決手段】仮想ALPG機能と実ALPGメモリテスト機能を具備し、ハードウェアシミュレータ上で動作する仮想ALPGとハードウェアで実現する実ALPGが、実時間は異なるが、テストプログラムを解釈し、プログラムの指定するDUTに対するテストパターンを指定された内容で、指定された速度で発生して、仮想ALPGと実ALPGが同タイミングでパターンを発生する機能を有する仮想ALPG透過型半導体テスト装置とする。
【選択図】図1
【解決手段】仮想ALPG機能と実ALPGメモリテスト機能を具備し、ハードウェアシミュレータ上で動作する仮想ALPGとハードウェアで実現する実ALPGが、実時間は異なるが、テストプログラムを解釈し、プログラムの指定するDUTに対するテストパターンを指定された内容で、指定された速度で発生して、仮想ALPGと実ALPGが同タイミングでパターンを発生する機能を有する仮想ALPG透過型半導体テスト装置とする。
【選択図】図1
Description
本発明は、メモリやLSIなどのDUT(Device Under Test)のテスト回路に関し、内蔵プログラムに従って所定のテストパターンを発生可能なALPG(Algorithmic Pattern Generator)テスト回路に関する。
DUTのテスト方式としては、テスタ装置によりテストパターンデータを発生してそれをロジックICへ入力し、ロジックICから出力されたデータ信号と期待値信号とを比較して判定する方式、また、DUT内に疑似乱数発生回路のようなランダムなテストパターンデータを発生するパターン発生回路を内蔵させたBIST(Built in self test)方式のテスト技術等が知られている。
特許文献1には、所定のアルゴリズムに従ってメモリ回路のテストのためのテストパターンを生成するとともにメモリ回路に書き込んだデータの読み出しを行なうマイクロ命令方式の制御部と、データの演算部、およびメモリ回路から読み出されたデータを判定して判定結果を出力するデータ判定手段などからなり、内蔵プログラムに従って所定のテストパターンを発生可能なALPGテスト回路が提案されている。
また、特許文献2には、テスタ言語で記述されているテスト対象のDUTに関するテストプログラムを解析して、実施しようとするテスト内容に応じたテスト回路(ALPG)の構成要素を抽出する、即ち、不用構成要素を削除して、HDL(ハードウェア・ディスクリプション・ラングィッジ)により所望のテスト単位でのテストが可能なテスト回路構築データを生成する技術が提案されている。
図17は、上記特許文献2のALPGのテスト回路をFPGA(フィールド・プログラマブル・ゲート・アレイ)内に構築する手順のフローチャートを示している。ステップS14においてFPGA上にALPGが構築される。また、図18は、上記特許文献2のALPGテスト回路がテストボード500上のFPGA510内に構築され、テスト対象の被測定メモリ550をテストするテスト回路である。
国際公開WO98/47152号
特開2002−123562号公報
しかしながら、上記の従来例では、DUTのテストを行うテスト手順やテストパターンを生成するALPG機能を作成しても、テストを行うには、上記のALPG機能をFPGA(フィールド・プログラマブル・ゲート・アレイ)などの実際のハードウェアに組み込んで、実際のテスタ装置を構築し、実際のテスト対象のDUTとともにテスト回路を構築する必要があった。
内蔵プログラムに従って所定のテストパターンを発生可能なALPGテスト回路の場合には、種々のテスト対象のDUTに対応して、内蔵プログラムを変更し、その際のALPGのテストパターン発生の検証、ALPGテスト回路の設計の検証などが必要である。また、ユーザの要求に応じて必要なALPG機能を追加して検証することが必要となる。しかしながら、従来例のALPG機能を実ハードウェアに組みこんでテストを行う方式では、必要なALPG機能の変更と追加、及びその検証に迅速に対応することが困難であった。
本発明の仮想ALPG透過型半導体テスト装置は、仮想ALPG機能と実ALPGメモリテスト機能を具備しており、仮想ALPG(ハードウェアシミュレータ上で動作する)と実ALPG(ハードウェアで実現)が、実時間は異なるが、上位のパターンプログラムを解釈し、プログラムの指定するDUTに対するテストパターンを指定された内容で、指定された速度で発生して、仮想ALPGと実ALPGが同タイミングでパターンを発生する機能を有していることを特徴とする。
本発明によれば、ALPG機能を有した仮想テスト機能が、並行して実現されており、これを設計環境に戻すことにより、パターン検証、設計検証が可能となるフィードバックシステムを構成することができる。
また、ALPGの機能をユーザの要求に応じて追加することが出来、実テスト実行前に、DUTモデルともども検証することが出来る。検証後、ALPG機能をPLD(Programmable Logic Device)などのハードウェアにマッピングして、すぐに、実際のテスト対象のDUTに対して、実テストを実行することが出来る。
以下、図面を用いて、本発明の実施の形態について説明する。
図1は、本発明の実施例1の仮想ALPG透過型の半導体テスト装置の概要図である。図1において、1はホスト計算機、2はシミュレーション装置、3は実テスタ装置、21は仮想ALPG機能、22はDUTモデル、31はハードウェアALPG機構、32はDUTを示す。
ALPG機能は、テスト対象のDUTの実施しようとするテスト内容に応じて所定のテストパターンを発生可能なテスト回路を構成するものであり、HDL(ハードウェア・ディスクリプション・ラングィッジ)により所望のテスト単位でのテスト内容を実行することができるように記述されたプログラムである。
図1において、ALPG機能のプログラムがシミュレーション装置2にローディングされ、シミュレーション装置2に仮想ALPG機能21が構築される。また、シミュレーション装置2内には、テスト対象のDUTに対応したDUTモデル(仮想DUT)が存在する。
図2は、本発明の実施例1の仮想ALPG透過型の半導体テスト装置の具体的なハードウェア構成を示す図である。
図2において、ホスト計算機1とシミュレーション装置2と実テスト装置3が接続されている。ALPG機能4は、シミュレーション装置2にローディングされて、仮想ALPG機能21とDUTモデル22を構築する。
また、テストプログラム5はホスト計算機1にローディングされ、ホスト計算機1は、シミュレーション装置2と実テスト装置3に、テスト対象のDUTに対応したプログラムコードを送信し、シミュレーション装置2と実テスト装置3からのフェイルログ情報を受信する。
実テスタ装置は、テスタボード上に、ハードウェア(PLD)ALPG機構31と実際のテスト対象のDUT32が形成されており、実テストが実行される。
図3は、本発明の仮想ALPG透過型の半導体テスト装置において、仮想ALPG機能を構築する手順を示すフローチャートである。
図3のステップS301において、仮想ALPG機能を構築する手順が開始される。ステップS302において、ALPG機能のプログラム4がシミュレーション装置2にローディングされると、ステップS303において、シミュレーション装置2内に仮想ALPG機能21が構築される。また、ステップS304において、シミュレーション装置2内には、テスト対象のDUTに対応したDUTモデル(仮想DUT)が存在する。
図4は、仮想ALPG機能を用いて、ALPG機能の設計検証を行う手順を示すフローチャートである。
図4のステップS401において、仮想ALPG機能を用いて、ALPGの設計検証の手順が開始される。ステップS402において、テストプログラム5がホスト計算機1にローディングされる。ステップS403において、ホスト計算機1は、ローディングされたテストプログラム5を解析してプログラムコードをシミュレーション装置2内に送信する。
ステップS404において、シミュレーション装置2の仮想ALPG機能21は、プログラムコードを元に、DUTモデル22(仮想DUT)のテスト内容に対応したテストパターンを生成してDUTモデル22に入力する。
ステップS405において、DUTモデル22は入力されたテストパターンに対応した応答データを出力する。
ステップS406において、シミュレーション装置2は、DUTモデル22に入力したテストパターンとDUTモデル22からの応答データを比較し、誤りがあった場合には、フェイルログ情報をホスト計算機1に送信する。
ステップS407において、ホスト計算機1は、シミュレーション装置2の仮想ALPG機能からのフェイルログ情報を分析して、ALPG機能の設計検証を行う。
図5は、ALPG機能の設計検証が行われた仮想ALPG機能を実テスト装置3のハードウェアALPG機構31にマッピングする手順を示すフローチャートである。
ステップS501において、仮想ALPG機能のマッピング機能が開始される。マッピング機能を行うには、例えば、ステップS502において、シミュレーション装置2の画面上に表示されるメニュー画面において、「ALPGマッピング」のメニューを選択することにより行う。ステップS503において、実テスト装置3にマッピングする仮想ALPG機能を指定する。また、ステップS504において、マッピング先の実テスト装置3に搭載されているハードウェア(PLD)を指定する。
そして、ステップS504において、メニュー画面での「マッピングの実行」を選択実行し、「仮想ALPG機能」のHDL言語の記述を、ハードウェア(PLD)内の論理回路の各スイッチの設定に反映させて、ハードウェアALPG機構31を構築する。
図6は、ハードウェアALPG機構31が構築された実テスト装置3を用いて、実際のテスト対象のDUT32の検証を行う手順を示すフローチャートである。
ステップS601において、実テスト装置3を用いた実際のDUT32のテストが開始される。ステップS602において、テストプログラム5がホスト計算機1にローディングされる。ステップS603において、ホスト計算機1は、ローディングされたテストプログラム5を解析してプログラムコードを実テスト装置3に送信する。
ステップS604において、実テスト装置3のALPG機構31は、プログラムコードを元に、テスト対象のDUT32のテスト内容に対応したテストパターンを生成してDUT32に入力する。
ステップS605において、DUT32は入力されたテストパターンに対応した応答データを出力する。ステップS606において、実テスト装置3のALPG機構31は、DUT32に入力したテストパターンとDUT32からの応答データを比較し、誤りがあった場合には、フェイルログ情報をホスト計算機1に送信する。
ステップS607において、ホスト計算機1は、実テスト装置31のALPG機構31からのフェイルログ情報を分析して、テスト対象であるDUT32のテストを実行する。
以上のように、シミュレーション装置2上で、DUTモデル又は仮想ALPG機能21の機能の検証を行うことができる。なお、シミュレーション装置2上で、DUTモデル又は仮想ALPG機能21の機能の検証を行う場合に、テストパターンを指定された内容で、指定された速度で発生することができるようにし、仮想ALPGと実ALPGは同タイミングでパターンを発生する機能を備えるようにすることが望ましい。
また、PLD(プログラマブル・ロジック・デバイス)は、任意の論理を構成可能な可変論理回路と、任意の可変論理回路間を、配線を介して接続可能にする可変スイッチアレイとが交互に配置されたような構成を有しており、ALPG機能のテスト回路のHDL記述をマッピングすることにより、PLD内にスイッチング回路の論理回路を形成して、実ハードウェアのALPG機構を容易に構築することができる。
図7は、本発明の実施例2の仮想ALPG透過型半導体テスト装置の概要図である。
図7の仮想ALPG透過型半導体テスト装置では、シミュレーション装置2において、複数の仮想ALPG機能21を実現可能であり、また、複数のDUTモデル22を生成することができ、異なるDUTモデル22bに対して、異なる仮想ALPG機能21の設計検証を行うことができる。
図7の仮想ALPG透過型半導体テスト装置では、シミュレーション装置2において、複数の仮想ALPG機能21を実現可能であり、また、複数のDUTモデル22を生成することができ、異なるDUTモデル22bに対して、異なる仮想ALPG機能21の設計検証を行うことができる。
また、実テスト装置3のハードウェアALPG機構は、複数個のPLDを備えており、シミュレーション装置2において、設計検証を終了した仮想ALPG機能21を異なるPLDにマッピングすることができる。この場合に、複数個のテスト対象のDUT32の夫々に対して、1対1に対応するPLDを用いて、異なったテストをDUT毎にパラレルに実行することができる。
各FPGAに構築されるALPG機構31は、パターンメモリ33とフェイルメモリ34を有するFIFO(First In First Out)メモリと、演算機能35、アドレス制御器36、マッピング機構を備えている。
図8は、本発明の実施例2の仮想ALPG機能を構築する手順を示すフローチャートである。図8のステップS801において、仮想ALPG機能を構築する手順が開始される。ステップS801’において、構築するALPG機能を選択する。ステップS802において、ALPG機能のプログラム4がシミュレーション装置2にローディングされると、ステップS803において、シミュレーション装置2内に仮想ALPG機能21が構築される。また、ステップS804において、シミュレーション装置2内には、テスト対象のDUTに対応したDUTモデル(仮想DUT)が存在する。
ステップS805において、次のALPG機能の有無が判定される。次のALPG機能が有る場合には、ステップS801’に移行して、次の仮想ALPG機能の構築の手順を繰り返し、次のALPG機能が無い場合には、手順を終了する。
図9は、本発明の実施例2の仮想ALPG機能を用いてALPG機能の設計検証を行う手順を示すフローチャートである。
図9のステップS901において、仮想ALPG機能を用いて、ALPGの設計検証の手順が開始される。ステップS901’において、構築するALPG機能を選択する。ステップS902において、テストプログラム5がホスト計算機1にローディングされる。ステップS903において、ホスト計算機1は、ローディングされたテストプログラム5を解析してプログラムコードをシミュレーション装置2内に送信する。
ステップS904において、シミュレーション装置2の仮想ALPG機能31は、プログラムコードを元に、DUTモデル22(仮想DUT)のテスト内容に対応したテストパターンを生成してDUTモデル22に入力する。
ステップS905において、DUTモデル22は入力されたテストパターンに対応した応答データを出力する。
ステップS906において、シミュレーション装置2は、DUTモデル22に入力したテストパターンとDUTモデル22からの応答データを比較し、誤りがあった場合には、フェイルログ情報をホスト計算機1に送信する。
ステップS907において、ホスト計算機1は、シミュレーション装置2の仮想ALPG機能からのフェイルログ情報を分析して、ALPG機能の設計検証を行う。
ステップS908において、次のALPG機能の有無が判定される。次のALPG機能が有る場合には、ステップS901’に移行して、次の仮想ALPG機能の構築の手順を繰り返し、次のALPG機能が無い場合には、手順を終了する。
図10は、本発明の実施例2の仮想ALPG機能を実テスト装置のハードウェアALPG機構にマッピングする手順を示すフローチャートである。
ステップS1001において、仮想ALPG機能のマッピング機能が開始される。マッピング機能を行うには、ステップS1002において、シミュレーション装置2の画面上に表示されるメニュー画面において、「ALPGマッピング」のメニューを選択することにより行う。ステップS1003において、実テスト装置3にマッピングする「仮想ALPG機能」を選択する。また、ステップS1004において、マッピング先の実テスト装置3に搭載されているハードウェア(PLD)を選択する。
そして、ステップS1004において、メニュー画面での「マッピングの実行」を選択実行し、選択された「仮想ALPG機能」のHDL言語の記述を、ハードウェアないの選択されたPLD内の論理回路の各スイッチの設定に反映させて、複数のハードウェアALPG機構31を構築する。
図11は、本発明の実施例2のハードウェアALPG機構が構築された実テスト装置を用いて、テスト対象のDUTの検証を行う手順を示すフローチャートである。
図11において、ステップS1101において、実テスト装置3を用いた実際の装置DUT32のテストが開始されると、ステップS1102において、テストプログラム5がホスト計算機1にローディングされる。ステップS1103において、ホスト計算機1は、ローディングされたテストプログラム5を解析してプログラムコードを実テスト装置3に送信する。
ステップS11041において、実テスト装置3のPLDが指定される。異なるプログラムコードの送信に対しては、次の異なるPLDが指定して、異なるALPG機構31を構築して、同時かつ平行に複数のDUTを検証することができる。
ステップS11042において、ホスト計算機1から送信されたプログラムコードは、実テスト装置3の指定されたPLDのパターンメモリ33に一旦記憶された後、ステップS11043において、演算機能35によりパターンデータが生成され、ステップS11042において、生成されたパターンデータが、I/O機構37を介して、アドレス制御器36によるアドレスで示される対応するDUTに入力される。
ステップS11051において、テスト対象のDUTはパターンデータに対して応答し、ステップS11052において、I/O機構37を介して出力する。I/O機構37を介して出力された応答データは、ステップS11053において、一旦、フェイルメモリ34に記憶された後、ステップS1106において、フェイルログ情報として、ホスト計算機1に送信される。
ステップS1107において、ホスト計算機1はテスト対象DUTの機能の検証を行う。
ステップS11041において、異なるPLDを指定して、異なるテスト対象のDUTに対して、同時かつ平行に複数のDUTを検証することができる。
ステップS11041において、異なるPLDを指定して、異なるテスト対象のDUTに対して、同時かつ平行に複数のDUTを検証することができる。
ホスト計算機1は、異なるPLDの処理の状態をポーリング(監視)し、プログラムをPLDにコンフィギュレーションする処理を最適に設定して、複数のDUTに対する処理の高速化を図っている。
図12は、本発明の実施例3の仮想ALPG透過型の半導体テスト装置の概要図である。図12の仮想ALPG透過型半導体テスト装置では、シミュレーション装置2において、複数の異なるDUTモデル22毎に、それぞれ、異なる仮想ALPG機能、例えば、メモリテスト、DFT(Design For Test)テスト、機能テスト等を実現して、異なるDUTモデル22b毎に、異なる仮想ALPG機能21の設計検証を行うことができる。
設計検証が行われた異なる仮想ALPG機能21(例えば、メモリテスト、DFTテスト、機能テスト等)は、実テスト装置3の異なるPLDにマッピングされ、異なるテスト用のALPG機構(メモリテスト、DFTテスト、機能テスト等)が構築される。
実テスト装置3には、異なるタイプの複数のDUT(例えば、メモリ装置、LSI装置、CPUを搭載したLSI装置など)が、テスト対象のDUT32として搭載されている。実施例3の仮想ALPG透過型の半導体テスト装置では、異なるタイプの複数のDUT毎に、異なるALPG機構により各種のテストを実施することができる。
図13は、本発明の実施例3の仮想ALPG機能を構築する手順を示すフローチャートである。図13のステップS1301において、仮想ALPG機能を構築する手順が開始される。ステップS1301’において、構築するALPG機能のテスト内容を選択する。ステップS1302において、ALPG機能のテスト内容に対応したプログラム4がシミュレーション装置2にローディングされると、ステップS1303において、シミュレーション装置2内に仮想ALPG機能21が構築される。また、ステップS1304において、シミュレーション装置2内には、テスト内容に対応したテスト対象のDUTに対応したDUTモデル(仮想DUT)データが存在する。
ステップS1305において、次のALPG機能のテスト内容の有無が判定される。次のALPG機能のテスト内容が有る場合には、ステップS1301’に移行して、次の仮想ALPG機能の構築の手順を繰り返し、次のALPG機能のテスト内容が無い場合には、手順を終了する。
図14は、本発明の実施例3の仮想ALPG機能を用いてALPG機能の設計検証を行う手順を示すフローチャートである。
図14のステップS1401において、仮想ALPG機能を用いて、ALPGの設計検証の手順が開始される。ステップS1401’において、ALPG機能のテスト内容を選択する。ステップS1402において、テストプログラム5がホスト計算機1にローディングされる。ステップS1403において、ホスト計算機1は、ローディングされたテストプログラム5を解析してプログラムコードをシミュレーション装置2内に送信する。
ステップS1404において、シミュレーション装置2の仮想ALPG機能31は、プログラムコードを元に、DUTモデル22(仮想DUT)のテスト内容に対応したテストパターンを生成してDUTモデル22に入力する。
ステップS1405において、DUTモデル22は入力されたテストパターンに対応した応答データを出力する。
ステップS1406において、シミュレーション装置2は、DUTモデル22に入力したテストパターンとDUTモデル22からの応答データを比較し、誤りがあった場合には、フェイルログ情報をホスト計算機1に送信する。
ステップS1407において、ホスト計算機1は、シミュレーション装置2の仮想ALPG機能からのフェイルログ情報を分析して、ALPG機能の設計検証を行う。
ステップS1408において、次のALPG機能のテスト内容の有無が判定される。次のALPG機能のテスト内容が有る場合には、ステップS1401’に移行して、次の仮想ALPG機能の構築の手順を繰り返し、次のALPG機能のテスト内容が無い場合には、手順を終了する。
図15は、本発明の実施例2の仮想ALPG機能を実テスト装置のハードウェアALPG機構にマッピングする手順を示すフローチャートである。
ステップS1501において、仮想ALPG機能のマッピング機能が開始される。マッピング機能を行うには、ステップS1502において、シミュレーション装置2の画面上に表示されるメニュー画面において、「ALPGマッピング」のメニューを選択することにより行う。ステップS1503において、実テスト装置3にマッピングする仮想ALPG機能のテスト内容を選択する。また、ステップS1504において、マッピング先の実テスト装置3に搭載されているハードウェア(PLD)を選択する。
そして、ステップS1505において、メニュー画面での「マッピングの実行」を選択実行し、選択された「仮想ALPG機能」のテスト内容のHDL言語の記述を、ハードウェア内の選択されたFPGA内の論理回路の各スイッチの設定に反映させて、複数のハードウェアALPG機構32を構築する。
図16は、本発明の実施例2のハードウェアALPG機構が構築された実テスト装置を用いて、テスト対象のDUTの検証を行う手順を示すフローチャートである。
図16のステップS1601において、実テスト装置3を用いた実際のDUT32のテストが開始されると、ステップS1602において、テストプログラム5がホスト計算機1にローディングされる。ステップS1603において、ホスト計算機1は、ローディングされたテストプログラム5を解析してプログラムコードを実テスト装置3に送信する。
ステップS16041において、実テスト装置3内ALPG機構のテスト内容が指定される。異なるプログラムコードの送信に対しては、次の異なるテスト内容を指定して、異なるテスト内容に対応したALPG機構31を構築して、同時かつ平行に異なるテスト内容により複数のDUTを検証することができる。
ステップS16042において、ホスト計算機1から送信されたプログラムコードは、実テスト装置3の指定されたテスト内容に対応したALPG機構31のパターンメモリ33に一旦記憶された後、ステップS16043において、演算機能35によりパターンデータが生成され、ステップS16042において、生成されたパターンデータが、I/O機構37を介して、アドレス制御器36によるアドレスで示される対応するテスト対象のDUTに入力される。
ステップS16051において、テスト対象のDUTはパターンデータに対して応答し、ステップS16052において、I/O機構37を介して出力する。I/O機構37を介して出力された応答データは、ステップS16053において、一旦、フェイルメモリ34に記憶された後、ステップS1606において、フェイルログ情報として、ホスト計算機1に送信される。
ステップS1607において、ホスト計算機1はテスト対象DUTの機能の検証を行う。
ステップS16041において、異なるテスト内容に対応したALPG機構を指定して、異なるテスト対象のDUTに対して、同時かつ平行に、異なるテスト内容により、複数のDUTを検証することができる。
ステップS16041において、異なるテスト内容に対応したALPG機構を指定して、異なるテスト対象のDUTに対して、同時かつ平行に、異なるテスト内容により、複数のDUTを検証することができる。
ホスト計算機1は、異なるテスト内容に対応するALPG機構の処理の状態をポーリング(監視)し、プログラムをALPG機構にコンフィギュレーションする処理を最適に設定して、複数のDUTに対する複数のテスト内容の処理の高速化を図っている。
1 ホスト計算機
2 シミュレーション装置
3 実テスタ装置
4 ALPG機能
5 テストプログラム
21 仮想ALPG機能
22 DUTモデル
31 ハードウェアALPG機構
32 DUT
33 パターンメモリ
34 フェイルメモリ
35 演算機能
36 アドレス制御器
37 マッピング機構
2 シミュレーション装置
3 実テスタ装置
4 ALPG機能
5 テストプログラム
21 仮想ALPG機能
22 DUTモデル
31 ハードウェアALPG機構
32 DUT
33 パターンメモリ
34 フェイルメモリ
35 演算機能
36 アドレス制御器
37 マッピング機構
Claims (8)
- 仮想ALPG機能と実ALPGメモリテスト機能を具備し、ハードウェアシミュレータ上で動作する仮想ALPGとハードウェアで実現される実ALPGが、実時間は異なるが、テストプログラムを解釈し、プログラムの指定するDUTに対するテストパターンを指定された内容で、指定された速度で発生して、仮想ALPGと実ALPGが同タイミングでパターンを発生する機能を有していることを特徴とする仮想ALPG透過型半導体テスト装置。
- 仮想ALPG機能とテスト対象のDUTモデルとが構築されたシミュレーション装置と、ハードウェアALPG機構とテスト対象のDUTが搭載された実テスト装置とを備え、前記シミュレーション装置において前記仮想ALPG機能と前記テスト対象のDUTモデルを用いて機能が検証された前記仮想ALPG機能を前記実テスト装置の前記ハードウェアALPG機構に反映し、前記ハードウェアALPG機構を用いて、前記テスト対象のDUTのテストを行うことを特徴とする仮想ALPG透過型半導体テスト装置。
- 請求項2に記載の仮想ALPG透過型半導体テスト装置において、前記仮想ALPG機能と前記ハードウェアALPG機構とが、テストパターンを指定された内容で、指定された速度で、同タイミング発生することを特徴とする仮想ALPG透過型半導体テスト装置。
- 請求項1又は請求項2に記載の仮想ALPG透過型半導体テスト装置において、前記ハードウェアALPG機構は、PLDにより構成されることを特徴とする仮想ALPG透過型半導体テスト装置。
- 請求項4に記載の仮想ALPG透過型半導体テスト装置において、前記仮想ALPG機能が複数の仮想ALPG機能からなり、前記ハードウェアALPG機構が複数のPLDにより構成されて、前記複数の仮想ALPG機能が前記複数のPLDに反映されて、前記実テスト装置内に複数の異なるハードウェアALPG機構複数が構築されることを特徴とする仮想ALPG透過型半導体テスト装置。
- 請求項5に記載の仮想ALPG透過型半導体テスト装置において、前記実テスト装置内に複数のテスト対象のDUTが搭載され、前記複数のハードウェアALPG機構により、前記複数のテスト対象のDUTに対して、同時に並行してテストを行うことを特徴とする仮想ALPG透過型半導体テスト装置。
- 請求項6に記載の仮想ALPG透過型半導体テスト装置において、前記複数のテスト対象のDUTが異なる種類のDUTであり、前記複数のテスト対象のDUTが異なる種類のDUT毎に、前記複数のハードウェアALPG機構が、同時に並行して、異なるテスト内容のテストを行うことを特徴とする仮想ALPG透過型半導体テスト装置。
- 請求項4に記載の仮想ALPG透過型半導体テスト装置において、前記PLDにより構成される前記ハードウェアALPG機構は、パターンメモリ及びファイルメモリを含むFIFOメモリを備えており、または、PLDに制御される外部メモリによるFIFOメモリとしての機能、テスト対象のDUTに対する入力及び出力のタイミングを調整することを特徴とする仮想ALPG透過型半導体テスト装置。
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