CN103021892A - 无外引脚半导体封装构造及其制造方法与导线架条 - Google Patents

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Abstract

本发明公开一种无外引脚半导体封装构造及其制造方法与导线架条，制造方法包含步骤：提供一导线架条，包含数条连接支架、数个导线架单元及一抗蚀预镀金属层；每一导线架单元具有数个接点，且抗蚀预镀金属层覆盖接点及连接支架的一内表面；提供一芯片，并将芯片固定在导线架单元的区域内；利用数个电性连接元件来电性连接芯片与接点上的抗蚀预镀金属层；利用一封装胶材来包覆芯片、电性连接元件及抗蚀预镀金属层；在接点的一外表面设置一抗蚀刻掩膜，裸露出连接支架；蚀刻抗蚀刻掩膜裸露出的连接支架，以形成一蚀刻槽裸露出抗蚀预镀金属层；移除抗蚀刻掩膜；及切割位在切割槽的抗蚀预镀金属层及封装胶材，以分离成数个封装构造。

Description

无外引脚半导体封装构造及其制造方法与导线架条
技术领域
本发明是有关于一种无外引脚半导体封装构造及其制造方法与导线架条，特别是有关于一种具有一抗蚀预镀金属层的一导线架条，在制造流程中，预先蚀刻一蚀刻槽以利保护切割治具及增加切割效率及封装构造品质的无外引脚半导体封装构造及其制造方法与导线架条。
背景技术
现今，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各种不同型式的封装构造，而这些封装构造通常是选用导线架(leadframe)或封装基板(substrate)来做为承载芯片的载板(carrier)，其中常见使用导线架的封装构造例如为小外型封装构造(small outline package，SOP)、四方扁平封装构造(quad flat package，QFP)、四方扁平无外引脚封装构造(quad flat no-leadpackage，QFN)或小外形无外引脚半导体封装构造(small outline no-lead，SON)等。
一般现有四方扁平无外引脚封装构造(QFN)或小外形无外引脚半导体封装构造(SON)的制造流程上，其中一无外引脚半导体封装构造主要包含由一金属板形成的一导线架条、一芯片、数条导线及一封装胶体。在制造流程上，首先准备一金属板，其是一平坦且未加工过的金属板体，接着，对所述金属板的一第一表面进行第一次半蚀刻(half-etching)作业，因而形成一芯片承座及数个内延伸脚的预设凸岛状构形，其中所述数个内延伸脚以单组或多组方式环绕排列在所述芯片承座的周围。在第一次半蚀刻作业后，对所述金属板的第二表面进行第二次半蚀刻(half-etching)作业，因而使所述芯片承座及所述内延伸脚的凸岛状构形彼此分离，因而形成一四方扁平无外引脚型的导线架条(leadframe strip)或小外形无外引脚型的导线架条，其中每一内延伸脚的底部对应蚀刻出一外接点，同时各二相邻导线架的相邻内延伸脚暂时以一切割道连接框条连接在一起。
在完成二次半蚀刻作业后，将所述芯片固定在所述芯片承座上，且利用所述数条导线或数个凸块进行打线作业，以将所述芯片上的数个接垫分别电性连接到所述数个内延伸脚上。在打线作业后，另利用所述封装胶体进行封胶作业，以包埋保护所述芯片、所述数条导线或数个凸块及所述金属板的第一表面侧，所述封装胶体将裸露出突出状的所述外接点(及芯片承座)。
在封胶作业后，利用切割刀具至少切除大部份的所述切割道连接框条，如此使各二相邻封装构造彼此分离，以完成数个无外引脚半导体封装构造的制造过程，其中所述封装胶体的下表面裸露出所述外接点的下表面，其可做为输入/输出端子。另外，一小部分的内延伸脚会对应所述外接点而裸露在所述封装胶体的各侧表面上。
在上述无外引脚半导体封装构造(四方扁平无外引脚封装构造或小外形无外引脚半导体封装构造)中，在切割成型时，由于切割刀具与金属摩擦，进而延展产生毛边(bur)，相邻引脚的毛边若意外相接触则会导致内延伸引脚之间的桥接现象，并为了防止此现象发生，必须降低切割速度，但也因此导致切割效率降低；再者，切割刀具与金属基材之间的摩擦也容易加速切割刀具的耗损。
故，有必要提供一种无外引脚半导体封装构造及其制造方法与导线架条，以解决现有技术所存在的问题。
发明内容
有鉴于此，本发明提供一种无外引脚半导体封装构造及其制造方法与导线架条，以解决现有技术所存在的高成本预镀层及切割过程所产生的问题。
本发明的主要目的在于提供一种无外引脚半导体封装构造及其制造方法与导线架条，其可以避免切割刀具与金属过度摩擦，进而产生延展而导致内延伸引脚之间的桥接现象，还可以使切割刀具免于因摩擦过度而容易损坏，进而提高切割效率。
本发明的次要目的在于提供一种无外引脚半导体封装构造及其制造方法与导线架条，其可以通过镀单面的预镀层，以减少预镀层的成本。
为达成本发明的前述目的，本发明一实施例提供一种无外引脚半导体封装构造的制造方法，其中所述制造方法包含步骤：(a)提供一导线架条，包含一外框、数条连接支架、数个导线架单元及一抗蚀预镀金属层；每一所述导线架单元具有数个接点，且所述抗蚀预镀金属层覆盖所述接点及所述连接支架的一内表面；(b)提供一芯片，并将所述芯片固定在所述导线架单元的区域内；(c)利用数个电性连接元件来电性连接所述芯片与所述接点上的抗蚀预镀金属层；(d)利用一封装胶材来包覆所述芯片、所述电性连接元件以及所述抗蚀预镀金属层；(e)在所述接点的一外表面设置一抗蚀刻掩膜，裸露出所述连接支架；(f)蚀刻所述抗蚀刻掩膜裸露出的所述连接支架，以形成一蚀刻槽，所述蚀刻槽裸露出所述抗蚀预镀金属层；(g)移除所述抗蚀刻掩膜；及(h)切割位在所述切割槽的抗蚀预镀金属层及封装胶材，以分离成数个无外引脚半导体封装构造。
再者，本发明另一实施例提供一种无外引脚半导体封装构造的导线架条，其中所述导线架条包含一外框、数条连接支架、数个导线架单元及一抗蚀预镀金属层。所述数条连接支架交错排列在所述外框的范围内。所述数个导线架单元排列在所述连接支架定义的空间内，每一所述导线架单元包含数个接点。所述数个接点连接在所述连接支架上。所述抗蚀预镀金属层覆盖所述接点及所述连接支架的一内表面。
另外，本发明又一实施例提供一种无外引脚半导体封装构造，其中所述无外引脚半导体封装构造包含一导线架单元、一芯片、数个电性连接元件及一封装胶材。所述导线架单元包含数个接点及一抗蚀预镀金属层。所述抗蚀预镀金属层覆盖所述接点的一内表面。所述芯片固定在所述导线架单元的区域内。所述数个电性连接元件电性连接所述芯片至所述接点上的抗蚀预镀金属层。所述封装胶材包覆所述芯片、所述电性连接元件以及所述抗蚀预镀金属层，以构成一无外引脚半导体封装构造，其中所述封装胶材裸露每一所述接点的一外表面及至少一蚀刻凹陷侧面。其中所述接点的外表面及蚀刻凹陷侧面上另覆盖有一焊锡层。
与现有技术相比较，本发明的无外引脚半导体封装构造及其制造方法与导线架条，这样不但可避免切割刀具与金属过度摩擦，进而产生延展而导致内延伸引脚之间的桥接现象，还可以使切割刀具免于因摩擦过度而容易损坏，进而提高切割效率；再者，亦可以通过镀单面的预镀层，以减少预镀层的成本。
为让本发明的上述内容能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1是本发明一实施例无外引脚半导体封装构造的导线架条的上视立体图。
图2是本发明一实施例无外引脚半导体封装构造的导线架条的侧视剖面图。
图3是本发明一实施例无外引脚半导体封装构造的侧视剖面图。
图4A-4F是本发明一实施例无外引脚半导体封装构造的制造方法的步骤。
具体实施方式
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。再者，本发明所提到的方向用语，例如上、下、顶、底、前、后、左、右、内、外、侧面、周围、中央、水平、横向、垂直、纵向、轴向、径向、最上层或最下层等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
请参照图1及图2所示，本发明一实施例的无外引脚半导体封装构造的导线架条是一条状板体，其通常系由铜、铁、铝、镍或等效金属或合金所制成，并经由半蚀刻(half-etching)、冲压(punching)或其他等效方法加工形成下列细部构造，其中所述导线架条主要包含：一外框10、数条连接支架11、数个导线架单元12及一抗蚀预镀金属层13。所述数条连接支架11成十字状，交错排列在所述外框的范围内。所述数个导线架单元12排列在所述连接支架11支撑、区隔及定义的空间内，每一所述导线架单元12包含数个接点121。所述数个接点121连接在所述连接支架11上。所述抗蚀预镀金属层13覆盖所述接点121及所述连接支架11的一内表面。所述导线架单元12另包含一芯片承座122，所述数个接点121排列于所述芯片承座122的周围，所述抗蚀预镀金属层13亦覆盖所述芯片承座122的一内表面。
所述抗蚀预镀金属层13可以是镍/钯/金(Ni-Pd-Au)预镀层、钯/金(Pd-Au)预镀层或金预镀层。所述抗蚀预镀金属层13除了抗蚀刻的目的之外，其还可以提高所述接点121和金属导线(wire)及凸块(bump)的结合度。在现有制作过程中，凸块区域内若形成的金太厚，则会有离子迁移(migration)的现象至焊料凸块，造成表面接合不佳；然而，在打线区域内若金过薄，则其金属线接合能力会降低，镍则会有少部分金属迁移至金，会造成打线接合度有问题。又在现有制作过程中，形成锡层，仍会有离子迁移的问题，亦会造成表面接合力不佳，使得制作成本浪费，故镍/钯/金(Ni-Pd-Au)预镀层是在所述接点121上依序镀上镍层、钯层及金层，其可以使得所述导线架条的打线结合度可以提升。另外，所述抗蚀预镀金属层13还可以提高所述接点121和封胶材料的结合度。
请参照图3所示，本发明一实施例的无外引脚半导体封装构造，主要包含：一导线架单元12、一芯片14、数个电性连接元件15、一封装胶材16。所述导线架单元12包含数个接点121及一抗蚀预镀金属层13。所述抗蚀预镀金属层13覆盖所述接点121的一内表面。所述芯片14固定在所述导线架单元12的区域内，例如固定在所述芯片承座122上。所述数个电性连接元件15电性连接所述芯片14至所述接点121上的抗蚀预镀金属层13。所述封装胶材16包覆所述芯片14、所述电性连接元件15以及所述抗蚀预镀金属层13，以构成一无外引脚半导体封装构造，其中所述封装胶材16裸露每一所述接点121的一外表面及至少一蚀刻凹陷侧面1211，较佳地，所述封装胶材16裸露每一所述接点121的一外表面及两个蚀刻凹陷侧面1211；其中所述接点121的外表面及蚀刻凹陷侧上另覆盖有一焊锡层20。所述导线架单元12另包含一芯片承座122，所述数个接点121排列于所述芯片承座122的周围，所述抗蚀预镀金属层13覆盖所述芯片承座122的一内表面。所述抗蚀预镀金属层13是镍/钯/金(Ni-Pd-Au)预镀层、钯/金(Pd-Au)预镀层或金预镀层。所述抗蚀预镀金属层13除了抗蚀刻的目的之外，其还可以提高和金属导线及凸块的结合度。
在本实施例中，所述数个电性连接元件15可以是导线，其可选自金线、铜线、铝线、镀钯铜线或其他金属线材，本发明并不加以限制，所述数个电性连接元件15亦可是凸块(bumps)，而以倒装芯片(flip chip，FC)的方式来设置在所述接点121上，凸块用以取代导线，此时所述导线架单元12可能省略设置芯片承座；而所述封装胶材16例如是选自环氧树脂模造塑料(epoxymolding compound，EMC)，其泛指常用的封装材料。
所述无外引脚半导体封装构造利用一导线架条的内表面电镀所述抗蚀预镀金属层13，及其一外表面则是电镀焊锡层，同时可以利用所述抗蚀预镀金属层13达到提高打线结合度及由于只有镀所述导线架条的内表面而节省成本的效果。
本发明将于下文利用图4A至4E逐一详细说明，本发明一实施例无外引脚半导体封装构造的制造方法，其主要包含下列步骤：
首先，请参照图2所示，提供一导线架条，包含一外框10、数条连接支架11、数个导线架单元12及一抗蚀预镀金属层13；每一所述导线架单元12具有数个接点121，且所述抗蚀预镀金属层13覆盖所述接点121及所述连接支架12的一内表面；所述导线架单元12另包含一芯片承座122，所述数个接点121排列于所述芯片承座122的周围，所述抗蚀预镀金属层13覆盖所述芯片承座122的一内表面。所述抗蚀预镀金属层13是镍/钯/金(Ni-Pd-Au)预镀层、钯/金(Pd-Au)预镀层或金预镀层。所述抗蚀预镀金属层13除了抗蚀刻的目的之外，其还可以提高所述接点121和金属导线、凸块及封装胶材的结合度。
接着，请参照图4A所示，提供一芯片14，并将所述芯片14固定在所述导线架单元12的区域内，例如固定在所述芯片承座122上；之后，再利用数个电性连接元件15(导线或是凸块，如图4A所示为一金属导线)来电性连接所述芯片14与所述接点121上的抗蚀预镀金属层13。
然后，请参照图4B所示，利用一封装胶材16来包覆所述芯片14、所述电性连接元件15以及所述抗蚀预镀金属层13，所述封装胶材16例如是选自环氧树脂模造塑料，其泛指常用的封装材料，在此步骤之后，另可进行打标印字(marking)工艺，打标印字于所述封装胶材16上(未绘示)，打标印字过程可通过激光打标或油墨印字。
之后，请参照图4C所示，在所述接点121的一外表面设置一抗蚀刻掩膜M1，裸露出所述连接支架11，接着，蚀刻所述抗蚀刻掩膜M1裸露出的所述连接支架11；其中所述抗蚀刻掩膜M1可选自涂布型或干膜型的光刻胶膜(photoresist)或是可重复使用的机械掩膜板。
接着，请参照图4D所示，蚀刻所述连接支架11的结果是形成一蚀刻槽30，所述蚀刻槽裸30露出所述抗蚀预镀金属层13，接着，移除所述抗蚀刻掩膜M1，由于预先形成的所述蚀刻槽30已去除金属基材，故可减少此步骤之后切割刀具的磨损及增进切割工艺的效率。
请参照图4E所示，再者，在此步骤后，可以再电镀一焊锡层20于所述接点121的外表面以及所述接点121面对所述蚀刻槽30的至少一蚀刻凹陷侧面，较佳地，电镀所述焊锡层20于所述接点121的外表面以及所述接点121面对所述蚀刻槽30的两蚀刻凹陷侧面。所述焊锡层20例如为各种现有无铅焊锡合金。
最后，请参照图4F所示，利用一切割刀具40切割位在所述切割槽30的抗蚀预镀金属层13及封装胶材16，如此使各二相邻封装构造彼此分离，以完成数个无外引脚半导体封装构造的制造过程，如图3所示，其中所述封装胶体的下表面裸露出所述接点121的下表面，其可做为输入/输出端子。另外，在此步骤中，由于所述连接支架11已被预先蚀刻去除，故亦使得采用机械切割或激光切割工艺切割所述抗蚀预镀金属层13及封装胶材16变得可行。
本发明的无外引脚半导体封装构造及其制造方法与导线架条适用在任何无外引脚半导体封装构造，即可以适用于四边具有引脚的半导体封装构造，例如四方扁平无外引脚封装构造(quad flat no-lead package，QFN)，还可以适用在两边具有引脚的半导体封装构造，例如小外形无外引脚半导体封装构造(small outline no-lead，SON)，或者一边、三边具有引脚的无外引脚半导体封装构造。
如上所述，相较于现有无外引脚半导体封装构造及其制造方法与导线架条，本发明的无外引脚半导体封装构造及其制造方法与导线架条，不但可避免切割刀具与金属过度摩擦，进而产生延展而导致内延伸引脚之间的桥接现象，还可以使切割刀具免于因摩擦过度而容易损坏，进而提高切割效率；再者，亦可以通过镀单面的预镀层，以减少预镀层的成本。
本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。必需指出的是，已公开的实施例并未限制本发明的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本发明的范围内。

Claims (14)

1.一种无外引脚半导体封装构造的制造方法，其特征在于：所述制造方法包含步骤：
(a)提供一导线架条，包含一外框、数条连接支架、数个导线架单元及一抗蚀预镀金属层；每一所述导线架单元具有数个接点，且所述抗蚀预镀金属层覆盖所述接点及所述连接支架的一内表面；
(b)提供一芯片，并将所述芯片固定在所述导线架单元的区域内；
(c)利用数个电性连接元件来电性连接所述芯片与所述接点上的抗蚀预镀金属层；
(d)利用一封装胶材来包覆所述芯片、所述电性连接元件以及所述抗蚀预镀金属层；
(e)在所述接点的一外表面设置一抗蚀刻掩膜，裸露出所述连接支架；
(f)蚀刻所述抗蚀刻掩膜裸露出的所述连接支架，以形成一蚀刻槽，所述蚀刻槽裸露出所述抗蚀预镀金属层；
(g)移除所述抗蚀刻掩膜；及
(h)切割位在所述切割槽的抗蚀预镀金属层及封装胶材，以分离成数个无外引脚半导体封装构造。
2.如权利要求1所述的无外引脚半导体封装构造的制造方法，其特征在于：在步骤(g)及(h)之间，另包含：(i)电镀一焊锡层于所述接点的外表面以及所述接点面对所述蚀刻槽的至少一蚀刻凹陷侧面。
3.如权利要求1所述的无外引脚半导体封装构造的制造方法，其特征在于：所述导线架单元另包含一芯片承座，所述数个接点排列于所述芯片承座的周围，所述抗蚀预镀金属层覆盖所述芯片承座的一内表面。
4.如权利要求1所述的无外引脚半导体封装构造的制造方法，其特征在于：所述抗蚀预镀金属层是镍/钯/金预镀层、钯/金预镀层或金预镀层。
5.如权利要求1所述的无外引脚半导体封装构造的制造方法，其特征在于：所述抗蚀刻掩膜是光刻胶膜或是机械掩膜板。
6.如权利要求1所述的无外引脚半导体封装构造的制造方法，其特征在于：所述制造方法在步骤(d)后另包含：
(j)打标印字于所述封装胶材上。
7.如权利要求6所述的无外引脚半导体封装构造的制造方法，其特征在于：所述步骤(j)是通过激光打标或油墨印字。
8.如权利要求1所述的无外引脚半导体封装构造的制造方法，其特征在于：所述步骤(h)的切割是采用机械切割或激光切割工艺。
9.一种无外引脚半导体封装构造的导线架条，其特征在于：所述导线架条包含：
一外框；
数条连接支架，交错排列在所述外框的范围内；
数个导线架单元，排列在所述连接支架定义的空间内，每一所述导线架单元包含：
数个接点，连接在所述连接支架上；及
一抗蚀预镀金属层，覆盖所述接点及所述连接支架的一内表面。
10.如权利要求9所述的无外引脚半导体封装构造的导线架条，其特征在于：所述导线架单元另包含一芯片承座，所述数个接点排列于所述芯片承座的周围，所述抗蚀预镀金属层覆盖所述芯片承座的一内表面。
11.如权利要求9所述的无外引脚半导体封装构造的导线架条，其特征在于：所述抗蚀预镀金属层是镍/钯/金预镀层、钯/金预镀层或金预镀层。
12.一种无外引脚半导体封装构造，其特征在于：所述无外引脚半导体封装构造包含：
一导线架单元，包含：数个接点及一抗蚀预镀金属层，覆盖所述接点的一内表面；
一芯片，固定在所述导线架单元的区域内；
数个电性连接元件，电性连接所述芯片至所述接点上的抗蚀预镀金属层；及
一封装胶材，包覆所述芯片、所述电性连接元件以及所述抗蚀预镀金属层，以构成一无外引脚半导体封装构造，其中所述封装胶材裸露每一所述接点的一外表面及至少一蚀刻凹陷侧面；
其中所述接点的外表面及蚀刻凹陷侧面上另覆盖有一焊锡层。
13.如权利要求12所述的无外引脚半导体封装构造，其特征在于：所述导线架单元另包含一芯片承座，所述数个接点排列于所述芯片承座的周围，所述抗蚀预镀金属层覆盖所述芯片承座的一内表面。
14.如权利要求12所述的无外引脚半导体封装构造，其特征在于：所述抗蚀预镀金属层是镍/钯/金预镀层、钯/金预镀层或金预镀层。
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