CN101494210A - 导线架以及封装结构 - Google Patents
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- 238000005538 encapsulation Methods 0.000 title abstract description 10
- 239000004020 conductor Substances 0.000 title description 2
- 239000000084 colloidal system Substances 0.000 claims abstract description 31
- 239000003292 glue Substances 0.000 claims description 56
- 239000000463 material Substances 0.000 claims description 33
- 238000012856 packing Methods 0.000 claims description 24
- 239000002184 metal Substances 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000011248 coating agent Substances 0.000 claims description 10
- 238000000576 coating method Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 6
- 230000005855 radiation Effects 0.000 description 6
- 238000004806 packaging method and process Methods 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical group [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- NHDHVHZZCFYRSB-UHFFFAOYSA-N pyriproxyfen Chemical compound C=1C=CC=NC=1OC(C)COC(C=C1)=CC=C1OC1=CC=CC=C1 NHDHVHZZCFYRSB-UHFFFAOYSA-N 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
Landscapes
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Abstract
本发明公开了一种封装结构，包括：一芯片座、环绕在芯片座的周围的多个引脚、一芯片以及一封装胶体。其中，芯片座包含一承载板与一防溢胶环，而防溢胶环配置在承载板的外围。芯片配置在相对应防溢胶环一侧的承载板上，并电性连接至这些引脚。封装胶体则是至少包覆芯片、至少部分的这些引脚与至少部分的芯片座，且裸露出防溢胶环所围出的区域内的承载板的表面。
Description
技术领域
本发明是有关于一种导线架以及封装结构，且特别是有关于一种可改善溢胶问题的导线架以及封装结构。
背景技术
在半导体产业中，集成电路(integrated circuits，IC)的生产主要可分为三个阶段：集成电路的设计(IC design)、集成电路的制作(IC process)及集成电路的封装(IC package)。
在集成电路的封装中，裸芯片是先经由晶圆(wafer)制作、电路设计、光罩制作以及切割晶圆等步骤而完成，而每一颗由晶圆切割所形成的裸芯片，经由裸芯片上的焊垫(bonding pad)与封装基材(substrate)电性连接，再以封装胶体(moldingcompound)将裸芯片加以包覆，以构成一芯片封装(chip package)结构。封装的目的在于，防止裸芯片受到外界温度、湿气的影响以及杂尘污染，并提供裸芯片与外部电路之间电性连接的媒介。
请参考图1，其绘示传统的一种芯片封装结构的剖面示意图。传统芯片封装结构100包括一芯片110、一导线架(lead frame)120、多个焊线(bonding wire)130与一封装胶体140。导线架120具有一芯片座(die pad)122与多个引脚(lead)124，且芯片110配置于芯片座122上。另外，芯片110可通过这些焊线130的其中之一而电性连接至导线架120的这些引脚124的其中之一。封装胶体140则包覆芯片110、这些焊线130、芯片座122与各个引脚124的一部分，而且芯片座122的下表面121裸露于封装胶体140的底部。此种封装结构为利用使芯片座122外露，来提高散热效果。
然而，在实际注入封胶而完成芯片封装结构时，封装胶体140容易会在芯片座122的下表面121上形成溢胶(flush)现象(如图2所示)，使得在芯片座122的下表面121会附着有多余的封胶材料，而其不仅会影响散热效果，且因而必须另外耗费去除溢胶的步骤与时间。
由上述可知，传统芯片封装结构100实有改进的必要性。
发明内容
有鉴于此，本发明的目的就是在提供一种导线架，具有防溢胶环以避免封装胶体在裸露出的芯片承载板表面上产生溢胶污染的现象。
本发明的又一目的是提供一种封装结构，能够避免传统封装结构的溢胶问题，以使散热功效不受到影响。
本发明的另一目的是提供一种封装结构，能够避免产生溢胶问题，且可具有优异的散热功效。
基于上述目的，本发明提出一种导线架，包括：一芯片座以及多个引脚。芯片座包含一承载板与一防溢胶环，其中承载板具有用以承载芯片的一上表面与相对应的一下表面，而防溢胶环配置在承载板的下表面的外围。这些引脚为环绕在芯片座的周围。
依照本发明的实施例所述的导线架，上述的承载板与防溢胶环的材质为金属。
依照本发明的实施例所述的导线架，上述的防溢胶环的材质为高分子材料。此时，防溢胶环是利用粘贴方式固着于承载板上。而且，承载板的材质为金属。
依照本发明的实施例所述的导线架，上述的这些引脚的材质为金属。
基于上述目的，本发明另提出一种封装结构，包括：一芯片座、环绕在芯片座的周围的多个引脚、一芯片以及一封装胶体。其中，芯片座包含一承载板与一防溢胶环，而防溢胶环配置在承载板的外围。芯片配置在相对应防溢胶环一侧的承载板上，并电性连接至这些引脚。封装胶体则是至少包覆芯片、至少部分的这些引脚与至少部分的芯片座，且裸露出防溢胶环所围出的区域内的承载板的表面。
依照本发明的实施例所述的封装结构，上述的承载板与防溢胶环的材质为金属。
依照本发明的实施例所述的封装结构，上述的防溢胶环的材质为高分子材料。防溢胶环的材质为高分子材料。此时，防溢胶环是利用粘贴方式固着于承载板上。而且，承载板的材质为金属。
依照本发明的实施例所述的封装结构，上述的这些引脚的材质为金属。
依照本发明的实施例所述的封装结构，还包括多条焊线，其分别连接芯片与这些引脚的一端。
依照本发明的实施例所述的封装结构，还包括一粘着层，其配置于芯片与承载板之间。
基于上述目的，本发明另提出一种封装结构，包括：一芯片座、环绕在芯片座的周围的多个引脚、一芯片以及一封装胶体。芯片座包含一承载板，而芯片配置在相对应防溢胶环一侧的承载板上，并电性连接至这些引脚。封装胶体则是至少包覆芯片、至少部分的这些引脚与至少部分的芯片座，且封装胶体暴露出承载板的下表面，且封装胶体的下表面与承载板的下表面具有一高度差。
依照本发明的实施例所述的封装结构，上述的承载板与防溢胶环的材质为金属。
依照本发明的实施例所述的封装结构，上述的这些引脚的材质为金属。
依照本发明的实施例所述的封装结构，还包括多条焊线，其分别连接芯片与这些引脚的一端。
依照本发明的实施例所述的封装结构，还包括一粘着层，其配置于芯片与承载板之间。
本发明的结构可通过防溢胶环的设计，以有效改善传统封装结构的溢胶现象，而不需耗费额外的时间来清除溢出的封胶材料。另外，由于本发明可避免所谓的溢胶现象，因此可确保整个结构的散热功效不会因溢胶问题而受到影响。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。
附图说明
图1为绘示传统的一种芯片封装结构的剖面示意图。
图2为图1的封装结构的底部示意图。
图3为依照本发明的一实施例所绘示的封装结构的剖面示意图。
图4为图3的封装结构的底部示意图。
图5为依照本发明的另一实施例所绘示的封装结构的剖面示意图。
具体实施方式
以下将列举多个封装结构以进一步说明本发明，但这些例子并非用以限定本发明的范围。
图3为依照本发明的一实施例所绘示的封装结构的剖面示意图，此封装结构内含本发明的导线架。
请参照图3，封装结构300包括导线架310、芯片312以及封装胶体314。其中，导线架310包含一芯片座306以及多个引脚308，而这些引脚308环绕在芯片座306的周围。引脚308的材质例如是铜或其他合适的金属。
本实施例的芯片座306包含一承载板304与一防溢胶环302。承载板304具有用以承载芯片的一上表面305a与相对应的一下表面305b，而防溢胶环302则配置在承载板304的下表面305b的外围。承上述，承载板304与防溢胶环302的材质为相同的金属材料，其可例如是利用冲压成型方式所制成，以形成一体成型的结构，或是由化学蚀刻方式形成。另外，芯片座306可以是通过将防溢胶环302以粘贴方式固着于承载板304上而构成，此时承载板304的材质可为金属材料，而防溢胶环302的材质可例如是聚酰亚胺(poly-imide，PI)或环氧树脂(epoxy resin)等高分子材料。
本实施例的芯片312上可配置有多个焊垫311(bonding pad)，而芯片312是配置在相对应防溢胶环302一侧的承载板304上，亦即是配置在承载板304的上表面305a。在一实施例中，在芯片312与承载板304之间可配置有一粘着层313，而芯片312可通过此粘着层313而贴附在承载板304上。此粘着层313的材料例如是银胶(silver paste)。另外，本实施例的封装结构300还可更包括多条焊线316。每一条焊线316为连接芯片312的焊垫311与这些引脚308的一端，以使芯片312电性连接这些引脚308的其中之一。焊线316的材质例如是金或其他合适的导电材料。
另外，封装胶体314则是至少包覆芯片312、至少部分的这些引脚308与至少部分的芯片座306。而且，封装胶体314还裸露出防溢胶环302所围出的区域内的承载板304的表面(下表面305b)。封装胶体314的材质为环氧树脂或其他合适的高分子材料。
特别要说明的是，本实施例的结构可通过防溢胶环302的设计，而其可使得传统封装结构会产生溢胶的问题获得改善，且可帮助提高散热的功效。
详言之，请参照图4，其为图3的封装结构的底部示意图。如图4所示，在注入封装胶体时，防溢胶环302可具备阻挡封装胶体溢出的功能，而可避免封装胶体污染承载板304表面，且可提高散热功效。当然，在实际应用时，防溢胶环302的表面或许会附着有相当稀少的胶体材料，然其并不会造成封装胶体污染承载板304表面的问题。
另一方面，请参照图5，其为依照本发明的另一实施例所绘示的封装结构的剖面示意图。在图5中，与图4中相同的构件给予相同的标号，并省略可能重复的说明。若防溢胶环302是以粘贴方式而固着于承载板304上，则在完成封装后亦可将防溢胶环302自承载板304上移除。如图5所示，在移除防溢胶环302之后，封装结构500的封装胶体314的下表面与承载板304的下表面305b具有一高度差h。
综上所述，本发明的结构通过防溢胶环的设计，可以有效改善传统封装结构的溢胶现象，因而不需再另外耗费时间来清除溢出的封胶材料。另外，由于本发明的结构可改善所谓的溢胶现象，因此可确保整个结构的散热功效不会因溢胶问题而受到影响。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许更动与润饰，因此本发明的保护范围当以权利要求所界定的为准。
Claims (10)
1.一种导线架，包括：
一芯片座，包含一承载板与一防溢胶环，其中该承载板具有用以承载芯片的一上表面与相对应的一下表面，该防溢胶环配置在该承载板的该下表面的外围；以及
多个引脚，环绕在该芯片座的周围。
2.如权利要求1所述的导线架，其特征在于，该承载板与该防溢胶环的材质为金属。
3.如权利要求1所述的导线架，其特征在于，该防溢胶环的材质为高分子材料。
4.一种封装结构，包括：
一芯片座，该芯片座包含一承载板与一防溢胶环，该防溢胶环配置在该承载板的外围；
多个引脚，环绕在该芯片座的周围；
一芯片，配置在相对应该防溢胶环一侧的该承载板上，并电性连接至该些引脚；以及
一封装胶体，至少包覆该芯片、至少部分该些引脚与至少部分该芯片座，且裸露出该防溢胶环所围出的区域内的该承载板的表面。
5.如权利要求4所述的封装结构，其特征在于，该承载板与该防溢胶环的材质为金属。
6.如权利要求4所述的封装结构，其特征在于，该防溢胶环的材质为高分子材料。
7.如权利要求6所述的封装结构，其特征在于，该防溢胶环是利用粘贴方式固着于该承载板上。
8.如权利要求4所述的封装结构，其特征在于，还包括多条焊线，分别连接该芯片与该些引脚的一端。
9.一种封装结构，包括：
一芯片座，该芯片座包含一承载板；
多个引脚，环绕在该芯片座的周围；
一芯片，配置在相对应该防溢胶环一侧的该承载板上，并电性连接至该些引脚；以及
一封装胶体，至少包覆该芯片、至少部分该些引脚与至少部分该芯片座，其中该封装胶体暴露出该承载板的下表面，且该封装胶体的下表面与该承载板的下表面具有一高度差。
10.如权利要求9所述的封装结构，其特征在于，还包括一粘着层，其配置于该芯片与该承载板之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA2008100328364A CN101494210A (zh) | 2008-01-21 | 2008-01-21 | 导线架以及封装结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA2008100328364A CN101494210A (zh) | 2008-01-21 | 2008-01-21 | 导线架以及封装结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101494210A true CN101494210A (zh) | 2009-07-29 |
Family
ID=40924719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2008100328364A Pending CN101494210A (zh) | 2008-01-21 | 2008-01-21 | 导线架以及封装结构 |
Country Status (1)
| Country | Link |
|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115621212A (zh) * | 2022-11-07 | 2023-01-17 | 合肥矽迈微电子科技有限公司 | 一种防溢的封装结构及其装片方法 |
-
2008
- 2008-01-21 CN CNA2008100328364A patent/CN101494210A/zh active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20090729 |