CN103000559B - 半导体芯片的定位夹具以及半导体装置的制造方法 - Google Patents

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Abstract

本发明公开能够防止减压焊接接合工艺中产生的熔融焊料飞沫的飞散,并抑制前述飞沫引起的半导体芯片的污染或故障的产生的半导体芯片的定位夹具,该半导体芯片的定位夹具在将半导体芯片焊接于设置在绝缘电路基板的金属薄板上时使用,所述定位夹具具有用于嵌合所述半导体芯片的贯通孔,所述贯通孔的下端部具有切入部,该切入部为以面向所述半导体芯片的方式被切入的空间。

Description

半导体芯片的定位夹具以及半导体装置的制造方法
技术领域
本发明涉及在两面接合有金属薄板的绝缘电路基板的表面侧预定位置焊接接合一个以上的半导体芯片而作为半导体模块的半导体装置的制造方法以及用于将半导体芯片无偏斜地搭载于绝缘电路基板上的预定位置并使其良好地进行焊接接合的半导体芯片的定位夹具的改良。
背景技术
在大电流、高电压环境下也能够运行的功率半导体模块应用于各种领域之中。通过图4的剖面模式图示出这种功率半导体模块的一例。关于图中的符号,使用括号内的符号。功率半导体模块200中主要装配有绝缘栅双极型晶体管(InsulatedGateBipolarTransistor,以下称为IGBT)或续流二极管(FreeWheelingDiode,以下称为FWD)等多个功率半导体芯片101。这些多个功率半导体芯片101搭载于设置在绝缘电路基板100上的预定位置的、能够焊接接合的金属薄板(未图示)之上,且绝缘电路基板100进一步搭载于金属散热板106之上而被焊接接合。被焊接接合于绝缘电路基板100之上的半导体芯片101,为了导电连接其表面的金属电极(未图示)和外部端子108,通过铝线105等实施所需的配线连接处理,由此组装为半导体模块200,并利用树脂进行密封而完成制作。
图5、图6示出应用于这种现有的半导体模块制造方法的焊接接合工艺中的、用于半导体芯片的定位的碳夹具以及使用该碳夹具在绝缘电路基板上安装了焊料板和半导体芯片的焊接接合装配组件。具体来讲,图5的(a)为碳夹具103的平面图,(b)为(a)的A-A’线的剖面图。图6为在绝缘电路基板100上装载碳夹具103进行固定,并在该碳夹具103的贯通孔102放入焊料板104和半导体芯片101的焊接接合装配组件的平面图(a)和该图(a)的B-B’线的剖面图(b)。斜线阴影线表示碳夹具103。在此,前述图4中,仅示出被搭载的多个半导体芯片之中的一个半导体芯片,但实际上,搭载有未图示的多个半导体芯片。
关于用于制造这种半导体模块的半导体芯片的焊接接合技术,存在如下文献(专利文献1)。即,该文献中记载有在绝缘电路基板上安置具有对应于半导体芯片的尺寸的贯通孔的定位用碳夹具,从而防止半导体芯片的位置偏斜。而且,在焊接接合时产生气体,形成空隙的情况下,已知有确保该气体的排放通道,从而抑制空隙的形成的方法等(专利文献2)。在裸片粘合时为了使溶剂顺利散开,存在认为形成气泡的排出通道即可的公开文献(专利文献3)。通过在还原氛围中使用无焊剂类焊料,由此防止飞散的助焊剂引起的半导体元件的污染,从而防止成品率的下降的方法也变为公知(专利文献4)。
但是,如前所述,将半导体模块的装配组件投入到设定为焊料板104的熔融温度以上的减压加热炉而将半导体芯片101焊接接合到绝缘电路基板100之上时,如图7所示,存在如下问题,即,卷入到熔融焊料中的空气变成空隙109混入,在减压的同时空隙109从熔融焊料飞出,此时熔融的焊料变成焊料飞沫107而飞散。即,与如此被卷入到焊料板104的空隙109一起从熔融焊料飞出的焊料飞沫107,若通过碳夹具103和半导体芯片101之间的间隙110飞散,则飞散的焊料飞沫107可能会落到半导体芯片101的表面而附着在该表面。目前存在由于落到半导体芯片101上而附着的焊料飞沫107而导致半导体芯片101性能不良的情况,因而成为问题。
现有技术文献
专利文献
专利文献1:日本特开2010-40881号公报(段落0013)
专利文献2:日本特开2009-164203号公报(段落0007)
专利文献3:日本特开平06-314718号公报(摘要)
专利文献4:日本特开平05-283452号公报(摘要)
发明内容
本发明是为了解决以上说明的问题而提出的,本发明的目的在于提供能够防止减压焊接接合工艺过程中发生的熔融焊料飞沫的飞散,并抑制半导体芯片的污染或故障的半导体装置的制造方法以及半导体芯片的定位夹具。
为了解决所述问题而达到本发明的目的,本发明的半导体芯片的定位夹具设定为在将半导体芯片焊接于设置在绝缘电路基板的金属薄板上时使用,所述定位夹具具有用于嵌合所述半导体芯片的贯通孔,所述贯通孔的下端部具有切入部,该切入部为以面向所述半导体芯片的方式被切入的空间。
在本发明中,优选地,所述切入部形成于贯通孔的整个内周。而且,优选地,设置在所述贯通孔下端部的切入部的高度为熔融焊料的厚度以上且半导体芯片的上表面以下。优选地,沿着所述定位夹具的下端面的方向的所述切入部的距离在所述切入部的高度以上。优选地,所述切入部通过所述贯通孔下端部的倒角加工而形成。优选地,所述半导体芯片的定位夹具将碳作为主材料。优选地,所述半导体芯片的定位夹具的厚度大于焊料板和半导体芯片的厚度之和。
并且,通过包括如下工艺的半导体装置的制造方法,能够达到上述目的,即,在金属散热板上的其中一个面隔着焊料板装载绝缘电路基板,并在该绝缘电路基板的另一个面装载和固定半导体芯片的定位夹具,在所述定位夹具的贯通孔内设置焊料板和半导体芯片,在减压条件下加热至所述焊料板的熔融温度以上,以在所述金属散热板上焊接绝缘电路基板以及半导体芯片,其中,该贯通孔的下端部具有以面向所述半导体芯片的方式切入的空间。所述半导体芯片可以为绝缘栅双极型晶体管芯片和二极管芯片。
根据本发明,能够提供防止减压焊接接合工艺过程中产生的熔融焊料飞沫的飞散,并抑制半导体芯片的污染或故障的发生的半导体装置的制造方法以及半导体芯片的定位夹具。
附图说明
图1的(a)为本发明的碳夹具的平面图,(b)为(a)的C-C’线的剖面图,(c)为(b)的虚线圆圈部分的放大剖面图。
图2为示出本发明的焊接接合工艺的焊接接合装配组件的主要部分的剖面图(其一)。
图3为示出本发明的焊接接合工艺的焊接接合装配组件的主要部分剖面图(其二)。
图4为一般的半导体模块的剖面模式图。
图5的(a)为现有的碳夹具的平面图,(b)为(a)的A-A’线剖面图。
图6的(a)为现有的绝缘电路基板、碳夹具、焊料板、半导体芯片的焊接接合装配组件的平面图,(b)为(a)的B-B’线剖面图。
图7为示出现有的焊接接合工艺的焊接接合装配组件的主要部分的剖面图。
主要符号说明
1:半导体芯片
2:贯通孔
3、3a、3b、3c:碳夹具
4:焊料板
5:绝缘电路基板
6:空隙
7:焊料飞沫
8:间隙
9、9a、9b:切入部
10:下端部
11:接触端部
12:切入部的高度
13:空间
14:距离
15:金属散热板
16:铝线
17:树脂框
18:外部引出端子
具体实施方式
关于本发明的半导体装置的制造方法以及半导体芯片的定位夹具的实施例,参照附图进行详细的说明。本发明在不脱离其主旨的范围之内,不限于以下说明的实施例。
实施例1
图1为表示本发明的实施例1的半导体芯片的定位夹具的平面图(a)、该平面图(a)的C-C’线的剖面图(b),图(b)的虚线圆圈部分的放大剖面图(c)。图2为用于说明在绝缘电路基板5上分别装载和固定本发明的定位用碳夹具3、3a、3b,并在这些碳夹具3、3a、3b的贯通孔2内放入焊料板4和半导体芯片1,在减压加热炉(未图示)中使焊料板4熔融的、本发明的焊接接合工艺的焊接接合装配组件的主要部分的剖面图。图2的(a)、(b)、(c)为示出具有各自不同的形状的本发明的定位用碳夹具的焊接接合装配组件的主要部分剖面图。
现有的焊接接合中,如前述对图7的说明,将由绝缘电路基板100、碳夹具103、焊料板104、半导体芯片101等构成的焊接接合装配组件放入温度达到焊料板104的熔融温度以上,例如300℃左右的减压加热炉中(未图示),由此将半导体芯片101焊接接合在绝缘电路基板100的预定位置。在夹设于绝缘电路基板100上的金属薄板(未图示)和半导体芯片101之间的焊料板104熔融时,有时被卷入的空气变成空隙109并与熔融焊料一起变成焊料飞沫107飞出而导致飞散。以往存在如下问题,即,在这种状态下从熔融焊料飞散的焊料飞沫107容易从碳夹具103和半导体芯片101之间的间隙110飞散,而飞散的焊料飞沫107落到半导体芯片101的表面而附着在该表面,导致性能不良。
该问题无法通过使间隙110变窄而解决。因为如果使间隙110变窄,则将半导体芯片101放入贯通孔102的操作性变差的同时,从间隙110飞出的压力反而变高,由此具有飞出距离变长的倾向。如果使间隙扩大,虽然飞出距离变短,但半导体芯片101的位置偏斜变大,因此难以采用。
在此,发明人发现了如下情形,即,如图2所示,利用本发明的碳夹具3、3a、3b等实施例将半导体芯片1定位并焊接接合于绝缘电路基板5上时,即便不加宽碳夹具和半导体芯片之间的间隙,也能够抑制如前所述的焊料飞沫的飞散。其结果,能够获得半导体芯片不会产生位置偏斜,且还能够抑制性能不良的效果。以下,对于其理由进行说明。
本发明的碳夹具3与以往的碳夹具相同,是将针对焊接接合材料的熔融温度具有充分的耐热性,且不会被熔融焊料浸湿的石墨等碳薄板削成必要的形状而制作。图1中通过平面图和剖面图示出了这种碳夹具3的一例。与作为以往的碳夹具的图5所示的碳夹具103的不同之处在于,例如,如图1的(b)以及(b)中的虚线圆圈的放大剖面图(c)所示,本发明的碳夹具3中,贯通孔2的与绝缘电路基板5接触的一侧的下端部10实施倒角加工,由此设置有根据通过倒角加工而形成的切入面9所形成的空间13。该贯通孔2具备与以往相同的功能,即,装载和固定于绝缘电路基板5上的预定位置之后,放入焊料板4和半导体芯片1,可使半导体芯片1无偏斜地焊接接合在绝缘电路基板5上的被确定的位置。贯通孔2的形状与半导体芯片1相似且略大于半导体芯片,例如,将半导体芯片1放入贯通孔2时与碳夹具3的一侧边的间隙优选为0.3mm±0.1mm左右。若间隙8大于此范围,则焊料熔融之后容易发生位置偏斜,若小于此设定,则不仅放入半导体芯片的工作效率变差,而且即使使用本发明的碳夹具3,被卷入焊料板4的空气等的空隙6也会以突沸状从熔融焊料飞出,从而形成焊料飞沫7而飞散,因此不能令人满意。
但是,在本发明的碳夹具3中,如图2所示,由于在贯通孔2的下端部10的整个内周设置有如前所述的形成以面向所述半导体芯片的方式切入的空间的切入部9、9a、9b,因而即便存在从熔融焊料飞出的焊料飞沫7,大部分被截留于由切入部9、9a、9b所形成的碳夹具3的贯通孔2下端部的空间13,因此能够抑制飞散到半导体芯片1的外侧。设置包含前述倒角部的切入部9、9a、9b的目的在于,在贯通孔2的下端部10形成空间13。因此,只要能形成空间13,则不仅可以采用所谓倒角加工的方法,例如,如图2的(b)所示,还可以形成为剖面是圆弧状的切入部9a,如图2的(c)所示,也可以形成为剖面是矩形的切入部9b。并且,还可以形成为除了图2以外的切入部。而且,切入部9、9a、9b的目的在于,如前所述,在贯通孔2的下端部10形成空间13,因此切入部9、9a、9b没有必要在贯通孔2的整个下端部10的内周形成。在内周中的一部分或局部不存在切入部也无关紧要。
另外,优选地,切入部9、9a、9b的自碳夹具的下端部10的高度12至少大于熔融焊料的厚度(或者半导体芯片的下面),且小于半导体芯片1的上表面。如果切入部9、9a、9b的高度12小于熔融焊料的厚度,则存在将从熔融焊料飞散的焊料飞沫7截留于切入部9、9a、9b的空间13的功能变得不充分的顾虑。而且,若切入部9、9a、9b的高度12大于半导体芯片1的上表面时,暂时被收入于切入部9、9a、9b的空间13的焊料飞沫7沿半导体芯片1表面方向飞散的顾虑变大。而且,从碳夹具3、3a、3b的强度考虑,碳夹具3、3a、3b的上表面的高度优选大于焊料板4或熔融焊料和半导体芯片1的厚度之和。
若沿着绝缘电路基板5的基板面的方向的切入部9a、9b的距离14相对于切入部的高度12长,则碳夹具3a、3b的下端面的、与绝缘电路基板5接触的接触端部11a、11b向外远离贯通孔2,虽然优选地通过切入部9a、9b使空间13变大,但可能会产生绝缘电路基板5和半导体芯片1之间的熔融焊料过度扩散的情况。若熔融焊料过度扩散,则熔融焊料的厚度相对预想过于变薄,从而存在应力缓冲功能变弱,接合强度的可靠性降低的顾虑,因此不能令人满意。因此,优选地,使水平方向的距离14与切入部9a、9b的高度12大致相同。所谓的倒角处理通常能将切入部9剪切成高度与水平距离大致相同,因此优选使用。但是,即便该水平距离相对于高度更大,仍能够达到发明的效果。
图3为示出本发明的不同的焊接接合工艺的焊接结合装配组件的主要部分的剖面图,与前述图2所示的碳夹具3、3a、3b不同,是适用于绝缘电路基板5在半导体芯片的搭载侧延伸为凹状的情况下的碳夹具3c的例。即,碳夹具的下端面具有实施了与绝缘电路基板5的凹状的弯曲对应的曲面加工的形状。通过该曲面加工,即便绝缘电路基板5延伸,碳夹具3c也不会从绝缘电路基板5浮起,能够使下端面形成面接触,因此能够将半导体芯片1高精度地焊接接合于绝缘电路基板5上的预定位置。
绝缘电路基板5上形成如前所述的弯曲的原因在于,如图4所示,绝缘电路基板5、接合于绝缘电路基板5的两面的金属薄板(未图示)、焊料、焊接接合于绝缘电路基板5的下侧的厚金属散热板15等之间存在线膨胀系数之差。相对于线膨胀系数为17~23×10-6(1/℃)的金属,作为绝缘电路基板5的主材料的陶瓷的线膨胀系数为3.0~7.0×10-6(1/℃),因此线膨胀系数的差异较大,这是在焊接接合绝缘电路基板5和金属散热板时,产生弯曲的原因(双金属效应)。本发明的图3所示的碳夹具3c是适合应用于包含这种弯曲结构的半导体模块的焊接接合的结构。
以下,对于本发明的半导体装置的制造方法进行说明。在以下说明中,作为半导体装置,以半导体模块进行说明。图4为为了说明本发明的这种半导体模块的制造方法而参照的一般的半导体模块的剖面模式图。图中的符号使用上述的符号进行说明,前述绝缘电路基板5将氮化铝或氧化铝等绝缘性陶瓷基板作为主材料,并在两侧面粘贴了铜板等有利于焊接接合的金属薄板。尤其,表面侧的金属薄板分别以根据需要被划分的图案接合形成于基板表面,以使多个半导体芯片1分别根据需要能够单独焊接接合。该绝缘电路基板5的背面几乎在整个面都接合有铜等金属薄板,并且通过焊料板4接合而紧贴作为半导体模块200的封装的基底基板的、具有机械强度和散热功能的厚的金属散热板15。在接合于该绝缘电路基板5的表面的、加工有前述的所需的划分图案的金属薄板上,通过焊料板4接合而紧贴必要的半导体芯片1。并且,半导体芯片1的表面上的用于向外导出半导体功能的金属电极(集电极、发射极、栅极等)和外部引出端子18直接或根据需要通过前述绝缘电路基板5内的中转位置焊接。被所述树脂框架17包围的部分中封入保护用树脂,并将未图示的树脂盖贴合于树脂框架17,由此作为半导体模块200。
对于前述的半导体模块200内的半导体芯片1的焊接接合工艺,参照图4进行详细的说明。首先,在紧贴有外周设置外部端子18的树脂框架17的厚金属板15之上,中间夹着焊料板4而设置绝缘电路基板5,该绝缘电路基板5通过未图示的基板用碳夹具定位并被搭载。在该绝缘电路基板5之上,利用前述图1所示的本发明提供的碳夹具3将IGBT或FWD等半导体芯片1和焊料板4一起设置在预定位置的贯通孔2并进行定位布置。碳夹具3中形成有形状几乎与半导体芯片1相同且略大的贯通孔2,该贯通孔2构成为在将焊料板4和半导体芯片1放入该贯通孔2时,能够在绝缘电路基板5上的预定位置无偏斜地焊接接合半导体芯片1。将这种金属散热板15、绝缘电路基板5、碳夹具3、焊料板4、半导体芯片1等装配组件投入到温度达到焊料板4的熔融温度以上,例如300℃的减压加热炉(未图示)而将半导体芯片1焊接接合于绝缘电路基板5的预定位置。
根据以上说明的实施例1中记载的半导体装置的制造方法以及半导体芯片的定位夹具,能够防止减压焊接接合工艺中产生的熔融焊料飞沫的飞散,并抑制半导体芯片的故障的产生。

Claims (8)

1.一种半导体芯片的定位夹具,在将半导体芯片焊接于设置在绝缘电路基板的金属薄板上时使用,其特征在于,所述定位夹具具有用于嵌合所述半导体芯片的贯通孔,所述贯通孔的下端部具有切入部,该切入部具有以面向所述半导体芯片的方式切入的空间,
其中,设置于所述贯通孔下端部的切入部的高度为熔融焊料的厚度以上且半导体芯片的上表面以下。
2.根据权利要求1所述的半导体芯片的定位夹具,其特征在于,沿着所述定位夹具的下端面的方向的所述切入部的距离在所述切入部的高度以上。
3.根据权利要求1所述的半导体芯片的定位夹具,其特征在于,所述切入部设置于贯通孔的整个内周或一部分内周。
4.根据权利要求1所述的半导体芯片的定位夹具,其特征在于,所述切入部通过所述贯通孔下端部的倒角加工而形成。
5.根据权利要求1所述的半导体芯片的定位夹具,其特征在于,所述半导体芯片的定位夹具的厚度大于焊料板和半导体芯片的厚度之和。
6.根据权利要求1所述的半导体芯片的定位夹具,其特征在于,所述半导体芯片的定位夹具将碳作为主材料。
7.一种半导体装置的制造方法,其特征在于,包括如下工艺:在金属散热板上的其中一个面隔着焊料板装载绝缘电路基板,并在该绝缘电路基板的另一个面装载和固定半导体芯片的定位夹具,在所述定位夹具的贯通孔内设置焊料板和半导体芯片,在减压条件下加热至所述焊料板的熔融温度以上,以分别焊接接合所述金属散热板、绝缘电路基板以及半导体芯片,其中,该贯通孔的下端部具有切入部,该切入部具有以面向所述半导体芯片的方式切入的空间,且该切入部的高度为熔融焊料的厚度以上且半导体芯片的上表面以下。
8.根据权利要求7所述的半导体装置的制造方法,其特征在于,所述半导体芯片为绝缘栅双极型晶体管芯片和二极管芯片。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103453924A (zh) * 2013-09-18 2013-12-18 镇江艾科半导体有限公司 半导体芯片测试底板
CN104332415B (zh) * 2014-11-07 2017-02-15 无锡中微高科电子有限公司 一种半导体芯片的安装定位方法及定位制具
JP6330640B2 (ja) * 2014-12-09 2018-05-30 三菱電機株式会社 半導体装置の製造方法
CN104599990A (zh) * 2015-01-13 2015-05-06 中国科学院半导体研究所 Led共晶焊方法
CN104900575B (zh) * 2015-06-23 2018-11-20 上海航天电子通讯设备研究所 真空共晶焊的芯片定位夹具、制造方法及芯片转运方法
JP6042956B1 (ja) 2015-09-30 2016-12-14 オリジン電気株式会社 半田付け製品の製造方法
TWI642133B (zh) * 2016-10-20 2018-11-21 矽品精密工業股份有限公司 電子構件之置放製程及其應用之承載治具
JP7013717B2 (ja) 2017-08-17 2022-02-01 富士電機株式会社 半導体装置の製造方法及びはんだ付け補助治具
WO2019167254A1 (ja) * 2018-03-02 2019-09-06 新電元工業株式会社 半導体装置及び半導体装置の製造方法
JP7237972B2 (ja) * 2018-08-31 2023-03-13 三菱電機株式会社 冶具および半導体装置の製造方法
CN109576676B (zh) * 2018-12-25 2023-12-29 西安立芯光电科技有限公司 一种用于半导体激光器侧腔面镀膜的夹具
JP7167721B2 (ja) * 2019-01-10 2022-11-09 株式会社デンソー 半導体装置およびその製造方法
JP7050718B2 (ja) * 2019-05-16 2022-04-08 三菱電機株式会社 はんだ付け用位置決め治具

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101150076A (zh) * 2006-09-21 2008-03-26 矽品精密工业股份有限公司 半导体封装件制法与半导体元件定位结构及方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343448A (ja) * 1992-06-09 1993-12-24 Fuji Electric Co Ltd 半導体装置用の半田付け治具
JP2007194477A (ja) * 2006-01-20 2007-08-02 Toyota Industries Corp 位置決め治具、位置決め方法、半導体モジュールの製造方法及び半田付け装置
JP5136748B2 (ja) * 2007-04-16 2013-02-06 トヨタ自動車株式会社 素子の位置決め治具及び実装方法
JP5262408B2 (ja) * 2008-08-07 2013-08-14 富士電機株式会社 位置決め治具および半導体装置の製造方法
JP5116615B2 (ja) * 2008-09-02 2013-01-09 新電元工業株式会社 位置決め治具ユニット、及び、半田付け方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101150076A (zh) * 2006-09-21 2008-03-26 矽品精密工业股份有限公司 半导体封装件制法与半导体元件定位结构及方法

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