CN102967973A - 一种静电放电保护电路及驱动方法和显示面板 - Google Patents

一种静电放电保护电路及驱动方法和显示面板 Download PDF

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Abstract

本发明公开了一种静电放电ESD保护电路、显示面板及驱动方法，用以实现ESD保护电路正常工作时的低功耗和ESD发生时的电荷快速泄放，从而保护了显示面板内部像素电路的安全。本发明提供的一种ESD保护电路，包括第一薄膜晶体管，其漏极连接到数据信号端，源极和栅极连接作为节点；第二薄膜晶体管，其漏极连接到第一功率电压端，源极连接到数据信号端，栅极连接所述节点；第三薄膜晶体管，其漏极连接到数据信号端，源极连接到第二功率电压端，栅极连接到第三功率电压端；第四薄膜晶体管，其漏极与所述节点相连，源极和栅极连接第二功率电压端；自举电容，连接于所述节点和数据信号端之间。

Description

一种静电放电保护电路及驱动方法和显示面板
技术领域
本发明涉及液晶显示和有机发光显示领域，尤其涉及一种静电放电保护电路及驱动方法和发光器件的显示面板。
背景技术
静电放电（electro-static discharge，ESD）保护电路是薄膜晶体管TFT液晶显示LCD以及新兴的有机发光显示器AMOLED面板上的重要组成部分，它可以使显示器件免遭在生产、运输、工作过程中的静电伤害。如图1中所示的结构，为一般只有Vcom线的TFT LCD，而在有VGH线和VGL线的面板中，一般是有带栅极驱动的面板，结构如图2中所示。图1中所示面板中ESD保护电路的原理是：在正常工作时，Vdata（或Vgate）仅有漏电流或有较小的正向电流向Vcom线泄放。当ESD发生时，对于正、负两种电荷都迅速往Vcom线泄放，从而保证内部阵列不受损伤。其结构最简单但是也有较大的缺点，就是当Vdata（或Vgate）与Vcom有正向大于TFT阈值电压Vth时，会有正向电流向Vcom线泄放，这对面板本身和外围驱动电路都是一个比较坏的影响。图2中所示的ESD保护电路的原理与之类似，只是当ESD发生时，对于正、负两种电荷分别迅速往VGH线和VGL线泄放，不过在正常工作时，Vdata（或Vgate）仅有很小的漏电流流向Vcom线。
在专利US6515644中给出了几种常用的ESD保护电路的结构，如图3和图4所示。
图3中是最常见的ESD保护电路的结构，它由两个二极管连接的TFT B1011和TFT B102构成，它的保护过程是：当Vdata（或Vgate）上有正电荷积累时，TFT B102打开向Vcom线泄放电荷，当Vdata（或Vgate）上有负电荷积累时，TFTB101打开向Vcom线泄放电荷。但在正常工作时，如上文中所述，当Vdata（或Vgate）与Vcom有正向大于TFT阈值电压Vth时，会有正向电流向Vcom线泄放，这对面板本身和外围驱动电路都是一个比较不利的影响。
图4所示的ESD保护电路的结构在一定程度上解决了上述正常工作状态下漏电的问题，它的保护过程是：当Vdata（或Vgate）上有正电荷积累时，TFTB202传输正电压到打开TFT B203的栅极向Vcom线泄放电荷，当Vdata(或Vgate）上有负电荷积累时，TFT B201传输正电压到打开TFT3的栅极向Vcom线泄放电荷。正常工作时，与图3中所示电路不同的是，当Vdata（或Vgate）与Vcom有正向大于2倍TFT阈值电压2Vth时，才会有正向电流向Vcom线泄放，这在一定程度上解决了上述正常工作状态下漏电的问题。
以上ESD保护电路的结构在非晶硅a-Si TFT LCD制程中基本上解决了ESD危害带来的问题，在有Gate Driver集成的低温多晶硅LTPS面板上，通常有VGH线和VGL线，其ESD保护电路的结构可设计得更加合理。
例如，在一种ESD电路中，采用了图5中显示的结构，其由两个二极管连接的P型TFT组成，对于增强型的TFT，其正常的工作过程中并没有正向电流向Vcom线泄放，只有极微弱的反向漏电流漏向VGH线和VGL线。当ESD发生时，对于正、负两种电荷分别通过TFT B301和TFT B302迅速往VGH线和VGL线泄放。
但是，对于当前正在兴起的氧化物TFT，以上所有ESD保护电路结构中的二极管连接的TFT都存在严重的漏电问题，这是因为日前氧化物TFT通常是一个耗尽型的器件，对于一个耗尽型的TFT，当其Vgs=0V时，TFT是已经导通的。也就是说，之前各结构中二极管连接的TFT已经不能再看做一个二极管了，因为无论其两端电压为正还是负，其都是导通的。正因为如此，假如采用现有的ESD保护电路结构设计面板，那么在面板正常工作时，Vdata线和Vgate线将向Vcom线(VGH线和VGL线)漏走大量电流，以至于使面板内部不能正常工作，也可能使外部驱动电路受到损坏。
目前，针对耗尽型TFT设计的ESD保护电路中，采用分压电路形态的耗尽型N型TFT的ESD保护电路，可以再一定程度上解决严重的漏电问题。如图6所示的ESD保护电路中，TFT B401的漏极接VGH，这样做的优点是，正常工作时，分压电路不会吸收Vdata线上的电流。但缺点是Vdata线上有正电荷要泄放时，Vnet1的最高电压限制在VGH，TFT B403的打开程度较低，电流泄放慢。
发明内容
本发明提供了一种ESD保护电路及显示面板和驱动方法，用以实现ESD保护电路正常工作时的低功耗和ESD发生时的电荷快速泄放，从而保护了显示面板内部像素电路的安全。
本发明实施例提供的一种ESD保护电路，包括：
第一薄膜晶体管，其漏极连接到数据信号端，源极和栅极连接作为节点；
第二薄膜晶体管，其漏极连接到第一功率电压端，源极连接到数据信号端，栅极连接所述节点；
第三薄膜晶体管，其漏极连接到数据信号端，源极连接到第二功率电压端，栅极连接到第三功率电压端；
第四薄膜晶体管，其漏极与所述节点相连，源极和栅极连接第二功率电压端；
自举电容，连接于所述节点和数据信号端之间。
本发明提供的一种发光器件的显示面板，包括上述的ESD保护电路。
本发明实施例提供的一种上述ESD保护电路的驱动的驱动方法，包括：
正常工作时，第一薄膜晶体管和第四薄膜晶体管导通，第二薄膜晶体管和第三薄膜晶体管断开；
当有ESD发生时，第二薄膜晶体管导通将数据信号端积累的电荷泄放至第一功率电压端，或第三薄膜晶体管导通将数据信号端积累的电荷泄放至第二功率电压端。
本发明提供了一种ESD保护电路、显示面板及驱动方法。本发明提供的一种ESD保护电路，由四个TFT和一个自举电容组成。正常工作时，将第二薄膜晶体管和第三薄膜晶体管的栅极分别置于比其源极更低的电压，整个电路中只有第一薄膜晶体管和第四薄膜晶体管导通，产生很小的电流，以保持低的功耗和不影响数据信号电压和第二功率电压。当有ESD发生时，能够保证电荷的快速释放，从而保证内部像素电路的安全。
附图说明
图1为现有技术中一种TFT的阵列结构及周边的ESD保护电路；
图2为现有技术中另一种TFT阵列结构及周边的ESD保护电路；
图3为专利US6515644中提到的常用的ESD保护电路结构；
图4为专利US6515644中提到的另一种常用的ESD保护电路结构；
图5为现有技术中采用的一种ESD保护电路结构；
图6为现有技术中一种分压电路形态的耗尽型NTFT的ESD保护电路；
图7为本发明实施例提供的一种耗尽型NTFT的ESD保护电路；
图8为采用耗尽型TFT时，图7所示的ESD保护电路结构与图5所示的ESD保护电路结构所产生漏电流的对比图；
图9为图7所示的本发明提供的ESD保护电路结构与图6所示的现有技术中的ESD保护电路放电情况的对比图；
图10为本发明提供的另一种耗尽型PTFT的ESD的保护电路。
具体实施方式
本发明实施例提供了一种ESD保护电路、包含该保护电路的发光器件的显示面板及该保护电路的驱动方法，用以实现ESD保护电路正常工作时的低功耗和ESD发生时的电荷快速泄放，从而保护了显示面板内部像素电路的安全。
本发明实施例提供的一种ESD保护电路，包括：
第一薄膜晶体管，其漏极连接到数据信号端，源极和栅极连接作为节点；
第二薄膜晶体管，其漏极连接到第一功率电压端，源极连接到数据信号端，栅极连接所述节点；
第三薄膜晶体管，其漏极连接到数据信号端，源极连接到第二功率电压端，栅极连接到第三功率电压端；
第四薄膜晶体管，其漏极与所述节点相连，源极和栅极连接第二功率电压端；
自举电容，连接于所述节点和数据信号端之间。
较佳地，所述第一薄膜晶体管和第四薄膜晶体管为工作电流不超过1μA的TFT。
较佳地，所述第一薄膜晶体管和第四薄膜晶体管为工作电流为0.1μA的TFT。
较佳地，该ESD保护电路中，所有的薄膜晶体管均为耗尽型薄膜晶体管TFT。
较佳地，该ESD保护电路中所有的薄膜晶体管均为N型耗尽型薄膜晶体管TFT时，所述第一功率电压高于第二功率电压，第二功率电压高于第三功率电压，数据信号的电压位于第一功率电压和第二功率电压之间。
较佳地，该ESD保护电路中所有的薄膜晶体管均为P型耗尽型薄膜晶体管TFT时，所述第一功率电压低于第二功率电压，第二功率电压低于第三功率电压，数据信号的电压位于第一功率电压和第二功率电压之间。
较佳地，所述自举电容为金属氧化物半导体MOS自举电容。采用MOS自举电容为优选方案，也可以采用其他自举电容，如两层金属结构的自举电容。
下面结合附图和具体实施例，对本发明进行详细描述。
实施例1
参见图7，本发明实施例提供的一种ESD保护电路，包括：
第一薄膜晶体管101，其漏极连接到数据信号端Vdata，源极和栅极连接作为节点Vnet，连接第四薄膜晶体管104的漏极；
第二薄膜晶体管102，其漏极连接到第一功率电压端VGH，源极连接到数据信号端Vdata，栅极连接所述节点Vnet；
第三薄膜晶体管103，其漏极连接到数据信号端Vdata，源极连接到第二功率电压端VGL，栅极连接到第三功率电压端VGL2；
第四薄膜晶体管104的源极和栅极连接第二功率电压端VGL；
自举电容C1位于节点Vnet和数据信号端Vdata之间。
在本实施例1中，所有的TFT均为N型耗尽型TFT，其中，第一功率电压VGH高于第二功率电压VGL，第二功率电压VGL高于第三功率电压VGL2，数据信号的电压位于第一功率电压VGH和第二功率电压VGL之间。一般情况下，VGH和VGL分别为栅极扫描信号的高电平和低电平。
需要说明的是，作为优选方案，本实施例1中，所述第一薄膜晶体管和第四薄膜晶体管为工作电流不超过1μA的耗尽型TFT，例如所述第一薄膜晶体管和第四薄膜晶体管为工作电流为0.1μA的耗尽型TFT。这样做的优点是，不会影响正常的输入信号，并适当减小功耗。同时，所述自举电容C1为金属氧化物半导体MOS电容，其占用面积小，所以单位面积容值较大，更利于生产。以上说明在实施例2中也相同，不再赘述。
本发明实施例1提的ESD保护电路，将第二薄膜晶体管102的栅极置于比其源极更低的电压Vnet，将第三薄膜晶体管103的栅极置于比其源极更低的电压VGL2，其中Vnet通过第一薄膜晶体管101和第四薄膜晶体管104分压得到。此ESD保护电路的工作方法，包括：
正常工作时，第一薄膜晶体管和第四薄膜晶体管导通，第二薄膜晶体管和第三薄膜晶体管断开；
当有ESD发生时，第二薄膜晶体管导通将数据信号端积累的电荷泄放至第一功率电压端，或第三薄膜晶体管导通将数据信号端积累的电荷泄放至第二功率电压端。
具体地，正常工作时，第一薄膜晶体管101和第四薄膜晶体管104导通，产生分压Vnet，第二薄膜晶体管102由于其栅极置于比其源极更低的电压Vnet，第三薄膜晶体管103的栅极置于比其源极更低的电压VGL2，所以第二薄膜晶体管102不导通或微通（本发明中，微通指电流不超过0.1μA），第三薄膜晶体管103不导通，因此不影响信号进入阵列区的像素单元，由于第一薄膜晶体管101和第四薄膜晶体管104的工作电流很小，因此保持了低的功耗，且不影响VGH和VGL电压；
当有ESD发生时，当有正电荷在数据信号端Vdata线上积累时，Vdata的电位升高，Vnet分压也将成比例的增高，当Vnet高到VGH+Vth2时，其中，Vth2为耗尽型的第二薄膜晶体管102的阈值电压，为负值，第二薄膜晶体管102导通，在Vnet高于VGH时将数据信号端Vdata线上积累的电荷泄放至VGH线，同时自举电容C1还可以加快正电荷的泄放过程，更可靠的起到保护作用；
当有负电荷在数据信号端Vdata线上积累时，Vdata的电位降低，当Vdata低到VGL2-Vth3时，其中，Vth3为耗尽型的第三薄膜晶体管103的阈值电压，为负值，第三薄膜晶体管103导通，将负电荷泄放至VGL端。
ESD发生得越严重，泄放电流将随栅源间电压的平方关系增长。如有正电荷在Vdata线上积累时，Vdata线的电位升高，此时TFT1的导通能力增强，Vnet的电压也将增高，当Vnet高到VGH+Vth2，其流向VGH线的电流将正比于Vnet-VGH-Vth2的平方。而且，相比图6中的结构，Vnet的电压并没有最高VGH的限制。相反如有负电荷在Vdata线上积累时，Vdata线的电位降低，当它低到VGL2-Vth3时，其流向VGL线的电流将正比于VGL-Vdata-Vth3的平方。所以ESD发生时，它能迅速将电荷导走避免其损伤到内部的像素单元。
为了验证其正常工作时的漏电流情况，我们将本发明实施例1中的ESD保护电路结构和图5所示的ESD保护电路结构漏电情况做了如下对比的电路仿真。
两个电路除了结构不一样外，其它都采用一致的条件。例如，均采用了同一种仿真模型，它们均含有阈值电压为-2V的N型TFT。为了方便比较，本发明中的TFT 102、TFT 103和图5所示的ESD保护电路结构中的TFT B301和TFT B302的宽长比也设计为同一尺寸，均为20um／4um。VGH均为7V，VGL均为-3V，VGL2均为-5V。这种情况下，我们从0V到4V扫描Vdata的电压，以观察Vdata线流向VGH线和VGL线的漏电流。
如图8中可以看到，采用图5所示的ESD保护电路结构标注为ivgh1、ivgl1、idata1在Vdata的全程扫描中，产生了较大的正向漏电流，超过了20uA。而采用本发明中的ESD保护电路在Vdata的全程扫描中，标注为ivgh、ivgl、idata都只通过较小的TFT的漏电流，在5uA以下。
为了验证Vnet的电压并没有最高VGH的限制的优点，我们将本发明实施例1的ESD保护电路与图6中电路做了如下对比仿真。
两个电路对比，本发明中TFT 101与图6中对应的TFT B401的连接关系不一样，其它都采用一致的条件。均采用了同一种仿真模型，它们均含有阈值电压为-2V的N型TFT。为了方便比较，TFT 102和TFT 103与TFT B403和TFT B404的宽长比也设计为同一尺寸。VGH均为7V，VGL均为-3V，VGL2为-6V。在这种情况下，我们从-7V到15V扫描Vdata的电压，以观察Vdata线流向VGH线和VGL线的保护电流。
如图9中可以看到，对于Vdata线负电荷积累即Vdata负压时情况，对比电路的ivgl1与本发明的ivgl几乎重叠。但是，对比电路在正电荷积累即Vdata正压时情况时的电流ivgh1远小于本发明中的电流ivgh，说明本发明对正电荷的释放要远好于对比电路。
实施例2
参见图10，本发明实施例2提供的ESD保护电路，包括：
第一薄膜晶体管201，其漏极连接到数据信号端Vdata，源极和栅极连接作为节点Vnet，连接第四薄膜晶体管204的漏极；
第二薄膜晶体管202，其漏极连接到第一功率电压端VGL，源极连接到数据信号端Vdata，栅极连接所述节点Vnet；
第三薄膜晶体管203，其漏极连接到数据信号端Vdata，源极连接到第二功率电压端VGH，栅极连接到第三功率电压端VGH2；
第四薄膜晶体管204的源极和栅极连接第二功率电压端VGH；
自举电容C2位于节点Vnet和数据信号端Vdata之间。
在本实施例2中，所有的TFT均为P型耗尽型TFT，其中，第一功率电压VGL低于第二功率电压VGH，第二功率电压VGH低于第三功率电压VGH2，数据信号的电压位于第一功率电压VGL和第二功率电压VGH2之间。一般情况下，VGH和VGL分别为栅极扫描信号的高电平和低电平。
此ESD保护电路的工作原理，包括：
正常工作时，第一薄膜晶体管和第四薄膜晶体管导通，第二薄膜晶体管和第三薄膜晶体管断开；
当有ESD发生时，第二薄膜晶体管导通将数据信号端积累的电荷泄放至第一功率电压端，或第三薄膜晶体管导通将数据信号端积累的电荷泄放至第二功率电压端。
具体地，
正常工作时，小宽长比的TFT 201、TFT 204导通，分压产生TFT 202的栅极电压，TFT 202不导通或微通，TFT 203不导通，不影响信号进入阵列区的像素单元，整个电路只有TFT 201、TFT 204产生很小的电流，以保持低的功耗和不致影响Vdata和VGH电压；
若正电荷在数据信号端Vdata积累时，数据信号端的电压Vdata作为第三薄膜晶体管203的源极电压，当Vdata高到VGH2+Vth3时，第三薄膜晶体管203将导通，在Vdata高于VGH时，将正电荷泄放至第二功率电压端VGH；当有负电荷在数据信号端Vdata积累时，Vnet的电压作为第二薄膜晶体管202的栅极电压，当Vnet低到VGL-Vth2时，第二薄膜晶体管202将导通，将负电荷泄放至第一功率电压端VGL，自举电容C2加快负电荷的泄放。
本发明提供的一种发光器件的显示面板，包括上述的ESD保护电路。
需要说明的是，在本发明中，VGH和VGL为栅极扫描信号的高电平和低电平，也可以是专门用来ESD保护的引出线，分别引出到外电路，接到特定的电平上，这样做的优点是，使得显示面板的抗干扰能力更强，缺点是使外部电路系统变得复杂。
综上所述，本发明提供的一种ESD保护电路，是针对耗尽型TFT设计的。由四个耗尽型的TFT和一个自举电容组成。正常工作时，第一薄膜晶体管和第四薄膜晶体管导通，分压产生第二薄膜晶体管的栅极电压，第二薄膜晶体管不导通或微通，第三薄膜晶体管不导通，不影响数据信号进入阵列区的像素单元，整个电路中只有第一薄膜晶体管和第四薄膜晶体管产生很小的电流，从而解决了氧化物TFT以及其他类型的TFT的ESD保护电路在正常工作状态下有较大漏电流的问题，保持了低的功耗和不影响数据信号电压和第二功率电压。当有ESD发生时，能实现电流随栅源间电压的平方关系增长，从而迅速将电荷导走避免其损伤到内部的像素单元。同时，对于N型的TFT，自举电容可以加快正电荷的泄放过程，对于P型的TFT，自举电容可以加快负电荷的泄放过程，更可靠的起到保护作用。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (11)

1.一种静电放电ESD保护电路，其特征在于，该ESD保护电路包括：
第一薄膜晶体管，其漏极连接到数据信号端，源极和栅极连接作为节点Vnet；
第二薄膜晶体管，其漏极连接到第一功率电压端，源极连接到数据信号端，栅极连接所述节点Vnet；
第三薄膜晶体管，其漏极连接到数据信号端，源极连接到第二功率电压端，栅极连接到第三功率电压端；
第四薄膜晶体管，其漏极与所述节点Vnet相连，源极和栅极连接第二功率电压端；
自举电容，连接于所述节点Vnet和数据信号端之间。
2.根据权利要求1所述的ESD保护电路，其特征在于，所述第一薄膜晶体管和第四薄膜晶体管为工作电流不超过1μA的TFT。
3.根据权利要求2所述的ESD保护电路，其特征在于，所述第一薄膜晶体管和第四薄膜晶体管为工作电流为0.1μA的TFT。
4.根据权利要求2所述的ESD保护电路，其特征在于，该ESD保护电路中，所有的薄膜晶体管均为耗尽型薄膜晶体管TFT。
5.根据权利要求4所述的ESD保护电路，其特征在于，该ESD保护电路中所有的薄膜晶体管均为N型耗尽型薄膜晶体管TFT时，所述第一功率电压高于第二功率电压，第二功率电压高于第三功率电压，数据信号的电压位于第一功率电压和第二功率电压之间。
6.根据权利要求4所述的ESD保护电路，其特征在于，该ESD保护电路中所有的薄膜晶体管均为P型耗尽型薄膜晶体管TFT时，所述第一功率电压低于第二功率电压，第二功率电压低于第三功率电压，数据信号的电压位于第一功率电压和第二功率电压之间。
7.根据权利要求1所述的ESD保护电路，其特征在于，所述自举电容为金属氧化物半导体MOS电容。
8.一种发光器件的显示面板，其特征在于，该发光器件的显示面板包括权利要求1~7任一权项所述的ESD保护电路。
9.一种权利要求1~7任一权项所述的ESD保护电路的驱动方法，其特征在于，该方法包括：
正常工作时，第一薄膜晶体管和第四薄膜晶体管导通，第二薄膜晶体管和第三薄膜晶体管断开；
当有ESD发生时，第二薄膜晶体管导通将数据信号端积累的电荷泄放至第一功率电压端，或第三薄膜晶体管导通将数据信号端积累的电荷泄放至第二功率电压端。
10.根据权利要求9所述的ESD保护电路的驱动方法，其特征在于，当有ESD发生时，第二薄膜晶体管导通将数据信号端积累的电荷泄放至第一功率电压端，或第三薄膜晶体管导通将数据信号端积累的电荷泄放至第二功率电压端，具体包括：
当所述ESD保护电路中的所有TFT均为N型TFT，并且正电荷在数据信号端积累时，Vnet作为第二薄膜晶体管的栅极电压，当其大于或等于第一功率电压与第二薄膜晶体管的阈值电压之和时，第二薄膜晶体管将导通，将正电荷泄放至第一功率电压端，自举电容加快正电荷的泄放；当有负电荷在数据信号端积累时，数据信号端的电压作为第三薄膜晶体管的源极电压，当其小于或等于第三功率电压与第三薄膜晶体管的阈值电压的差值时，第三薄膜晶体管导通，将负电荷泄放至第二功率电压端。
11.根据权利要求9所述的ESD保护电路的驱动方法，其特征在于，当有ESD发生时，第二薄膜晶体管导通将数据信号端积累的电荷泄放至第一功率电压端，或第三薄膜晶体管导通将数据信号端积累的电荷泄放至第二功率电压端，具体包括：
当所述ESD保护电路中的所有TFT均为P型TFT，并且正电荷在数据信号端积累时，数据信号端的电压作为第三薄膜晶体管的栅极电压，当其大于或等于第三功率电压与第三薄膜晶体管的栅极电压之和时，第三薄膜晶体管将导通，将正电荷泄放至第二功率电压端；当有负电荷在数据信号端积累时，Vnet作为第二薄膜晶体管的栅极电压，当其小于或等于第一功率电压与第二薄膜晶体管的阈值电压之和时，第二薄膜晶体管将导通，将负电荷泄放至第一功率电压端，自举电容加快负电荷的泄放。
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