CN106019115B

CN106019115B - 测试电路

Info

Publication number: CN106019115B
Application number: CN201610549964.0A
Authority: CN
Inventors: 马亮; 赵莽
Original assignee: Wuhan China Star Optoelectronics Technology Co Ltd
Current assignee: Wuhan China Star Optoelectronics Technology Co Ltd
Priority date: 2016-07-13
Filing date: 2016-07-13
Publication date: 2018-09-04
Anticipated expiration: 2036-07-13
Also published as: CN106019115A

Abstract

本发明公开了一种测试电路，其包括：信号产生模块用于生成与所述数据线对应的测试数据信号；控制模块用于在所述测试电路处于工作状态时，控制所述测试数据信号的输出；静电抑制模块，与所述第一静电控制端、所述第二静电控制端、所述控制模块以及所述信号产生模块连接，所述静电抑制模块用于在所述测试电路处于非工作状态时，阻止所述数据输出端输出。本发明的测试电路，避免了静电对显示画面的影响，提高了显示效果。

Description

测试电路

【技术领域】

本发明涉及驱动技术领域，特别涉及一种测试电路。

【背景技术】

随着低温多晶硅(LTPS)半导体薄膜晶体管的发展，由于LTPS半导体本身超高载流子迁移率的特性，相应的面板周边的集成电路也成为大家关注的焦点。

现有的测试电路(Array Test区域)，用于在Array基板制作完成之后，对阵列基板的电性进行测试；测试电路通过外部扎针输入的公共信号和时钟信号生成多个测试数据信号，并通过驱动芯片提供的控制信号控制多个薄膜晶体管的开启和关闭，以控制测试数据信号的输出；每个薄膜晶体管连接一条数据线。

当测试电路工作时，控制信号为高电平，且外部扎针有输入信号；当测试电路工作时，控制信号为低电平，外部扎针无输入信号；导致薄膜晶体管的输入端处于浮动(Floating)状态，也即不受任何信号的控制。如果当Floating端口有很大的负极性静电(比如大于薄膜晶体管的控制端的电压)导入时，会使得薄膜晶体管的栅极到源极之间的电压Vgs>0，将会出现导通的状况，此时负极性的静电会导入到显示区域的数据线(Dataline)上，此时面板可能会出现显示画面异常的情况，从而降低了面板的显示效果。

故，有必要提出一种测试电路，以解决上述技术问题。

【发明内容】

本发明的目的在于提供一种测试电路，以解决现有技术中现有测试电路的容易在测试完毕时，容易将静电输入到显示区域中，导致面板的显示异常的技术问题。

为解决上述问题，本发明的技术方案如下：

一种测试电路，其包括：

其中所述测试电路用于对显示区域的薄膜晶体管进行检测；所述显示区域包括n条数据线，其中n大于等于2；

测试公共信号输入端、测试时钟信号输入端、测试控制端、n个数据输出端、第一静电控制端、第二静电控制端；所述数据输出端用于向对应的所述数据线输入测试数据信号；所述数据输出端与所述数据线一一对应；

所述测试电路还包括：

信号产生模块，分别与所述测试公共信号输入端、所述测试时钟信号输入端连接；所述信号产生模块用于生成与所述数据线对应的测试数据信号；

控制模块，分别与所述测试控制端以及n个数据输出端连接，所述控制模块用于在所述测试电路处于工作状态时，控制所述测试数据信号的输出；

静电抑制模块，与所述第一静电控制端、所述第二静电控制端、所述控制模块以及所述信号产生模块连接，所述静电抑制模块用于在所述测试电路处于非工作状态时，阻止所述数据输出端输出。

本发明的测试电路，由于在现有的测试电路的基础上增加了静电抑制模块，通过该模块控制与每个数据线连接的薄膜晶体管的源极的输入电压，使得栅极到源极之间的电压Vgs<0，从而避免了静电对显示画面的影响，提高了显示效果。

【附图说明】

图1为现有的显示面板的结构示意图；

图2为现有的测试电路的电路图；

图3为图2中测试电路在非工作状态时的等效电路图；

图4为本发明的第一种测试电路的电路图；

图5为本发明的显示面板的结构示意图；

图6为测试电路在255灰阶下正帧充电过程中控制模块的薄膜晶体管的工作示意图；

图7为测试电路在255灰阶下负帧充电过程中控制模块的薄膜晶体管的工作示意图；

图8为测试电路在127灰阶下正帧充电过程中控制模块的薄膜晶体管的工作示意图；

图9为测试电路在127灰阶下负帧充电过程中控制模块的薄膜晶体管的工作示意图；

图10为本发明的第二种测试电路的电路图。

【具体实施方式】

以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是以相同标号表示。

请参照图1，图1为现有的显示面板的结构示意图。

如图1所示，现有的面板的组成部分包括：测试电路区域11(也即Array Test区域)、显示区域12(AA区)，GOA(Gate On Array)区域13、多路复用选择(Demux)区域14、扇出(Fanout)区域15、WOA(Wire On Array)区域16、驱动芯片(IC)区域17、柔性连接器(FPC)区域18；其中，Array Test区域11用于在阵列(Array)基板制作完成之后，对Array基板的电性进行测试；AA区12包括多个像素单元，每个像素单元包括红色像素、蓝色像素、绿色像素，AA区用于像素的显示；GOA区域13，用于产生显示区域内的TFT的栅极驱动信号；Fanout区域15，用于实现IC与AA区的数据线之间的走线连接；Demux区域14，用于将从IC侧引出的输出端进行拆分，以实现多条Dataline的驱动；WOA区域16，用于面板周围走线的连接；IC区域17，用于IC的粘合(Bonding)，该驱动芯片用于提供AA区域的数据信号；FPC区域18，用于FPC的Bonding，通过FPC连接电路板。其中测试电路区域11通过连接线19与IC区域17连接，以向测试电路提供测试控制信号(ATEN)，具体地，在测试电路工作时，测试控制信号为高电平，当测试电路测试完成之后，测试控制信号为低电平，也即将测试电路关闭，防止测试电路对于AA区显示影响。

如图2所示，现有的测试电路的电路图。以显示面板具有6条数据线为例。其中，测试电路包括信号产生模块、该信号产生模块包括第一信号产生模块100、第二信号产生模块200、控制模块300；

第一信号产生模块100也即第一级多路分配器，通过面板上的测试时钟信号输入端(接入点)，其输入的信号为AC1、AC2，将测试公共信号输入端(接入点)输入的公共信号A分成两个测试数据信号。第二信号产生模块100也即第二级多路分配器，通过测试时钟信号输入端，其输入的信号为AC3、AC4和AC5，将第一级多路分配器生成的两个测试数据信号中的每个信号分成三个测试数据信号。控制模块300，通过测试控制端输入的ATEN信号控制测试电路与AA区的连通性。

当测试电路工作时，ATEN信号为高电平，薄膜晶体管T9～T14闭合。通过AC1～AC5的分时操作实现输入到数据线D1～D6上的信号的改变。当测试电路不工作时，ATEN信号为低电平，薄膜晶体管T9～T14断开。此时，不管AC1～AC5信号如何切换，都不会影响到输入到D1～D6的信号。当测试电路关闭之后，面板开始正常工作，此时数据线D1～D6通过IC输出的信号和GOA电路输出的信号进行充电控制。比如IC输出的信号为数据信号，GOA电路输出的信号为扫描信号。

如图3所示，当测试电路关闭之后，数据线D1～D6由于受到IC和GOA电路的控制，电位在(-5V～5V)之间变化。然而，由于此时测试公共信号输入端未输出公共信号，也即薄膜晶体管T9～T14的源极无信号输入，即处于Floating状态。当面板在进行正常工作时，数据线D1～D6上的电压在-5V～5V之间变化，ATEN信号为低电平(-7V)。此时，如果Floating端口有很大的负极性静电(小于-7V)导入时，使得薄膜晶体管T9～T14的栅极源极之间的电压Vgs>0，将会导致T9～T14导通，从而使得负极性的静电会导入到AA区Dataline上，导致面板可能会出现显示画面的异常的情况，降低了显示效果。

同时，由于薄膜晶体管T9～T14的输入端处于Floating状态，由于不受任何信号线控制，因此很有可能造成薄膜晶体管T9～T14漏电增大和不均的情况，进而影响AA区的显示效果。

参考图4，图4为本发明的第一种测试电路的电路图。

本发明的测试电路用于对显示区域的薄膜晶体管进行检测；也即检测像素单元的薄膜晶体管是否损坏，所述显示区域包括n条数据线，其中n大于等于2；

本发明的测试电路包括测试公共信号输入端21、测试时钟信号输入端22-26、测试控制端27、n个数据输出端(比如31-36，尽管图4中仅仅示出6条数据线，但是并不能对本发明的技术方案构成限制，并发明可以应用于大于2条数据线的任何一个液晶显示面板中)、第一静电控制端28(ATDE)、第二静电控制端29(ATDO)；所述数据输出端用于向对应的所述数据线D1～D6输入测试数据信号(用于测试)；所述数据输出端与所述数据线一一对应；

所述测试公共信号输入端21输入的信号为A；测试时钟信号输入端22输入的信号为AC1～AC5；测试控制端27输入的信号为ATEN；第一静电控制端28输入的信号为ATDE、第二静电控制端29输入的信号为ATDO；结合图5，该测试控制端27通过连接线19与驱动芯片17连接，第一静电控制端28以及第二静电控制端29也分别通过连接线41、42与驱动芯片17连接；也即信号ATEN、ATDE、ATDO都由驱动芯片提供。

返回图4，所述测试电路还包括：

信号产生模块100和200，分别与所述测试公共信号输入端21、所述测试时钟信号输入端22-26连接；所述信号产生模块用于生成与所述数据线对应的测试数据信号；比如生成6个测试数据信号。

控制模块300，分别与所述测试控制端27以及n个数据输出端31-36连接，所述控制模块300用于在所述测试电路处于工作状态时，控制所述测试数据信号的输出。也即当显示面板未显示时，在显示区域输入测试数据信号。

静电抑制模块400，与所述第一静电控制端28、所述第二静电控制端29、所述控制模块300以及所述信号产生模块连接，所述静电抑制模块400用于在所述测试电路处于非工作状态时，阻止所述数据输出端输出。也即当显示区域显示过程中，静电抑制模块防止静电输入所述数据输出端，从而避免影响显示效果。

所述信号产生模块具有n个输出端；该输出端比如为图4中薄膜晶体管T3-T8的漏极；

所述静电抑制模块400包括第一静电抑制单元和第二静电抑制单元；所述第一静电抑制单元包括第一薄膜晶体管组P1、P3、P5；

所述第一薄膜晶体管组中的每个薄膜晶体管的第一抑制输出端与所述信号产生模块的第2k+1输出端中的一个连接；每个所述第一抑制输出端对应一所述第2k+1输出端；所述第一薄膜晶体管组中的每个薄膜晶体管的输入端与所述第一静电控制端连接；其中k大于等于0；所述第一薄膜晶体管组中的每个薄膜晶体管的控制端与所述测试控制端27连接。

比如P1的输出端与T3的输出端连接，P3的输出端与T5的输出端连接，P5的输出端与T7的输出端连接；即第一薄膜晶体管组中的薄膜晶体管与信号产生模块奇数列的输出端连接；P1、P3、P5的输入端都连接第一静电控制端28；P1、P3、P5的控制端都连接测试控制端27。

所述第二静电抑制单元包括第二薄膜晶体管组P2、P4、P6；

所述第二薄膜晶体管组中的每个薄膜晶体管的第二抑制输出端与所述信号产生模块的第2k输出端中的一个连接，每个所述第二抑制输出端对应一所述第2k输出端；所述第二薄膜晶体管组中的每个薄膜晶体管的输入端与所述第二静电控制端连接；所述第二薄膜晶体管组中的每个薄膜晶体管的控制端与所述测试控制端连接。

比如，P2的输出端与T4的输出端连接，P4的输出端与T6的输出端连接，P6的输出端与T8的输出端连接；即第一薄膜晶体管组中的薄膜晶体管与信号产生模块偶数列的输出端连接；P2、P4、P6的输入端都连接第二静电控制端29；P2、P4、P6的控制端都连接测试控制端27。

所述测试时钟信号输入端包括m个总测试时钟信号输入端，比如22、23；所述信号产生模块包括第一信号产生单元100和第二信号产生单元200；

所述第一信号产生单元100包括第三薄膜晶体管组，所述第三薄膜晶体管组包括m个复用薄膜晶体管；其中所述复用薄膜晶体管与所述总测试时钟信号输入端一一对应；

所述复用薄膜晶体管的输入端与所述测试公共信号输入端21连接，所述复用薄膜晶体管的控制端与对应的所述总测试时钟信号输入端连接，其中m大于0。

所述测试时钟信号输入端包括r个子测试时钟信号输入端，比如24-26；

所述第二信号产生单元200包括m个第四薄膜晶体管组，所述第四薄膜晶体管组包括r级分级薄膜晶体管；其中每一级所述分级薄膜晶体管连接一与所述子测试时钟信号输入端；所述第四薄膜晶体管组与所述复用薄膜晶体管一一对应；

同一所述第四薄膜晶体管组中的所述分级薄膜晶体管的输入端与对应的所述复用薄膜晶体管的输出端连接，所述分级薄膜晶体管的控制端与对应的所述子测试时钟信号输入端连接；所述分级薄膜晶体管的输出端与所述第一抑制输出端或者所述第二抑制输出端连接，其中n等于m与r的乘积，r大于0。

比如当面板有6条数据线时，所述第一信号产生单元100包括2个薄膜晶体管以及两个总测试时钟信号输入端22、23，所述第二信号产生单元200包括2个薄膜晶体管组，每个薄膜晶体管组包括3个薄膜晶体管以及三个子测试时钟信号输入端24-26。所述第一信号产生单元100包括第三薄膜晶体管组，所述第三薄膜晶体管组包括2个复用薄膜晶体管；其中所述复用薄膜晶体管与所述总测试时钟信号输入端一一对应；

所述复用薄膜晶体管T1、T2的输入端与所述测试公共信号输入端21连接，所述复用薄膜晶体管T1的控制端与对应的所述总测试时钟信号输入端22连接，所述复用薄膜晶体管T2的控制端与对应的所述总测试时钟信号输入端23连接.

所述第二信号产生单元200包括2个第四薄膜晶体管组，每个所述第四薄膜晶体管组包括3级分级薄膜晶体管；T3为第一个第四薄膜晶体管组的第一级分级薄膜晶体管；T4为第一个第四薄膜晶体管组的第二级分级薄膜晶体管；T5为第一个第四薄膜晶体管组的第三级分级薄膜晶体管；T6为第二个第四薄膜晶体管组的第一级分级薄膜晶体管；T7为第二个第四薄膜晶体管组的第二级分级薄膜晶体管；T8为第二个第四薄膜晶体管组的第三级分级薄膜晶体管；T3、T6的控制端连接子测试时钟信号输入端26；T4、T7的控制端连接子测试时钟信号输入端25；T5、T8的控制端连接子测试时钟信号输入端24。T3、T4、T5的输入端连接T1的输出端；T6、T7、T8的输入端连接T2的输出端；T3输出端连接P1的输出端；T4输出端连接P2的输出端；T5输出端连接P3的输出端；T6输出端连接P4的输出端；T7输出端连接P5的输出端；T8输出端连接P6的输出端；从而将公共信号A分为6个测试数据信号。

比如当面板有8条数据线时，所述第一信号产生单元100包括2个薄膜晶体管以及两个总测试时钟信号输入端，所述第二信号产生单元200包括4个薄膜晶体管组，每个薄膜晶体管组包括4个薄膜晶体管以及4个子测试时钟信号输入端。

所述控制模块300包括第五薄膜晶体管组，所述第五薄膜晶体管组包括n个测试薄膜晶体管；

所述测试薄膜晶体管的输入端与对应的所述分级薄膜晶体管的输出端连接，所述测试薄膜晶体管的输出端与对应的所述数据输出端连接，其中所述测试薄膜晶体管的输出端与所述数据输出端一一对应，所述测试薄膜晶体管的控制端与所述测试控制端连接。

比如，所述第五薄膜晶体管组包括6个测试薄膜晶体管T9-T14；测试薄膜晶体管T9-T14的输入端分别连接分级薄膜晶体管T3-T8的输出端中的一个；测试薄膜晶体管T9-T14的输出端分别连接数据输出端31-36中的一个。

所述信号产生模块100、200中的薄膜晶体管为NPN型薄膜晶体管，所述控制模块300中的薄膜晶体管也为NPN型薄膜晶体管，所述静电抑制模块400中的薄膜晶体管为PNP型薄膜晶体管。

由于通常情况下AA区像素采用列反转的方式进行驱动，即每一列Pixel采用正负极性的方式进行驱动，比如第一列和第二列Pixel在一帧内的电位极性不同。因此，由于现有测试电路第一列和第二列数据线上的测试电路的薄膜晶体管的漏电情况不一样，而且同一列Pixel正负帧的漏电情况也不一样，也会容易造成显示画面异常的状况。

因此优选地，所述数据线D1-D6用于在所述测试电路处于非工作状态时接收数据信号，所述第一静电控制端输入的信号根据第2k+1条数据线输入的数据信号设置、第二静电控制端输入的信号根据第2k条数据线输入的数据信号设置。也即所述第一静电控制端28输入的信号根据奇数条数据线输入的数据信号设置、第二静电控制端29输入的信号根据偶数条数据线输入的数据信号设置。从而可以进一步提高显示效果。

如图6所示，给出测试电路在255灰阶下正帧充电过程中控制模块的薄膜晶体管TFT工作状态的示意图。在255灰阶下，D1～D6数据端口分别充电至+5V、-5V、+5V、-5V、+5V、-5V，此时驱动芯片分别给+5V的ATDE信号和-5V的ATDO信号。此时薄膜晶体晶体管T9～T14的Vds＝0V，Vgs在-2V～-12V之间变化，此时因此薄膜晶体管T9～T14几乎没有漏电的情况，面板显示不受到测试电路的影响，显示质量得到很大的提升。也即所述第一静电控制端28输入的信号与所述第二静电控制端29输入的信号大小相等，极性相反。

如图7所示，给出测试电路在255灰阶下负帧充电过程中控制模块的薄膜晶体管TFT工作状态的示意图。在255灰阶下，D1～D6数据端口分别充电至-5V、+5V、-5V、+5V、-5V、+5V，此时驱动芯片分别给-5V的ATDE信号和+5V的ATDO信号。此时薄膜晶体管T9～T14的Vds＝0V，Vgs在-2V～-12V之间变化，此时薄膜晶体管T9～T14几乎没有漏电的情况，面板显示不受到测试电路的影响，显示质量得到很大的提升。

如图8所示，给出测试电路在127灰阶下正帧充电过程中控制模块的薄膜晶体管的工作示意图。在127灰阶下，D1～D6数据端口分别充电至+2.5V、-2.5V、+2.5V、-2.5V、+2.5V、-2.5V，此时驱动芯片分别给+2.5V的ATDE和-2.5V的ATDO信号。此时薄膜晶体管分析T9～T14的Vds＝0V，Vgs在-4.5V～-9.5V之间变化，此时薄膜晶体管T9～T14几乎没有漏电的情况，面板显示不受到测试电路的影响，显示质量得到很大的提升。

如图9所示，给出测试电路在127灰阶下负帧充电过程中控制模块的薄膜晶体管的工作示意图。在127灰阶下，D1～D6数据端口分别充电至-2.5V、+2.5V、-2.5V、+2.5V、-2.5V、+2.5V，此时驱动芯片分别给-2.5V的ATDE和+2.5V的ATDO信号。此时薄膜晶体管分析T9～T14的Vds＝0V，Vgs在-4.5V～-9.5V之间变化，此时薄膜晶体管T9～T14几乎没有漏电的情况，面板显示不受到测试电路的影响，显示质量得到很大的提升。

参考图10，图10为本发明的第二种测试电路的电路图。

本实施例的测试电路也包括信号产生模块500和600、控制模块700、静电抑制模块800；

本实施例与上一实施例的区别在于：所述信号产生模块中的薄膜晶体管为PNP型薄膜晶体管，所述控制模块800中的薄膜晶体管也为PNP型薄膜晶体管，所述静电抑制模块700中的薄膜晶体管为NPN型薄膜晶体管。

也即当测试电路工作时，ATEN信号为低电平，当测试电路不工作时，ATEN信号为高电平。

具体地，本实施例的具体工作原理与上一实施例的类似，在此不再赘述。

综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims

1.一种测试电路，其特征在于，包括：

所述测试电路还包括：

2.根据权利要求1所述的测试电路，其特征在于，所述信号产生模块具有n个输出端；

所述静电抑制模块包括第一静电抑制单元和第二静电抑制单元；所述第一静电抑制单元包括第一薄膜晶体管组；

所述第一薄膜晶体管组中的每个薄膜晶体管的第一抑制输出端与所述信号产生模块的第2k+1输出端中的一个连接；每个所述第一抑制输出端对应一所述第2k+1输出端；所述第一薄膜晶体管组中的每个薄膜晶体管的输入端与所述第一静电控制端连接；其中k大于等于0；

所述第一薄膜晶体管组中的每个薄膜晶体管的控制端与所述测试控制端连接。

3.根据权利要求2所述的测试电路，其特征在于，所述第二静电抑制单元包括第二薄膜晶体管组；

所述第二薄膜晶体管组中的每个薄膜晶体管的第二抑制输出端与所述信号产生模块的第2k输出端中的一个连接，每个所述第二抑制输出端对应一所述第2k输出端；所述第二薄膜晶体管组中的每个薄膜晶体管的输入端与所述第二静电控制端连接；

所述第二薄膜晶体管组中的每个薄膜晶体管的控制端与所述测试控制端连接。

4.根据权利要求1所述的测试电路，其特征在于，所述测试时钟信号输入端包括m个总测试时钟信号输入端；所述信号产生模块包括第一信号产生单元和第二信号产生单元；

所述第一信号产生单元包括第三薄膜晶体管组，所述第三薄膜晶体管组包括m个复用薄膜晶体管；其中所述复用薄膜晶体管与所述总测试时钟信号输入端一一对应；

所述复用薄膜晶体管的输入端与所述测试公共信号输入端连接，所述复用薄膜晶体管的控制端与对应的所述总测试时钟信号输入端连接，其中m大于0。

5.根据权利要求4所述的测试电路，其特征在于，所述测试时钟信号输入端包括r个子测试时钟信号输入端；

所述第二信号产生单元包括m个第四薄膜晶体管组，所述第四薄膜晶体管组包括r级分级薄膜晶体管；其中每一级所述分级薄膜晶体管连接一与所述子测试时钟信号输入端；所述第四薄膜晶体管组与所述复用薄膜晶体管一一对应；

同一所述第四薄膜晶体管组中的所述分级薄膜晶体管的输入端与对应的所述复用薄膜晶体管的输出端连接，所述分级薄膜晶体管的控制端与对应的所述子测试时钟信号输入端连接；所述分级薄膜晶体管的输出端与第一抑制输出端或者第二抑制输出端连接，其中n等于m与r的乘积，r大于0。

6.根据权利要求5所述的测试电路，其特征在于，所述控制模块包括第五薄膜晶体管组，所述第五薄膜晶体管组包括n个测试薄膜晶体管；

7.根据权利要求1所述的测试电路，其特征在于，所述信号产生模块中的薄膜晶体管为NPN型薄膜晶体管，所述控制模块中的薄膜晶体管也为NPN型薄膜晶体管，所述静电抑制模块中的薄膜晶体管为PNP型薄膜晶体管。

8.根据权利要求1所述的测试电路，其特征在于，所述信号产生模块中的薄膜晶体管为PNP型薄膜晶体管，所述控制模块中的薄膜晶体管也为PNP型薄膜晶体管，所述静电抑制模块中的薄膜晶体管为NPN型薄膜晶体管。

9.根据权利要求1所述的测试电路，其特征在于，所述数据线用于在所述测试电路处于非工作状态时接收数据信号，所述第一静电控制端输入的信号根据第2k+1条数据线输入的数据信号设置、第二静电控制端输入的信号根据第2k条数据线输入的数据信号设置。

10.根据权利要求1所述的测试电路，其特征在于，所述第一静电控制端输入的信号与所述第二静电控制端输入的信号大小相等，极性相反。