CN102931236B - 半导体装置 - Google Patents

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Abstract

实施方式的半导体装置具备在半导体基板上形成的多晶硅膜和在上述多晶硅膜上形成的金属硅化物膜。实施方式的半导体装置具备在上述硅化物膜上形成的上述金属氧化膜和在上述氧化膜上形成的包含钨或钼的膜。

Description

半导体装置
关联申请的参照
本申请享受2011年8月10日申请的日本专利申请编号2011-175253的优先权，该日本专利申请的全部内容在本申请中援用。
技术领域
本实施方式一般地说涉及半导体装置。
背景技术
以前，多晶·金属栅极电极构造中，在成为电极的金属的下部使氮化钛、氮化钨等的金属成膜，以确保对多晶硅的扩散阻挡性。
传统技术中，存在电极的电阻值和多晶硅/金属界面电阻变大的问题。
发明内容
实施方式的半导体装置具备在半导体基板上形成的多晶硅膜和在上述多晶硅膜上形成的金属硅化物膜。实施方式的半导体装置具备在上述硅化物膜上形成的上述金属氧化膜和在上述氧化膜上形成的包含钨或钼的膜。
以下参照附图，详细说明实施方式的半导体装置及其制造方法。另外，这些实施方式不限定本发明。
附图说明
图1a、1b是第1实施方式的半导体装置的制造方法的一工序的示图。
图2a、2b是第1实施方式的半导体装置的制造方法的一工序的示图。
图3是第1实施方式的半导体装置的制造方法的一工序的示图。
图4a、4b是第2实施方式的半导体装置的制造方法的一工序的示图。
图5是实施方式的各金属氧化膜的生成能量的示意图。
图6a、6b是第1及第2实施方式的半导体装置的构造示图。
图7a、7b是第3实施方式的半导体装置的制造方法的一工序的示图。
图8a、8b是第3实施方式的半导体装置的构造示图。
具体实施方式
(第1实施方式)
首先，在图1a所示半导体基板(硅基板)1上依次形成了隧道绝缘膜6、多晶硅膜(浮置栅极)7、共聚(interpoly)绝缘膜(中间绝缘膜)8、多晶硅膜2的状态下，在沉积的多晶硅膜2上用溅射法使钛(Ti)膜3成膜5nm。接着，在氧气氛下以200～300℃加热半导体基板1。其结果，如图1b所示，在钛膜3的表面形成膜厚3.5nm以上的比自然氧化膜厚的非晶质且具有导电性的氧化钛(TiOx)膜4。作为金属氧化膜的氧化钛膜4是选择钛作为金属元素并氧化的膜，但是选择的金属元素不限于钛。
为了起到硅/电极钨间的扩散防止膜的功能，期望金属氧化膜的生成能量以比氧化硅(SiO2)的生成能量(-910kJ/mol)和/或氧化钨(WO3)的生成能量(-843kJ/mol)低的方式稳定存在。各金属氧化膜的生成能量的示意如图5所示，除了钛以外，也可以采用锆(Zr)、铪(Hf)、钒(V)、铌(Nb)、钽(Ta)、钪(Sc)、钇(Y)、铬(Cr)的氧化物。从而，上述金属元素可以从这些元素中任选包含一种。
接着，在图2a所示氧化钛膜4上用溅射法或者CVD法，使成为电极的钨(W)膜5成膜为膜厚50nm。接着，在钨膜5上，用曝光技术通过光掩模转印电极的硬掩模图形(未图示)，用RIE(Reactive Ion Etching，反应离子蚀刻)技术将钨膜5以下的层加工为电极构造，从而，制作图2b所示在成为电极的钨膜5的下层具有作为阻挡金属的氧化金属膜(氧化钛膜4)的多晶·金属栅极(poly/metal gate)电极。
而且，图2b的状态下，通过以例如900℃进行10秒的RTA(RapidThermal Annealing，快速热退火)，使钛膜3硅化，形成图3所示Ti硅化物(TiSix)层10。另外，这里钛膜3也可以不全部硅化，部分保留为钛。到图2b的工序为止，作成非易失性半导体存储装置的存储单元及选择栅极的构造后，通过该硅化工序形成图6所示构造。另外，栅极形状加工和RTA的顺序也可以反转。图6a表示与位线方向垂直的截面，图6b表示与字线方向垂直的截面。图6a所示位线方向的各构造由元件分离层9隔开。图6b的左侧所示为存储单元部，右侧所示为选择栅极部。
图6b的左侧的存储单元中成为控制栅极的电极部分(多晶硅膜2/Ti硅化物层10/氧化钛膜4/钨膜5)以及右侧的选择栅极中的部分A(多晶硅膜7/Ti硅化物层10/氧化钛膜4/钨膜5)及部分B(多晶硅膜2/Ti硅化物层10/氧化钛膜4/钨膜5)中，形成了多晶·金属构造。如上所述，由于氧化钛膜4的生成能量的稳定性，该构造是即使通过其后的热工序也不会产生混合的稳定构造，确保多晶硅-钨间的扩散阻挡性，可以防止在界面中形成钨硅化物。而且，在作为形成了贯通共聚绝缘膜8的开口的接触形成部的部分A中，由于Ti硅化物层10的存在，多晶硅膜(浮置栅极)7和钨膜5的接触电阻可以确保为低值。相对地，若取代本实施方式形成的(钛膜3/氧化钛膜4)层而使氮化钨(WN)作为阻挡金属成膜，则由于其后的热工序，氮化钨膜中的氮将多晶硅氮化，形成SiN，产生多晶硅/金属界面电阻上升的问题。但是，本实施方式中，通过由RTA形成的Ti硅化物层10实现低电阻化。
如本实施方式，氧化钛膜4上成膜的50nm的钨膜5的比电阻为15.8[μΩ·cm]。相对地，例如若使一般的钛系阻挡层即氮化钛(TiN)作为阻挡金属成膜，则其上的成为电极的金属的结晶性接续氮化钛的结晶性而成为微细晶粒，因此电子的晶界散射的影响增大，产生电极的电阻值上升的问题。氮化钛上成膜的膜厚50nm的钨膜的比电阻为28.8[μΩ·cm]，与本实施方式的场合比，成为增加了80％的高电阻膜。即，通过具备本实施方式的构造，可以使多晶·金属电极低电阻化。
采用本实施方式的构造可降低钨膜5的比电阻认为是如上所述的基底的结晶性差异的原因。由于氧化钛膜4为非晶质，氧化钛膜4上成膜的钨膜5以难以受到基底影响的状态形成。因此，钨膜5的平均结晶粒径为54.3nm，比氮化钛膜上形成的钨膜的平均结晶粒径21.1nm大。其结果，认为钨膜5中流动的电子难以受到晶界散射的影响，钨膜5的比电阻低。另外，上述中，用钨作为电极材料，但是采用钼取代钨也可以获得同样效果。
(第2实施方式)
本实施方式中，在半导体基板1上依次形成隧道绝缘膜6、多晶硅膜(浮置栅极)7、共聚绝缘膜8、多晶硅膜2的状态下，在沉积的多晶硅膜2上，用溅射法使钛(Ti)膜3成膜5nm为止，与图1a同样。然后，如图4a所示，例如，向溅射室中导入氧、臭氧、水等具有氧原子的氧化气体，用反应性溅射法，使氧化金属膜即氧化钛膜4成膜为比自然氧化膜厚的3.5nm以上的膜厚。另外，也可以在图1a的钛的溅射成膜的中途导入氧化气体，形成金属膜/氧化金属膜的层叠构造，沿与半导体基板1的基板面垂直的方向自由改变膜中的氧浓度，形成图4a的构造。
然后，在图4b所示氧化钛膜4上，用溅射法或者CVD法使成为电极的钨(W)膜5成膜。其后的工序与图2b及图3所示同样，可以制作具备与第1实施方式同样构造的图6所示的多晶·金属电极构造。另外，本实施方式中，也可以采用钼取代钨作为电极材料。
(第3实施方式)
本实施方式中，在图7a所示半导体基板1上依次形成隧道绝缘膜6、多晶硅膜(浮置栅极)7、共聚绝缘膜8后，在其上形成TiN膜11。然后，形成选择栅极的接触形成部的开口，其上，采用与第1或第2实施方式同样的方法保形形成包含开口部的钛膜3及氧化钛膜4(图7b)。然后，使钨膜5成膜，通过例如以900℃进行10秒的RTA及栅极形状加工用的RIE，形成图8所示构造。图8中与图6同一符号的部位表示同一构成。本实施方式中，通过RTA，使图7b中与多晶硅膜7接触的钛膜3硅化，形成图8b所示Ti硅化物(TiSix)层10。另外，这里，与多晶硅膜7接触的钛膜3也可能未被全部硅化，部分的钛残留。另外，栅极形状的加工和RTA的顺序也可以反转。
图8a表示与位线方向垂直的截面，图8b表示与字线方向垂直的截面。图8b的左侧所示为存储单元部，右侧所示为选择栅极部。本实施方式中，图8b的右侧的选择栅极中的部分C(多晶硅膜7/Ti硅化物层10/氧化钛膜4/钨膜5)中，形成多晶·金属构造。另外，其他(TiN膜11/钛膜3/氧化钛膜4/钨膜5)的层叠部分形成所谓的金属·金属栅极电极构造。
本实施方式中，部分C也是具有扩散阻挡性的热稳定性构造，可使接触电阻确保为低值。另外，金属·金属栅极电极构造的部分中，由于钨膜5的比电阻的降低效果，实现了低电阻化。另外，本实施方式中，也可以采用钼取代钨作为电极材料。
如以上说明，通过上述实施方式，可以制作在多晶硅/电极钨(或钼)间具有兼备扩散防止性和热稳定性的阻挡膜的多晶·金属栅极电极构造及金属·金属栅极电极构造。另外，上述实施方式中，说明了多晶·金属栅极电极及金属·金属栅极电极的例，但是，在栅极电极以外的位置也可以适用上述实施方式的构造。
虽然说明了本发明的几个实施方式，但是这些实施方式只是例示，而不是限定发明的范围。这些新实施方式可以各种形态实施，在不脱离发明的要旨的范围，可以进行各种省略、置换、变更。这些实施方式及其变形是发明的范围和要旨所包含的，也是权利要求的范围记载的发明及其均等的范围所包含的。

Claims (13)

1.一种半导体装置，其特征在于，
在半导体基板上，依次形成有隧道绝缘膜、多晶硅浮置栅极膜和中间绝缘膜，在上述中间绝缘膜的一部分存在贯通到上述多晶硅浮置栅极膜为止的开口部，
具有如下构造：在上述开口部中的上述多晶硅浮置栅极膜上，依次形成有金属的硅化物膜、上述金属的氧化膜和包含钨或钼的膜。
2.如权利要求1所述的半导体装置，其特征在于，
上述金属的氧化膜的生成能量比硅的氧化膜的生成能量及钨或钼的氧化膜的生成能量小。
3.如权利要求1所述的半导体装置，其特征在于，
上述金属包含钛、锆、铪、钒、铌、钽、钪、钇、铬中的至少1种元素。
4.如权利要求1所述的半导体装置，其特征在于，
上述氧化膜为非晶质。
5.如权利要求1所述的半导体装置，其特征在于，
在上述硅化物膜和上述氧化膜间形成上述金属的膜。
6.如权利要求1所述的半导体装置，其特征在于，
上述构造构成非易失性半导体存储装置的选择栅极部。
7.一种半导体装置，其特征在于，
在半导体基板上，依次形成有隧道绝缘膜、多晶硅浮置栅极膜、中间绝缘膜和多晶硅电极膜，在上述多晶硅电极膜及中间绝缘膜的一部分存在贯通到上述多晶硅浮置栅极膜为止的开口部，
具有如下构造：在上述开口部中的上述多晶硅浮置栅极膜及上述开口部以外的部分中的上述多晶硅电极膜上，依次形成有金属的硅化物膜、上述金属的氧化膜和包含钨或钼的膜。
8.如权利要求7所述的半导体装置，其特征在于，
上述金属的氧化膜的生成能量比硅的氧化膜的生成能量及钨或钼的氧化膜的生成能量小。
9.如权利要求7所述的半导体装置，其特征在于，
上述金属包含钛、锆、铪、钒、铌、钽、钪、钇、铬中的至少1种元素。
10.如权利要求7所述的半导体装置，其特征在于，
上述氧化膜为非晶质。
11.如权利要求7所述的半导体装置，其特征在于，
在上述硅化物膜和上述氧化膜间形成上述金属的膜。
12.如权利要求7所述的半导体装置，其特征在于，
上述构造构成非易失性半导体存储装置的选择栅极部。
13.如权利要求12所述的半导体装置，其特征在于，
上述非易失性半导体存储装置的存储单元部，具有在上述半导体基板上依次形成有上述隧道绝缘膜、上述多晶硅浮置栅极膜、上述中间绝缘膜、上述多晶硅电极膜、上述硅化物膜、上述氧化膜和上述包含钨或钼的膜的构造。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9041114B2 (en) 2013-05-20 2015-05-26 Kabushiki Kaisha Toshiba Contact plug penetrating a metallic transistor
JP2015060895A (ja) 2013-09-17 2015-03-30 株式会社東芝 半導体装置
KR102167625B1 (ko) * 2013-10-24 2020-10-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP6311547B2 (ja) * 2013-11-05 2018-04-18 東京エレクトロン株式会社 マスク構造体の形成方法、成膜装置及び記憶媒体
US20160203960A1 (en) * 2015-01-12 2016-07-14 H.C. Starck Inc. SPUTTERING TARGETS AND DEVICES INCLUDING Mo, Nb, and Ta, AND METHODS

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376572A (en) * 1994-05-06 1994-12-27 United Microelectronics Corporation Method of making an electrically erasable programmable memory device with improved erase and write operation
CN101409309A (zh) * 2007-10-10 2009-04-15 海力士半导体有限公司 快闪存储器件及其制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62217668A (ja) * 1986-03-19 1987-09-25 Fujitsu Ltd 半導体装置
US5604140A (en) * 1995-05-22 1997-02-18 Lg Semicon, Co. Ltd. Method for forming fine titanium nitride film and method for fabricating semiconductor element using the same
US5985759A (en) 1998-02-24 1999-11-16 Applied Materials, Inc. Oxygen enhancement of ion metal plasma (IMP) sputter deposited barrier layers
JP3528665B2 (ja) * 1998-10-20 2004-05-17 セイコーエプソン株式会社 半導体装置の製造方法
JP2002016248A (ja) 2000-06-30 2002-01-18 Mitsubishi Electric Corp 半導体装置の製造方法
JP3332909B2 (ja) 2000-10-30 2002-10-07 松下電器産業株式会社 ゲート電極構造体、その形成方法及び電極構造体の形成方法
JP2003092271A (ja) * 2001-07-13 2003-03-28 Seiko Epson Corp 半導体装置及びその製造方法
JP2007049143A (ja) 2005-08-10 2007-02-22 Samsung Electronics Co Ltd デュアルゲート構造及びその製造方法、デュアルゲート構造を備える半導体素子及びその製造方法
US7215006B2 (en) * 2005-10-07 2007-05-08 International Business Machines Corporation Plating seed layer including an oxygen/nitrogen transition region for barrier enhancement
JP4445484B2 (ja) 2006-04-24 2010-04-07 株式会社東芝 半導体装置及びその製造方法
JP2008091835A (ja) 2006-10-05 2008-04-17 Toshiba Corp 半導体装置およびその製造方法
US7781333B2 (en) 2006-12-27 2010-08-24 Hynix Semiconductor Inc. Semiconductor device with gate structure and method for fabricating the semiconductor device
JP2008192905A (ja) * 2007-02-06 2008-08-21 Toshiba Corp スタックゲート型不揮発性半導体メモリ、及びその製造方法
US7662693B2 (en) 2007-09-26 2010-02-16 Micron Technology, Inc. Lanthanide dielectric with controlled interfaces
KR101516157B1 (ko) 2008-04-23 2015-04-30 삼성전자주식회사 게이트 구조물 및 그 형성 방법
JP2010080497A (ja) * 2008-09-24 2010-04-08 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376572A (en) * 1994-05-06 1994-12-27 United Microelectronics Corporation Method of making an electrically erasable programmable memory device with improved erase and write operation
CN101409309A (zh) * 2007-10-10 2009-04-15 海力士半导体有限公司 快闪存储器件及其制造方法

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Publication number Publication date
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US8922017B2 (en) 2014-12-30
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