CN102881821A - 半导体存储装置及其制造方法 - Google Patents

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CN102881821A CN2012100700531A CN201210070053A CN102881821A CN 102881821 A CN102881821 A CN 102881821A CN 2012100700531 A CN2012100700531 A CN 2012100700531A CN 201210070053 A CN201210070053 A CN 201210070053A CN 102881821 A CN102881821 A CN 102881821A
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Abstract

本发明公开一种半导体存储装置及其制造方法。半导体存储装置包括半导体基板。多个单元晶体管设置在半导体基板上。接触插头在相邻的单元晶体管间埋入，与处于该相邻的单元晶体管间的扩散层电连接。层间绝缘膜埋入多个接触插头间。存储元件不设置在接触插头的上方，而设置在层间绝缘膜的上方。侧壁膜覆盖存储元件的侧面的至少一部分，从半导体基板的表面上方看时，与接触插头重叠。下部电极设置在存储元件的底面和层间绝缘膜之间及侧壁膜和接触插头之间，电连接存储元件和接触插头。

Description

半导体存储装置及其制造方法
相关专利申请的交叉引用
本申请基于并享受2011年7月11日提交的日本专利申请号2011-152788的优先权。该申请的全部内容通过参照结合于此。
技术领域
本发明实施例涉及半导体存储装置及其制造方法。
背景技术
作为电阻变化型存储器之一有磁随机存取存储器(MRAM(MagneticRandom Access Memory))。MRAM的写入方式有磁场写入方式及自旋注入写入方式。其中，自旋注入写入方式具有随着磁性体的尺寸越小而磁化反相所必要的自旋注入电流越小的性质，因此有利于高集成化、低消耗功率化及高性能化。
自旋注入写入方式的MTJ(Magnetic Tunnel Junction：磁隧道结)元件具有2个强磁性层和被这些夹持的非磁性阻挡层(绝缘薄膜)组成的层叠构造，通过自旋极化隧道效应导致的磁阻变化，存储数字数据。MTJ元件通过2个强磁性层的磁化排列，可成为低电阻状态和高电阻状态。2个强磁性层的磁化排列为平行状态(P(Parallel)状态)的场合，MTJ元件成为低电阻状态，2个强磁性层的磁化排列为反平行状态(AP(Anti Parallel)状态)的场合，MTJ元件成为高电阻状态。
这样的MRAM中，期望通过细微化实现大容量化、性能提高及成本削减。随着进一步细微化，接触孔的纵横比变大，容易在金属组成的接触插头内发生接缝或孔洞。在具有接缝、孔洞的接触插头上形成MTJ(Magnetic Tunnel Junction：磁隧道结)元件的场合，可能在MTJ元件形成该接缝、孔洞起因的台阶。这样的MTJ元件的台阶引起特性劣化。
发明内容
本发明的实施例提供即使细微化，MTJ元件也不受接触插头内的接缝或孔洞的影响，可抑制MTJ元件的特性劣化的半导体存储装置及其制造方法。
本实施例的半导体存储装置包括半导体基板。多个单元晶体管设置在半导体基板上。接触插头在相邻的单元晶体管间埋入，与处于该相邻的单元晶体管间的扩散层电连接。层间绝缘膜埋入多个接触插头间。存储元件不设置在接触插头的上方，而设置在层间绝缘膜的上方。侧壁膜覆盖存储元件的侧面的至少一部分，从半导体基板的表面上方看时，与接触插头重叠。下部电极设置在存储元件的底面和层间绝缘膜之间及侧壁膜和接触插头之间，电连接存储元件和接触插头。
根据本发明的实施例，提供即使细微化，MTJ元件也不受接触插头内的接缝或孔洞的影响，可抑制MTJ元件的特性劣化的半导体存储装置及其制造方法。
附图说明
图1是第1实施例的MARM的构成方框图。
图2是存储单元MC的写入工作的说明图。
图3是第1实施例的MRAM的存储单元阵列的部分的平面图。
图4A是沿图3的4-4线的截面图。
图4B是沿图3的4-4线的截面图。
图5是第1实施例的MRAM的制造方法的截面图。
图6是图5后续的MRAM的制造方法的截面图。
图7是图6后续的MRAM的制造方法的截面图。
图8是图7后续的MRAM的制造方法的截面图。
图9是图8后续的MRAM的制造方法的截面图。
图10是第2实施例的MRAM的截面图。
图11是第3实施例的MRAM的存储单元阵列的部分的平面图。
具体实施方式
以下参考附图说明本发明实施例。本实施例不限定本发明。
以下的实施例可以采用磁随机存取存储器(MRAM：magnetic randomaccess memory)、电阻随机存取存储器(ReRAM：resistance random accessmemory)、相变化随机存取存储器(PRAM：phase-change random accessmemory)、强电介质存储器(FeRAM：ferroelectoric random access memory)等各个种类的存储器。以下的实施例中，作为电阻变化型存储器的一例，说明MRAM。MRAM是具有利用隧道磁阻(TMR：tunnelingmagnetoresistive)效应的MTJ(magnetic tunnel junction)元件作为存储元件，根据该MTJ元件的磁化状态来存储信息的存储器。数据的改写也可以是自旋注入方式。自旋注入方式是通过使磁化方向单方极化的电子流过MTJ元件，直接改写MTJ元件的磁化的方式。
(第1实施例)
图1是第1实施例的MARM的构成方框图。存储单元阵列11内，多个存储单元以MC矩阵状二维配置。各存储单元MC包含MTJ元件及单元晶体管CT。MTJ元件是可通过电阻状态的变化存储数据，通过电流改写数据的磁隧道接合元件。单元晶体管CT与MTJ元件对应设置，在该对应的MTJ元件流过电流时成为导通状态。
多个字线WL在行方向，多个位线BL在列方向，以相互交差的方式配线。相邻的2个位线BL成对，存储单元MC与字线WL和位线对(例如，第1位线BL1、第2位线BL2)的交点对应设置。各存储单元MC的MTJ元件及单元晶体管在位线对间(例如，BL1和BL2之间)串联连接。另外，单元晶体管CT的栅极与字线WL连接。
在存储单元阵列11的位线方向的两侧，配置读出放大器12及写入驱动器22。读出放大器12与位线BL连接，通过检知在与选择字线WL连接的存储单元MC流过的电流，读出存储单元存储的数据。写入驱动器22与位线BL连接，通过在选择字线WL连接的存储单元MC流过电流而写入数据。
在存储单元阵列11的字线方向的两侧，分别配置行解码器13及字线驱动器21。字线驱动器21与字线连接，在数据读出或数据写入时向选择字线WL施加电压。
读出放大器12或写入驱动器22和外部输入输出端子I/O之间的数据的收发经由数据总线14及I/O缓冲器15进行。
各种的外部控制信号，例如，芯片使能信号/CE、地址锁存使能信号ALE、指令锁存使能信号C LE、写入使能信号/WE及读出使能信号/RE等输入控制器16。控制器16根据这些控制信号，识别从输入输出端子I/O供给的地址Add和指令Com。然后，控制器16将地址Add经由地址寄存器17向行解码器13及列解码器18转送。另外，控制器16将指令Com解码。读出放大器12构成为按照列解码器18解码的列地址，可以向位线施加电压。字线驱动器21构成为按照行解码器13解码的行地址，可以向选择字线WL施加电压。
控制器16按照外部控制信号和指令，进行数据读出、数据写入及删除的各时序控制。内部电压发生电路19设为用于发生各工作所必要的内部电压(例如，由电源电压升压的电压)。该内部电压发生电路19也由控制器16控制，发生进行升压工作所需的电压。
图2是存储单元MC的写入工作的说明图。利用TMR(tunnelingmagnetoresistive)效应的MTJ元件具有由2个强磁性层F、P和被他们夹持的非磁性层(绝缘薄膜)B组成的层叠构造，通过自旋极化隧道效应的磁阻变化，存储数字数据。MTJ元件根据2个强磁性层F、P的磁化排列，可取得低电阻状态和高电阻状态。例如，低电阻状态定义为数据“0”，高电阻状态定义为数据“1”时，可以在MTJ元件记录1比特数据。当然，也可以是低电阻状态定义为数据“1”，高电阻状态定义为数据“0”。
例如，MTJ元件由固定层(pin层)P、隧道阻挡膜B、记录层(free层)F依次层叠而构成。固定层P及自由层F由强磁性体构成，隧道阻挡膜B由绝缘膜(例如，Al2O3、MgO)组成。
固定层P是磁化方向固定的层，自由层F的磁化方向可变，根据其磁化方向存储数据。
写入时若在箭头A1的方向流过反相阈值电极以上的电流，则相对于固定层P的磁化方向，自由层F的磁化方向成为反平行状态(AP状态)，形成高电阻状态(数据“1”)。写入时若在箭头A 2的方向流过反相阈值电极以上的电流，则固定层P和自由层F分别的磁化方向成为平行状态(P状态)，形成低电阻状态(数据“0”)。这样，TMJ元件可以根据电流的方向写入不同的数据。
另外，固定层P和自由层F的位置关系也可以逆转。该场合，若电流的方向也逆转，则可以如上述那样写入数据。
图3是第1实施例的MRAM的存储单元阵列的部分平面图。
图4A及图4B是沿图3的4-4线的截面图。如图3所示，本实施例的MRAM包括活性区域AA、字线WL(栅电极GC)、位线对BL1、BL2、接触插头CB、MTJ元件、单元晶体管CT。
相邻的多个活性区域AA由在半导体基板10形成的元件分离区域STI(Shallow Trench Isolation：浅沟槽分离)分离。字线WL在行方向延伸，起到单元晶体管CT的栅电极GC的功能。或，字线WL与单元晶体管CT的栅电极GC连接。位线对BL1、BL2在与字线WL正交的列方向延伸。
MTJ元件与相邻的2个字线WL和位线对BL1、BL2的交点对应设置，在半导体基板10的上方以矩阵状二维配置。
接触插头CB1设为将在活性区域AA形成的扩散层和接触孔V1之间电连接。接触孔V1将接触插头CB1和位线BL1之间电连接。从而，位线BL1经由接触孔V1及接触插头CB1与单元晶体管CT的一方的扩散层(源极或漏极)连接。另一方面，接触插头CB2将单元晶体管CT的另一方的扩散层(漏极或源极)和下部电极LE之间电连接。这里，接触插头CB2与图3所示重叠区域A0中的下部电极LE连接。
MTJ元件的下端经由下部电极LE与接触插头CB2电连接。下部电极LE与行方向相邻的2个接触插头CB中的一方在重叠区域A0中重叠，在该重叠区域A0中，与接触插头CB连接。从而，MTJ元件的下端经由下部电极LE与接触插头CB2连接，而且经由接触插头CB2与单元晶体管CT的另一方的扩散层连接。另一方面，MJT元件的上端经由上部电极及接触孔V2与位线BL2电连接。
从而，MTJ元件及单元晶体管CT在位线BL1和BL2之间串联连接。本实施例中，构成为2个单元晶体管CT对一个MTJ元件流过电流。例如，MTJ元件MTJ0由相对于行方向斜向相邻的单元晶体管CT0、CT1驱动。单元晶体管CT0、CT1分别与字线WL0、WL1对应，且，与位线对BLP0中的位线BL1连接。从而，通过向字线WL0、WL1施加电压，2个单元晶体管CT0、CT1成为导通状态，MTJ元件MTJ0在位线对BLP0的BL1和BL2之间连接。然后，通过在位线对BLP0的位线BL1和BL2之间施加电压差，可以向MTJ元件MTJ0流过电流。
如图4A及图4B所示，本实施例的MRAM包括：作为半导体基板的硅基板10；扩散层20；栅电极GC；接触插头CB2；层间绝缘膜ILD；下部电极LE；MTJ元件；侧壁膜40；上部电极UE；接触孔V2。
硅基板10上设置扩散层20。另外，在硅基板10上隔着栅极绝缘膜25设置栅电极CG(字线WL)。栅电极GC及扩散层20构成多个单元晶体管CT的一部分。另外，图4表示了沿字线WL的行方向的截面，因此，接触孔V1连接的扩散层在这里未图示。但是，通过参照图3、图4A及图4B，可以容易理解多个单元晶体管CT在硅基板10上形成。
接触插头CB2在图3所示相邻的单元晶体管CT间埋入。然后，接触插头CB2维持与栅极电压GC的绝缘，与处于该相邻的单元晶体管CT间的扩散层20电连接。
层间绝缘膜ILD在多个接触插头CB2间埋入。另外，虽然图4A及图4B未图示，层间绝缘膜ILD在多个接触插头CB1间埋入。而且，层间绝缘膜ILD在相邻的多个栅电极GC间埋入。从而，栅电极GC、接触插头CB1、CB2相互电绝缘。
如图4A及图4B所示，下部电极LE与行方向相邻的2个接触插头CB2中的一方通过重叠区域A0连接。相反，下部电极LE未与行方向相邻的2个接触插头CB2中的另一方连接。
如图4A及图4B所示，MTJ元件不设置在任一接触插头CB2的上方，而设置在层间绝缘膜ILD(元件分离区域STI)的上方。从而，如图3所示，MTJ元件从硅基板10的表面上方看时，与任一接触插头CB1、CB2都不重叠。但是，在MTJ元件下设置的下部电极LE与接触插头CB2通过重叠区域A0连接。从而，MTJ元件设置在层间绝缘膜ILD(元件分离区域STI)的上方，但与一个接触插头CB2电连接。
侧壁膜40如图4A所示，覆盖MTJ元件的侧面。从硅基板10的表面上方看时，侧壁膜40的外缘的形状与下部电极LE的外缘的形状为大致相同形状。本实施例中，侧壁膜40及下部电极LE的外缘的形状从硅基板10的表面上方看时，都为大致圆形，他们的圆形的中心大致一致。从而，侧壁膜40存在于图3所示MTJ元件的外缘和下部电极LE的外缘之间。因此，侧壁膜40与下部电极LE同样，设为与接触插头CB2在重叠区域A0中重叠。
侧壁膜40可以覆盖图4A所示MTJ元件的侧面全体，也可以覆盖仅仅图4B所示MTJ元件的一部分侧面。例如，侧壁膜40覆盖仅仅处于隧道阻挡膜B上的上侧磁性层(例如，自由层F)的侧面。该场合，侧壁膜40设置在隧道阻挡膜B的顶面的部分上，未设置在处于隧道阻挡膜B下的下侧磁性层(例如，固定层P)的侧面。侧壁膜40在下部电极LE的加工时起到掩模的功能，因此不必覆盖MTJ元件的侧面全体。另外，该场合，隧道阻挡膜B及下侧磁性层成为与下部电极LE同程度的平面尺寸。但是，起到MTJ元件功能的有效平面区域由面积小的上侧磁性层确定，因此，作为MTJ元件的特性及功能，与图4A所示MTJ元件相同。而且，侧壁膜40也可以覆盖上侧磁性层及隧道阻挡膜B的侧面。该场合，侧壁膜40设置在下侧磁性层的顶面上。
另外，本实施例中，MTJ元件的下侧磁性层是固定层P，上侧磁性层是自由层F，但是固定层P和自由层F的位置关系也可以逆转。即，也可以MTJ元件的下侧磁性层是自由层F，上侧磁性层是固定层P。该场合，侧壁膜40可以仅仅覆盖MTJ元件的固定层P的侧面，也可以覆盖固定层P及隧道阻挡膜B的侧面。即使该场合，侧壁膜40在下部电极LE的加工时也可以起到掩模的功能。
MTJ元件上设置上部电极UE。侧壁膜40设置在上部电极UE的侧面、MTJ元件的侧面及下部电极LE的顶面的一部分。下部电极LE不仅在MTJ元件的底面和层间绝缘膜ILD之间，还在侧壁膜40和接触插头CB2之间设置。从而，下部电极LE将MTJ元件的下端和接触插头CB2电连接。
接触孔V2设置在上部电极UE上，将上部电极UE和位线BL2之间电连接。
由于MRAM的细微化，接触插头CB1、CB2的纵横比变大后，如图4所示，发生孔洞或接缝30。
根据本实施例的MRAM，从硅基板10的表面上方看时，平面布局中，MTJ元件和接触插头CB2不重叠。MTJ元件在元件分离区域STI上形成，从行方向相邻的2个接触插头CB2分别隔开间隙部分G1、G2(参照图3、4)。从而，MTJ元件不受孔洞或接缝30的影响。若MTJ元件设置在接触插头CB2上，则MTJ元件中，可能产生孔洞或接缝30起因的台阶。这样的台阶使MTJ元件的特性劣化。
相对地，本实施例的MTJ元件不受孔洞或接缝30的影响，因此不产生台阶。从而，可以抑制MTJ元件的特性的劣化。
另一方面，下部电极LE设置在间隙部分G1、G2。从而，下部电极LE在间隙部分G1侧中与接触插头CB2连接。结果，下部电极LE可以维持MTJ元件的下端和接触插头CB2的电极连接。从而，MTJ元件及单元晶体管CT在位线对BL1、BL2间连接，可以正常工作。
具有这样的构成的MRAM通过以下的制造方法形成。
图5～图9是第1实施例的MRAM的制造方法的截面图。首先，在硅基板10上形成单元晶体管CT。元件分离区域STI形成后，在活性区域AA形成单元晶体管CT。单元晶体管CT与已知的晶体管的形成方法同样即可。图5中，显示了单元晶体管CT的扩散层20及栅电极GC。扩散层20是源极或漏极。栅电极GC与接触插头CB在相对于图5的纸面垂直的方向(列方向)错开配置，因此由点划线表示。
接着，以覆盖栅电极GC上及栅电极GC间的方式，沉积层间绝缘膜ILD(Inter Layer Dielectric)。用CMP(Chemical Mechanical Polishing：化学机械抛光)法使层间绝缘膜ILD平坦化。
接着，用光刻技术及RIE(Reactive Ion Etching：反应离子蚀刻)法，在层间绝缘膜ILD形成接触插头CB用的接触孔CH。然后，用CVD(Chemical Vapor Deposition：化学气相沉积)法，在接触孔CH内沉积金属材料(例如，钨)。通常，为了装置的细微化，相邻的单元晶体管CT间的间隔形成为狭，且，为了降低栅电极GC(字线WL)的电阻，栅极电流GC(字线WL)形成为厚。因而，接触孔CH的沟的纵横比大。从而，金属材料无法完全填充接触孔CH，容易在其中形成孔洞及接缝30。另外，也可能在层间绝缘膜ILD和金属材料之间产生微小台阶。
接着，用CMP法使金属材料平坦化，使相邻的接触插头CB相互电气分离。接触插头CB形成为相互分离，与扩散层20连接，且与栅电极GC绝缘。然后，沉积下部电极LE的材料。下部电极LE的材料是例如Ta、Pt、Ir、Ru、Pd、W、Ti、Al及它们的氮化物或这些材料的复合膜。
接着，在下部电极LE上沉积MTJ元件的材料。例如，在下部电极LE上，按照记录层F的材料、隧道阻挡膜B的材料及固定层P的材料顺序沉积。记录层F及固定层P的材料是例如包含Co、Fe、Ni、Pt、Fe、Pd、B、Ta、Dy、Tv、Cr等的磁性体材料。隧道阻挡膜的材料是例如氧化镁。
接着，在MTJ元件的材料上，沉积硬掩模HM的材料。从而，获得图5所示构造。硬掩模HM的材料例如是SiO2、SiN、Ta、TiAlxNy、TaN、TiN、WN、W、Al2O3等的单层膜或层叠膜。硬掩模HM为层叠膜的场合，硬掩模HM的材料为了可作为图4的上部电极UE，优选是导电性材料(例如，Ta、TiAlxNy、TaN、WN、W、TiN)。硬掩模HM为层叠膜的场合，硬掩模HM的材料，至少在MTJ元件上沉积导电性材料，在该导电性材料上沉积绝缘性材料(例如，SiO2、SiN、Al2O3)。硬掩模HM的绝缘性材料在MTJ元件的蚀刻时除去。本实施例中，作为硬掩模HM的材料，采用由等离子TEOS形成的SiO2和SiN和Ta的层叠膜，或SiO2、Ta及TiAlN的层叠膜。该场合，在MTJ元件的材料上最初沉积Ta或TiAl N，然后沉积SiN及SiO2。
接着，用光刻技术及RIE法，加工硬掩模HM。而且，以硬掩模HM作为掩模，连续地蚀刻MTJ元件的材料(固定层P、隧道绝缘膜B及记录层F的各材料)，直到下部电极LE的顶面露出为止。从而，获得图6所示构造。该蚀刻步骤中，硬掩模HM的上部的绝缘性材料被除去。从而，硬掩模HM在以下称为上部电极UE。
这里，MTJ元件的材料也可以采用RIE、150℃～300℃的高温RIE、IBE(Ion Beam Etching：离子束蚀刻)蚀刻。而且，MTJ元件的材料也可以组合RIE、高温RIE、IBE中的多个方法进行蚀刻。另外，在MTJ元件的材料加工后，通过在室温～200℃的低温实施O2等离子处理，可以恢复MTJ元件的损坏，降低隧道阻挡膜B的电流泄漏。
形成图4B所示构造的场合，以硬掩模HM作为掩模，蚀刻MTJ元件的材料中作为上侧磁性层的自由层F，直到隧道阻挡膜B的表面露出。该场合，将隧道阻挡膜B用作蚀刻阻挡层即可。从而，后述的侧壁膜40仅仅在自由层F的侧面残留。另外，蚀刻MTJ元件的材料中的自由层F及隧道阻挡膜B，直到作为下侧磁性层的固定层P的表面露出。该场合，侧壁膜40仅仅在自由层F及隧道阻挡膜B的侧面残留。
如图6所示，硬掩模HM及MTJ元件从硅基板10的表面上方看时，在下部电极LE的材料上形成为与接触插头CB不重叠，与层间绝缘膜ILD重叠。即，硬掩模HM及MTJ元件在层间绝缘膜ILD(元件分离区域STI)上形成，在接触插头CB上不形成。从而，MTJ元件不受孔洞或接缝30的影响。
而且，硬掩模HM及MTJ元件偏向行方向相邻的2个接触插头CB的一方侧而配置。从而，本实施例中，MTJ元件从一方的接触插头CB隔开间隙G1，从另一方的接触插头CB隔开间隙G2(G2＞G1)。从而，可维持MTJ元件和一方的接触插头CB的电连接，且，与另一方的接触插头CB电绝缘。另外，MTJ元件的侧面在加工后，形成正向圆锥。从而，硬掩模HM的外缘从硅基板10的表面上方看时，存在于MTJ元件的外缘的内侧。
接着，在MTJ元件及下部电极LE上沉积侧壁膜40的材料。侧壁膜40的材料是绝缘材料，例如，是硅氮化膜、铝氧化物、锆氧化物或这些的膜的复合膜。本实施例中，侧壁膜40的材料是例如采用PVD(Plasma VaporDeposition：等离子体气相沉积)法、ALD法(Atomic Layer Deposition：原子层沉积)、PeALD(Plasma Enhanced Atomic Layer Deposition：等离子体增强原子层沉积)法沉积的硅氮化膜等。
接着，用RIE法对侧壁膜40的材料进行各向异性蚀刻，使侧壁膜40仅仅在MTJ元件的侧面残留。此时，侧壁膜40从硅基板10的表面上方看时，形成为与一方的接触插头CB及层间绝缘膜ILD重叠。且，侧壁膜40从硅基板10的表面上方看时，形成为与另一方的接触插头CB不重叠。从而，侧壁膜40的材料最好形成得比间隙G1厚且比间隙G2薄。另外，侧壁膜40的蚀刻也以侧壁膜40在一方的接触插头CB上残留且在另一方的接触插头CB上不残留的方式执行。从而，获得图7所示构造。
接着，以侧壁膜40及上部电极UE为掩模，通过RIE法加工下部电极LE的材料。此时，接触插头CB的上部也被蚀刻。
从而，获得图8所示截面。
形成图4B所示构造的场合，以侧壁膜40及上部电极UE为掩模，加工隧道阻挡膜B、固定层P及下部电极LE的材料。该场合，固定层P形成为与下部电极LE大致相同尺寸，但是起到MTJ元件的功能的有效平面区域由面积小的上侧磁性层(自由层F)确定，因此没有问题。另外，侧壁膜40设置在自由层F及隧道阻挡膜B的侧面的场合，上述蚀刻步骤中，加工固定层P及下部电极LE的材料。下部电极LE的大部分从硅基板10的表面上方看时，与层间绝缘膜ILD重叠。从而，下部电极LE的大部分设置在MTJ元件的底面和层间绝缘膜ILD之间。另一方面，下部电极LE的一部分从硅基板10的表面上方看时，与行方向相邻的接触插头CB中一方的接触插头CB重叠，但是与另一方的接触插头CB不重叠。从而，下部电极LE的一部分设置在侧壁膜40和一方的接触插头CB之间，但是未设置在侧壁膜40和另一方的接触插头CB之间。下部电极LE和接触插头CB之间的重叠部分是图3所示重叠区域A0。这样，MTJ元件和接触插头CB形成为不重叠而具有间隙G1、G2，且下部电极LE埋入一方的间隙G1。即，下部电极LE从MTJ元件的下端横向(行方向)延伸，将MTJ元件的下端与一个接触插头CB电连接。从而，MTJ元件的下端经由下部电极LE与一方的接触插头CB电连接。
这里，以侧壁膜40为掩模，自对准地加工下部电极LE，因此，从硅基板10的表面上方看时，侧壁膜40及下部电极LE具有大致同一的外形。本实施例中，侧壁膜40及下部电极LE是大致圆形，侧壁膜40及下部电极LE的中心大致一致。另外，MTJ元件也同样是大致圆形，MTJ元件及下部电极LE的中心也大致一致。
另外，侧壁膜40用作掩模的同时，在下部电极LE的加工后，起到阻挡氧及氢等的侧壁保护绝缘膜的功能。为了阻挡氧及氢等，侧壁膜40为硅氮化膜、铝氧化物、锆氧化物或上述膜的复合膜是有效的。另外，侧壁膜40设置在上部电极UE的侧面、MTJ元件的侧面及下部电极LE的顶面的一部分，因此起到阻挡氧及氢等的有效功能。
本实施例中，侧壁膜40通过用溅射法沉积硅氮化膜，而且，用覆盖良好的ALD(Atomic Layer Deposition)法再度沉积硅氮化膜而形成。采用溅射法的硅氮化膜，可以抑制由ALD(Atomic Layer Deposition)法或PeALD(Plasma Enhanced Atomic Layer Deposition)法进行硅氮化膜的沉积时对MTJ元件的损坏。从而，与MTJ元件直接接触的侧壁膜40的部分优选由溅射法形成。
接着，在侧壁膜40、上部电极UE、下部电极LE、接触插头CB上进一步沉积层间绝缘膜ILD。然后，回蚀刻层间绝缘膜ILD，直到上部电极UE的表面露出。此时，上部电极UE及侧壁膜40起到蚀刻阻挡层的功能。从而，获得图9所示截面。
接着，如图4所示，在上部电极UE上，还形成中间插头电极，以覆盖上部电极UE的方式沉积层间绝缘膜ILD2。中间插头电极例如由氮化钛组成，起到上部电极UE的功能。然后，通过形成接触孔V1、V2，形成位线BL1、BL2的配线等，完成本实施例的MRAM。另外，接触孔V1与夹持单元晶体管CT的栅电极GC的扩散层20相反侧的扩散层连接。
根据本实施例，用光刻技术及RIE法加工硬掩模HM及MTJ元件后，下部电极LE以侧壁膜40为掩模，进行自对准加工。因而，上部电极UE、MTJ元件及下部电极LE的加工所必要的光刻步骤仅仅为一次。从而，本实施例的MRAM可以比传统简单的制造方法形成。
另一方面，本实施例的MRAM中，上部电极UE及MTJ元件设置在层间绝缘膜ILD的上方，且偏向相邻的接触插头CB中一方的接触插头CB侧而形成。从而，从硅基板10的表面上方看时，形成为MTJ元件和接触插头CB不重叠，且，下部电极LE与接触插头CB重叠。
这样，MTJ元件的全体设置在层间绝缘膜ILD(元件分离区域STI)的上方，因此即使MRAM细微化，MTJ元件也不受接触插头CB内的接缝或孔洞30的影响。从而，本实施例的MRAM可以抑制MTJ元件的特性的劣化。
而且，由于MTJ元件偏向相邻的2个接触插头CB中一方的接触插头CB侧而形成，MTJ元件的下端可以经由下部电极LE维持与一方的接触插头CB的电连接。从而，本实施例的MRAM可以作为存储器正常工作。
上部电极UE、MTJ元件及下部电极LE由1次光刻步骤形成，因此，上部电极UE、MTJ元件、侧壁膜40、下部电极LE的外缘的形状具有大致相似的形状，且，中心大致一致。
另外，本实施例中，也可以在下部电极LE加工后，再度沉积保护绝缘膜(未图示)。从而，可以阻挡后步骤的氢、水、氧，因此可以进一步改善MTJ元件的特性。该场合，保护绝缘膜的材料也可以与侧壁膜40的材料相同。
(第2实施例)
图10是第2实施例的MRAM的截面图。第2实施例在接触孔V2和上部电极UE之间未设置中间插头电极，这不同于第1实施例。第2实施例的其他构成与第1实施例的对应构成同样即可。
第2实施例中，接触孔V2直接连接到上部电极UE上。
该场合，如图10所示，接触孔V2的接触孔从上部电极UE的位置偏移形成。但是，第2实施例中，侧壁膜40覆盖上部电极UE及MTJ元件的各侧面。另外，侧壁膜40为了确保图3所示重叠区域A0，以某程度的厚度形成。从而，即使接触孔V2的孔对齐稍微偏移，侧壁膜40也可以保护MTJ元件。
而且，根据第2实施例，接触孔V2可不经由中间插头电极而直接连接到上部电极UE上。从而，第2实施例的MRAM的制造方法可以从第1实施例的MRAM的制造方法省略中间插头电极的形成步骤。第2实施例中，不需要中间插头电极的形成，因此可以相应简化MRAM的制造方法。第2实施例可以进一步获得第1实施例的效果。
(第3实施例)
图11是第3实施例的MRAM的存储单元阵列的部分的平面图。
第3实施例的下部电极LE的形状形成凸形状，这不同于第1实施例。第3实施例的其他构成与第1实施例同样即可。
第3实施例中，平面布局中，下部电极LE向与该下部电极LE连接的接触插头CB沿着行方向突出。从而，下部电极LE和接触插头CB的连接面积(重叠区域A1的面积)更宽地形成。从而，下部电极LE可以可靠地电连接于接触插头CB和MTJ元件的下端之间。
而且，第3实施例的MTJ元件的全体设置在层间绝缘膜ILD(元件分离区域STI)的上方。从而，即使MRAM细微化，MTJ元件也不受接触插头CB内的接缝或孔洞30的影响。从而，即使第3实施例的MRAM也可以获得第1实施例同样的效果。
但是，第3实施例中，平面布局中的下部电极LE的形状与MTJ元件的形状不相似。因而，第3实施例必须采用与MTJ元件的形成时采用的硬掩模HM不同的掩模，加工下部电极LE。
虽然说明了本发明的几个实施例，但是这些实施例只是例示，而不是限定发明的范围。这些新实施例可以各种形态实施，在不脱离发明的要旨的范围，可以进行各种省略、置换、变更。这些实施例及其变形是发明的范围和要旨所包含的，也是权利要求的范围记载的发明及其均等的范围所包含的。

Claims (20)

1.一种半导体存储装置，其特征在于，包括：
半导体基板；
多个单元晶体管，设置在上述半导体基板上；
接触插头，在相邻的上述单元晶体管间埋入，与处于该相邻的单元晶体管间的扩散层电连接；
层间绝缘膜，埋入多个上述接触插头间；
存储元件，不设置在上述接触插头的上方，而设置在上述层间绝缘膜的上方；
侧壁膜，覆盖上述存储元件的侧面的至少一部分，从上述半导体基板的表面上方看时，以与上述接触插头重叠的方式设置；
下部电极，设置在上述存储元件的底面和上述层间绝缘膜之间及上述侧壁膜和上述接触插头之间，电连接上述存储元件和上述接触插头。
2.权利要求1所述的半导体存储装置，其特征在于，
从上述半导体基板的表面上方看时，上述侧壁膜的外缘的形状是与上述下部电极的外缘的形状大致相同的形状。
3.权利要求2所述的半导体存储装置，其特征在于，
从上述半导体基板的表面上方看时，上述侧壁膜及上述下部电极为大致圆形，上述侧壁膜及上述下部电极的中心大致一致。
4.权利要求1所述的半导体存储装置，其特征在于，
从上述半导体基板的表面上方看时，上述存储元件的外缘的形状与上述下部电极的外缘的形状大致相似。
5.权利要求2所述的半导体存储装置，其特征在于，
从上述半导体基板的表面上方看时，上述存储元件的外缘的形状与上述下部电极的外缘的形状大致相似。
6.权利要求4所述的半导体存储装置，其特征在于，
从上述半导体基板的表面上方看时，上述存储元件及上述下部电极为大致圆形，上述存储元件及上述下部电极的中心大致一致。
7.权利要求1到权利要求5所述的半导体存储装置，其特征在于，
从上述半导体基板的表面上方看时，上述存储元件和上述接触插头不重叠，具有间隙部分，
上述下部电极设置在上述间隙部分。
8.权利要求1所述的半导体存储装置，其特征在于，
上述侧壁膜是至少硅氮化膜、铝氧化物、锆氧化物或这些的膜的复合膜。
9.权利要求2所述的半导体存储装置，其特征在于，
上述侧壁膜是至少硅氮化膜、铝氧化物、锆氧化物或这些的膜的复合膜。
10.权利要求1所述的半导体存储装置，其特征在于，
还包括：上部电极，设置在上述存储元件上；
上述侧壁膜设置在上述上部电极的侧面、上述存储元件的侧面及上述下部电极的顶面的一部分。
11.权利要求2所述的半导体存储装置，其特征在于，
还包括：上部电极，设置在上述存储元件上；
上述侧壁膜设置在上述上部电极的侧面、上述存储元件的侧面及上述下部电极的顶面的一部分。
12.权利要求1所述的半导体存储装置，其特征在于，
上述存储元件包含2个磁性层和在该2个磁性层间设置的隧道阻挡膜，
上述侧壁膜设置在上述隧道阻挡膜的顶面上及该隧道阻挡膜上某一方的上述磁性层的侧面。
13.权利要求2所述的半导体存储装置，其特征在于，
上述存储元件包含2个磁性层和在该2个磁性层间设置的隧道阻挡膜，
上述侧壁膜设置在上述隧道阻挡膜的顶面上及该隧道阻挡膜上某一方的上述磁性层的侧面。
14.权利要求10所述的半导体存储装置，其特征在于，
上述上部电极是至少Ta、氮化钛、氮化钨、氮化钽、Pt、Ir、Ru、Pd或这些材料的复合膜。
15.一种半导体存储装置的制造方法，其特征在于，包括：
在半导体基板上形成多个单元晶体管；
在多个上述单元晶体管的栅电极间埋入层间绝缘膜；
在相邻的上述单元晶体管间，形成与处于该相邻的单元晶体管间的扩散层电连接的接触插头；
在上述接触插头及上述层间绝缘膜上沉积下部电极的材料；
从上述半导体基板的表面上方看时，以与上述接触插头不重叠而与上述层间绝缘膜重叠的方式，在上述下部电极的材料上形成存储元件；
从上述半导体基板的表面上方看时，以与上述接触插头及上述层间绝缘膜的两方重叠的方式，在上述存储元件的侧面的至少一部分形成侧壁膜；
以上述侧壁膜为掩模，加工上述下部电极的材料，形成设置在上述存储元件的底面和上述层间绝缘膜之间及上述侧壁膜和上述接触插头之间的下部电极。
16.权利要求15所述的半导体存储装置的制造方法，其特征在于，
从上述半导体基板的表面上方看时，上述侧壁膜及上述下部电极为大致圆形，上述侧壁膜及上述下部电极的中心大致一致。
17.权利要求15所述的半导体存储装置的制造方法，其特征在于，
从上述半导体基板的表面上方看时，上述存储元件及上述下部电极为大致圆形，上述存储元件及上述下部电极的中心大致一致。
18.权利要求15所述的半导体存储装置的制造方法，其特征在于，
从上述半导体基板的表面上方看时，上述存储元件和上述接触插头不重叠而具有间隙部分，
上述下部电极在上述间隙部分形成。
19.权利要求15所述的半导体存储装置的制造方法，其特征在于，
上述侧壁膜是至少硅氮化膜、铝氧化物、锆氧化物或这些的膜的复合膜。
20.权利要求15所述的半导体存储装置的制造方法，其特征在于，
上述存储元件包含2个磁性层和在该2个磁性层间设置的隧道阻挡膜，
上述侧壁膜设置在上述隧道阻挡膜的顶面上及该隧道阻挡膜上某一方的上述磁性层的侧面。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104464804A (zh) * 2013-09-25 2015-03-25 北京兆易创新科技股份有限公司 存储阵列驱动方法及驱动电路
CN104518081A (zh) * 2013-09-29 2015-04-15 中芯国际集成电路制造(上海)有限公司 磁性隧道结的形成方法
CN105977376A (zh) * 2015-03-12 2016-09-28 台湾积体电路制造股份有限公司 用于改进型磁阻式随机存取存储器工艺的垂直磁性隧道结
CN107785483A (zh) * 2016-08-25 2018-03-09 中电海康集团有限公司 一种磁性随机存储器的制作方法
CN108735893A (zh) * 2017-04-14 2018-11-02 上海磁宇信息科技有限公司 一种磁性随机存储器底电极接触及其形成方法
CN110473961A (zh) * 2018-05-10 2019-11-19 华邦电子股份有限公司 电阻式随机存取存储器结构及其制造方法
CN111009606A (zh) * 2018-10-08 2020-04-14 联华电子股份有限公司 半导体元件及其制作方法

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150014800A1 (en) * 2012-06-22 2015-01-15 Avalanche Technology, Inc. Mtj memory cell with protection sleeve and method for making same
MY192206A (en) 2013-03-15 2022-08-08 Intel Corp Logic chip including embedded magnetic tunnel junctions
KR102099191B1 (ko) * 2013-03-15 2020-05-15 인텔 코포레이션 내장된 자기 터널 접합을 포함하는 로직 칩
US8987846B2 (en) 2013-03-22 2015-03-24 Yoshinori Kumura Magnetic memory and manufacturing method thereof
US9203015B2 (en) 2013-03-22 2015-12-01 Hisanori Aikawa Magnetic storage device
KR102081989B1 (ko) * 2013-08-05 2020-02-27 삼성전자주식회사 자기 메모리 장치 및 그 제조 방법
KR20150033374A (ko) * 2013-09-24 2015-04-01 에스케이하이닉스 주식회사 반도체 시스템 및 반도체 장치
US9570671B2 (en) * 2014-03-12 2017-02-14 Kabushiki Kaisha Toshiba Magnetic memory device
US9698342B2 (en) * 2014-09-11 2017-07-04 Kabushiki Kaisha Toshiba Contact layer for magnetic tunnel junction element and manufacturing method thereof
KR20160073847A (ko) * 2014-12-17 2016-06-27 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US20160351799A1 (en) * 2015-05-30 2016-12-01 Applied Materials, Inc. Hard mask for patterning magnetic tunnel junctions
US9806254B2 (en) 2015-06-15 2017-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Storage device with composite spacer and method for manufacturing the same
US9666790B2 (en) * 2015-07-17 2017-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing techniques and corresponding devices for magnetic tunnel junction devices
US10043852B2 (en) * 2015-08-11 2018-08-07 Toshiba Memory Corporation Magnetoresistive memory device and manufacturing method of the same
WO2017029720A1 (ja) * 2015-08-19 2017-02-23 株式会社日立製作所 磁気センサ及びその製造方法
US10008538B2 (en) * 2015-11-20 2018-06-26 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
EP3437145B1 (en) * 2016-03-30 2020-12-16 INTEL Corporation Approaches for strain engineering of perpendicular magnetic tunnel junctions (pmtjs) and the resulting structures
US9935261B1 (en) * 2017-04-05 2018-04-03 Headway Technologies, Inc. Dielectric encapsulation layer for magnetic tunnel junction (MTJ) devices using radio frequency (RF) sputtering
WO2019073333A1 (ja) * 2017-10-13 2019-04-18 株式会社半導体エネルギー研究所 記憶装置、電子部品、及び電子機器
US11189658B2 (en) * 2017-11-22 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic random access memory and manufacturing method thereof
CN112424928A (zh) * 2018-07-24 2021-02-26 索尼半导体解决方案公司 半导体装置
WO2020045143A1 (ja) * 2018-08-31 2020-03-05 ソニーセミコンダクタソリューションズ株式会社 半導体装置
US11075335B2 (en) * 2018-09-26 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for MRAM MTJ top electrode connection
US11508782B2 (en) 2018-10-25 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Hard mask for MTJ patterning
KR102573570B1 (ko) 2019-01-14 2023-09-01 삼성전자주식회사 스핀-궤도 토크 라인 및 콘택 플러그를 갖는 반도체 소자
CN112201746A (zh) * 2019-07-08 2021-01-08 联华电子股份有限公司 半导体元件及其制作方法
CY2004010I2 (el) 2019-08-29 2009-11-04 Novartis Ag Phenyl carbamate
US11217744B2 (en) * 2019-12-10 2022-01-04 HeFeChip Corporation Limited Magnetic memory device with multiple sidewall spacers covering sidewall of MTJ element and method for manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060220084A1 (en) * 2005-03-18 2006-10-05 Fujitsu Limited Magnetoresistive effect element and method for fabricating the same
US20090246557A1 (en) * 2008-03-27 2009-10-01 Magic Technologies, Inc. Low switching current dual spin filter (DSF) element for STT-RAM and a method for making the same
CN101621113A (zh) * 2008-07-03 2010-01-06 海力士半导体有限公司 磁隧道结器件、具有磁隧道结器件的存储单元及制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6534809B2 (en) * 1999-12-22 2003-03-18 Agilent Technologies, Inc. Hardmask designs for dry etching FeRAM capacitor stacks
US6929957B2 (en) * 2003-09-12 2005-08-16 Headway Technologies, Inc. Magnetic random access memory designs with patterned and stabilized magnetic shields
JP4590862B2 (ja) * 2003-12-15 2010-12-01 ソニー株式会社 磁気メモリ装置及びその製造方法
US7449345B2 (en) * 2004-06-15 2008-11-11 Headway Technologies, Inc. Capping structure for enhancing dR/R of the MTJ device
US7374952B2 (en) * 2004-06-17 2008-05-20 Infineon Technologies Ag Methods of patterning a magnetic stack of a magnetic memory cell and structures thereof
JP5007509B2 (ja) * 2006-02-08 2012-08-22 ソニー株式会社 磁気記憶装置の製造方法
JP2007273493A (ja) * 2006-03-30 2007-10-18 Fujitsu Ltd 磁気メモリ装置及びその製造方法
US7595520B2 (en) * 2006-07-31 2009-09-29 Magic Technologies, Inc. Capping layer for a magnetic tunnel junction device to enhance dR/R and a method of making the same
KR100881055B1 (ko) * 2007-06-20 2009-01-30 삼성전자주식회사 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법
US8110881B2 (en) * 2007-09-27 2012-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. MRAM cell structure with a blocking layer for avoiding short circuits
US8634231B2 (en) * 2009-08-24 2014-01-21 Qualcomm Incorporated Magnetic tunnel junction structure
US8482966B2 (en) * 2008-09-24 2013-07-09 Qualcomm Incorporated Magnetic element utilizing protective sidewall passivation
JP5010650B2 (ja) * 2009-08-11 2012-08-29 株式会社東芝 磁気抵抗メモリ
JP5542831B2 (ja) * 2009-09-24 2014-07-09 株式会社東芝 磁気メモリ
JP5127861B2 (ja) * 2010-03-24 2013-01-23 株式会社東芝 磁気メモリ
JP5502627B2 (ja) * 2010-07-09 2014-05-28 株式会社東芝 磁気ランダムアクセスメモリ及びその製造方法
US8477531B2 (en) * 2010-12-15 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Spin torque transfer magnetoresistive random access memory in disk base with reduced threshold current

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060220084A1 (en) * 2005-03-18 2006-10-05 Fujitsu Limited Magnetoresistive effect element and method for fabricating the same
US20090246557A1 (en) * 2008-03-27 2009-10-01 Magic Technologies, Inc. Low switching current dual spin filter (DSF) element for STT-RAM and a method for making the same
CN101621113A (zh) * 2008-07-03 2010-01-06 海力士半导体有限公司 磁隧道结器件、具有磁隧道结器件的存储单元及制造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104464804A (zh) * 2013-09-25 2015-03-25 北京兆易创新科技股份有限公司 存储阵列驱动方法及驱动电路
CN104518081A (zh) * 2013-09-29 2015-04-15 中芯国际集成电路制造(上海)有限公司 磁性隧道结的形成方法
CN104518081B (zh) * 2013-09-29 2018-02-16 中芯国际集成电路制造(上海)有限公司 磁性隧道结的形成方法
CN105977376A (zh) * 2015-03-12 2016-09-28 台湾积体电路制造股份有限公司 用于改进型磁阻式随机存取存储器工艺的垂直磁性隧道结
CN105977376B (zh) * 2015-03-12 2019-07-19 台湾积体电路制造股份有限公司 用于改进型磁阻式随机存取存储器工艺的垂直磁性隧道结
CN107785483A (zh) * 2016-08-25 2018-03-09 中电海康集团有限公司 一种磁性随机存储器的制作方法
CN107785483B (zh) * 2016-08-25 2021-06-01 中电海康集团有限公司 一种磁性随机存储器的制作方法
CN108735893A (zh) * 2017-04-14 2018-11-02 上海磁宇信息科技有限公司 一种磁性随机存储器底电极接触及其形成方法
CN108735893B (zh) * 2017-04-14 2022-06-03 上海磁宇信息科技有限公司 一种磁性随机存储器底电极接触及其形成方法
CN110473961A (zh) * 2018-05-10 2019-11-19 华邦电子股份有限公司 电阻式随机存取存储器结构及其制造方法
CN111009606A (zh) * 2018-10-08 2020-04-14 联华电子股份有限公司 半导体元件及其制作方法

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