CN110473961A

CN110473961A - 电阻式随机存取存储器结构及其制造方法

Info

Publication number: CN110473961A
Application number: CN201810442179.4A
Authority: CN
Inventors: 欧阳自明; 曾铃君; 李彦德
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2018-05-10
Filing date: 2018-05-10
Publication date: 2019-11-19
Anticipated expiration: 2038-05-10
Also published as: CN110473961B

Abstract

本发明提出一种电阻式随机存取存储器结构及其制造方法。上述电阻式随机存取存储器结构包括：底电极层，形成于基板上；电阻转态层，形成于底电极层上；以及顶电极层，形成于电阻转态层上。上述顶电极层构成凹口。上述电阻式随机存取存储器结构亦包括衬层，形成于底电极层的侧壁、电阻转态层的侧壁及顶电极层的侧壁上。上述衬层包括氢气阻挡材料。上述电阻式随机存取存储器结构亦包括绝缘层，形成于衬层上。上述绝缘层的材料不同于上述氢气阻挡材料。通过本发明中电阻式随机存取存储器结构，顶电极层的侧壁不会产生凹陷，可改善其可靠度及成品率。通过覆盖于电阻转态层、底电极层及基板上的衬层，可阻挡在工艺中产生的氢气，减少其劣化或失效。

Description

电阻式随机存取存储器结构及其制造方法

技术领域

本发明是有关于一种存储器装置，且特别是有关于一种电阻式随机存取存储器结构及其制造方法。

背景技术

电阻式随机存取存储器(RRAM)具有结构简单、面积小、操作电压小、操作速度快、存储时间长、多状态存储、及耗功率低等优点。因此电阻式随机存取存储器极有潜力取代目前的闪存，成为下一代的非挥发性存储器主流。

已知的电阻式随机存取存储器包括多个存储单元，各存储单元包括图案化的底电极层、电阻转态层与顶电极层。在图案化顶电极层的步骤或后续的工艺中，顶电极层的侧壁容易受到损伤，甚至使顶电极层的侧壁凹陷。随着凹陷的数量与深度增加，将造成电阻式随机存取存储器在低电阻态的电阻值变高，甚至导致无法正常操作而失效(fail)。另外，这些存储单元的凹陷的数量与深度为不可控的，从而使这些存储单元在低电阻态的电阻值存在不可控制的变异。如此一来，电阻式随机存取存储器的可靠度与成品率皆会降低。

另外，图案化顶电极层的步骤所使用的刻蚀气体(例如，三氯化硼、氯气、氧气及/或氮气)容易和顶电极层的材料(例如，钛)进行反应，而在顶电极层的侧壁形成一层副产物(例如，TiO₂、TiON等)。在后续的工艺中，此副产物层可能会吸收环境中的水气而膨胀，而从顶电极层剥离。或者，在后续的工艺中，此副产物层也可能会受到应力而从顶电极层剥离。在此副产物层剥离后，则有可能与另一个存储单元接触，因而造成相邻的存储单元之间发生短路。为了避免发生短路，已知的电阻式随机存取存储器的制作方法需要执行湿式刻蚀步骤，以将上述副产物层完全移除。然而，执行湿式刻蚀步骤可能会过度刻蚀顶电极层的侧壁，因而使顶电极层的侧壁产生上述凹陷，甚至使凹陷变得更深。

对存储器产业的业者而言，为了进一步提升电阻式随机存取存储器的可靠度与产品成品率，仍有需要对电阻式随机存取存储器及其工艺进行改良。

发明内容

本发明的一实施例提供一种电阻式随机存取存储器结构，包括：底电极层，形成于基板上；电阻转态层，形成于底电极层上；以及顶电极层，形成于电阻转态层上。顶电极层构成凹口。电阻式随机存取存储器结构亦包括衬层及绝缘层。衬层形成于底电极层的侧壁、电阻转态层的侧壁及顶电极层的侧壁上。衬层包括氢气阻挡材料。绝缘层形成于衬层上。绝缘层的材料不同于氢气阻挡材料。

本发明的另一实施例提供一种电阻式随机存取存储器结构的制造方法，包括以下步骤。形成底电极层于基板上。形成电阻转态层于底电极层上。形成牺牲层于电阻转态层上。图案化牺牲层、电阻转态层及底电极层。形成衬层顺应性地覆盖于牺牲层、电阻转态层、底电极层及基板上，衬层包括氢气阻挡材料。形成绝缘层于衬层上，绝缘层的材料不同于氢气阻挡材料。移除覆盖于牺牲层上的衬层，以暴露出牺牲层的顶表面。移除牺牲层，以暴露出电阻转态层的顶表面。顺应性地形成顶电极层于电阻转态层上，其中顶电极层构成凹口。

通过本发明所提供的电阻式随机存取存储器结构及其制造方法，顶电极层的侧壁不会产生凹陷，进而改善电阻式随机存取存储器的可靠度及成品率。通过完全覆盖于电阻转态层、底电极层及基板上的衬层，可阻挡在后续的工艺中所产生的氢气，进而减少电阻式随机存取存储器的劣化或失效。

附图说明

图1A至图1G是绘示一些实施例的电阻式随机存取存储器结构的制造方法于各步骤的剖面示意图。

图2是绘示另一些实施例的电阻式随机存取存储器结构的剖面示意图。

附图标号

100～电阻式随机存取存储器结构 106～金属插塞

200～电阻式随机存取存储器结构 108～底电极层

102～基板 110～电阻转态层

104～第一绝缘层 111～堆叠结构

112～牺牲层 124～导电线路

114～衬层 125～第二开口

115～第一开口 135～凹口

116～第二绝缘层 H～深度

120～顶电极层 W～宽度

122～接触插塞 D1～刻蚀深度

122a～接触插塞 D2～刻蚀宽度

122b～导电线路 D3～深度

122*～第一导电材料 D4～宽度

具体实施方式

为使本发明的上述和其他目的、特征、优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。

图1A至图1G是绘示本发明的一实施例的电阻式随机存取存储器结构的制造方法于各步骤的剖面示意图。

请参照图1A，形成第一绝缘层104于基板102上。基板102可包括块材半导体基板(例如，硅基板)、化合物半导体基板(例如，IIIA-VA族半导体基板)、绝缘层上覆硅(siliconon insulator,SOI)基板等。基板102可为经掺杂或未经掺杂的半导体基板。在一些实施例中，基板102可为硅基板。第一绝缘层104可包括合适的绝缘材料，例如，氧化物或氮氧化物。在一些实施例中，第一绝缘层104的材料可为二氧化硅。

接着，对第一绝缘层104进行图案化工艺，以形成通孔。接着，将金属材料填入此通孔中，并且通过平坦化工艺(例如，化学机械研磨工艺)移除位于第一绝缘层104上的多余的金属材料，以形成金属插塞106于第一绝缘层104中。金属插塞106可包括钨、铝、其他合适的金属或上述的组合。在一些实施例中，金属插塞106的材料可为钨。

接着，形成底电极层108于第一绝缘层104上，且底电极层108电连接金属插塞106。底电极层108可包括合适的导电材料，例如，钛、钽、氮化钛、氮化钽等。底电极层108可为由单一材料所形成的单层结构或由多种不同材料所形成的多层结构。更具体而言，在一些实施例中，底电极层108可为由氮化钛所形成的单层结构。可利用物理气相沉积工艺、化学气相沉积或其他合适的沉积工艺形成底电极层108。

接着，形成电阻转态层110于底电极层108上。通过对底电极层108与后续形成的顶电极层120施加电压，可将电阻转态层110转换成不同的电阻状态。当对电阻式随机存取存储器结构施加形成电压或写入电压时，电阻转态层110中的氧阴离子会移动进入后续形成的顶电极层120中，而留在电阻转态层110中的等效正价氧空缺会形成导电丝。因此，电阻转态层110由高电阻态转换为低电阻态。反之，当施加抹除电压时，顶电极层120中的氧阴离子会回到电阻转态层110中，而与电阻转态层110中的等效正价氧空缺结合，导致上述导电丝消失。因此，电阻转态层110由低电阻态转换为高电阻态。

电阻转态层110可包括过渡金属氧化物，例如，氧化钽(Ta₂O₅)、氧化铪(HfO₂)或氧化锆(ZrO₂)。在一些实施例中，电阻转态层110的材料可为氧化铪。可利用合适的工艺形成电阻转态层110，例如，溅射工艺、原子层沉积工艺、化学气相沉积工艺、蒸镀工艺或其他合适的沉积工艺。

接着，形成牺牲层112于电阻转态层110上。牺牲层112可避免后续形成的顶电极层120的侧壁受到刻蚀，因而可大幅地改善电阻式随机存取存储器的可靠度及成品率。牺牲层112可包括单晶硅、多晶硅、非晶硅或上述的组合。在一些实施例中，牺牲层112的材料可为多晶硅。可利用化学气相沉积工艺或其他合适的沉积工艺形成牺牲层112。

请参照图1B，通过第一刻蚀工艺图案化牺牲层112、电阻转态层110及底电极层108，以在对应金属插塞106的位置上形成由图案化的牺牲层112、电阻转态层110及底电极层108所形成的堆叠结构111。第一刻蚀工艺可为非等向性的刻蚀工艺。在一些实施例中，第一刻蚀工艺可为使用等离子体进行的干式刻蚀工艺。再者，在本实施例中，为了确保堆叠结构111与其他的堆叠结构111能够彼此电性绝缘，第一刻蚀工艺可进行到比底电极层108的底表面更深的位置。换言之，第一刻蚀工艺可移除一部分的第一绝缘层104。在其他实施例中，第一刻蚀工艺可进行到与底电极层108的底表面齐平的位置。

接着，形成衬层114顺应性地覆盖于堆叠结构111及基板102上。衬层114可避免后续工艺中所产生的氢气进入堆叠结构111中或是经由堆叠结构111进入基板102的其他元件中，因而可减少电阻式随机存取存储器的劣化或失效。如此一来，可进一步改善电阻式随机存取存储器的可靠度及成品率。详细而言，在后续形成第二绝缘层116的工艺中，第二绝缘层116的前驱物可能会产生作为副产物的氢气。若不形成衬层114，则所产生的氢气可能进入堆叠结构111中，甚至经由堆叠结构111进入基板102的其他元件中。这些氢气可能会将堆叠结构111中的氧化物(例如电阻转态层110中的氧化物)还原，而产生氧气或水。因此，电阻转态层110的特性会被改变，而无法实现预期的功能。再者，水也可能会导致装置的劣化或失效。相似地，若氢气进入基板102的其他元件中，也可能导致这些元件的劣化或失效。

衬层114具有良好的氢气阻挡能力。再者，为了避免降低电阻式随机存取存储器的效能，衬层114不会与所接触的层产生化学反应。衬层114可包括氢气阻挡材料，例如，金属氧化物、金属氮化物、金属氮氮化物或上述的组合。在一些实施例中，衬层114的材料可为氧化铝(Al₂O₃)。为了有效地阻挡氢气且使后续的工艺中可有效率地移除衬层114，衬层114的厚度较佳为5-50nm。在一些实施例中，为了精准地将衬层114的厚度控制在纳米级，可利用原子层沉积法或其他合适的沉积工艺形成衬层114。在本实施例中，衬层114为厚度10nm的氧化铝，且利用原子层沉积法形成。

接着，形成第二绝缘层116于衬层114上。为了提高绝缘性且降低成本，第二绝缘层116的材料可不同于衬层114的氢气阻挡材料。第二绝缘层116的材料与形成方法可与第一绝缘层104相同或相似，在此不再详述。在本实施例中，第二绝缘层116的材料可为二氧化硅。

请参照图1C，通过平坦化工艺(例如，化学机械研磨工艺)移除覆盖于牺牲层112上的衬层114及第二绝缘层116，并暴露出牺牲层112的顶表面。

接着，通过第二刻蚀工艺以移除部分的牺牲层112，并形成第一开口115于牺牲层112中。为了形成深宽比较高的第一开口115，第二刻蚀工艺可为非等向性的刻蚀工艺。在一些实施例中，第二刻蚀工艺可为使用等离子体进行的干式刻蚀工艺。再者，在本实施例中，为了确保电阻转态层110不受到伤害，第二刻蚀工艺可进行到比牺牲层112的底表面更浅的位置。换言之，在进行第二刻蚀工艺之后，第一开口115并未暴露出电阻转态层110的顶表面。

请参照图1D，通过第三刻蚀工艺移除所有的牺牲层112，以暴露出电阻转态层110的顶表面，并形成第二开口125。第三刻蚀工艺可为等向性的刻蚀工艺。在一些实施例中，第三刻蚀工艺可为使用刻蚀溶液进行的湿式刻蚀工艺。

请参照图1E，顺应性地形成顶电极层120于电阻转态层110上，且顶电极层120构成凹口135。顶电极层120可包括钛、钽、氮化钛、氮化钽等的导电材料。顶电极层120可为由单一材料所形成的单层结构，或由多种不同材料所形成的多层结构。在一些实施例中，顶电极层120可为由钛所形成的单层结构。在另一些实施例中，顶电极层120可为双层结构，由氮化钛及其上方的钛所形成。可利用物理气相沉积工艺、化学气相沉积或其他合适的沉积工艺形成顶电极层120。

请参照图1F，沉积第一导电材料122*于顶电极层120上并填满凹口135。第一导电材料122*可包括合适的导电材料，例如，钨、铝、其他合适的金属或上述的组合。在一些实施例中，第一导电材料122*的材料及形成方法可与金属插塞106的材料及形成方法相同或相似，在此不再详述。

请参照图1G，通过平坦化工艺移除一部分的第一导电材料122*与一部分的顶电极层120，以形成接触插塞122于凹口135中。在此平坦化工艺中，移除覆盖于第二绝缘层116及衬层114上的第一导电材料122*及顶电极层120，并暴露出第二绝缘层116的顶表面及衬层114的顶表面。因此，在平坦化工艺之后，接触插塞122的顶表面、顶电极层120的顶表面、第二绝缘层116的顶表面与衬层114的顶表面共平面。在这样的实施例中，形成接触插塞122的步骤中并未使用到等离子体。因此，可避免第二绝缘层116接触到等离子体，有助于改善电阻式随机存取存储器的可靠度及成品率。

沉积第二导电材料于接触插塞122与顶电极层120上。接着，图案化第二导电材料，以形成导电线路124于接触插塞122与顶电极层120上。第二导电材料可包括合适的导电材料，例如，银、铜、铝、其他合适的金属或上述的组合。在一些实施例中，第二导电材料可为铝铜合金。可利用原子层沉积法或其他合适的沉积工艺形成导电线路124。

在本实施例中，导电线路124的材料与第一导电材料122*不同。更具体而言，第一导电材料122*的孔隙填充能力优于第二导电材料的孔隙填充能力。如此一来，即使凹口135具有较高的深宽比(例如，深宽比大于5)，接触插塞122中仍不存在空隙或孔洞。第二导电材料的导电性可优于第一导电材料122*的导电性，以降低电阻式随机存取存储器的电阻值。

在本发明的一些实施例中，当进行第一刻蚀工艺时，顶电极层120尚未形成。因此，顶电极层120不会受到第一刻蚀工艺的伤害。再者，如图1E所绘示，顶电极层120是形成在由图案化的牺牲层112所定义的第二开口125中，且不需要通过图案化步骤定义顶电极层120的侧壁。又，顶电极层120的侧壁受到衬层114及第二绝缘层116的保护，因而顶电极层120的侧壁在后续的工艺中不会受到伤害。因此，本发明的顶电极层120的侧壁不会产生凹陷。如此一来，可大幅地改善电阻式随机存取存储器的可靠度与成品率。

于本发明中，牺牲层112需要被完全的移除，以暴露出电阻转态层110的顶表面。若只使用非等向性的刻蚀工艺(例如，干式刻蚀工艺)，将难以移除牺牲层112的底部角落。特别是在牺牲层112的宽度朝向上方逐渐缩窄的情况下，为了完全移除牺牲层112，需要延长刻蚀时间。如此，将可能导致电阻转态层110因刻蚀工艺受到严重的损害。另一方面，请参照图1C，牺牲层112在垂直方向的刻蚀深度与在水平方向的刻蚀宽度分别为D1与D2。若只使用等向性的刻蚀工艺(例如，湿式刻蚀工艺)，在牺牲层112的深宽比(即，D1/D2)较大(例如，深宽比大于2)的情况下，为了移除牺牲层112的底部，需要延长刻蚀时间。如此，将可能导致刻蚀溶液沿着牺牲层112的侧壁渗透到下方的各层(例如，底电极层108)中，进而造成电阻式随机存取存储器的劣化或失效。

为了完全地移除牺牲层112，在本发明的一些实施例中，首先使用非等向性的第二刻蚀工艺，形成第一开口115于牺牲层112中，如图1C所示。接着，再使用等向性的第三刻蚀工艺完全移除牺牲层112，以暴露出电阻转态层110的顶表面，并形成第二开口125，如图1D所示。

更具体而言，第一开口115的深度与宽度分别为D3与D4。由于D3与D4皆小于D1，因而可避免电阻转态层110因过长的非等向性的刻蚀工艺受到严重的损害。再者，由于在第三刻蚀工艺前已形成第一开口115，使得牺牲层112的底部更容易在第三刻蚀工艺被移除，而缩短了第三刻蚀工艺的时间，从而可避免刻蚀溶液沿着牺牲层112的侧壁渗透到下方的各层中。

此外，通过第三刻蚀工艺对于牺牲层112与电阻转态层110具有高刻蚀选择性，还可避免电阻转态层110在第三刻蚀工艺期间受到伤害，进而提高电阻式随机存取存储器的成品率。在一些实施例中，在第三刻蚀工艺中，牺牲层112的刻蚀速率R1对电阻转态层110的刻蚀速率R2的比率R1/R2为10-100。

此外，通过第三刻蚀工艺对于牺牲层112与衬层114具有高刻蚀选择性，则可避免衬层114在第三刻蚀工艺中受到伤害，可进一步改善或避免上述刻蚀溶液的渗透问题。在一些实施例中，在第三刻蚀工艺中，牺牲层112的刻蚀速率R1对衬层114的刻蚀速率R3的比率R1/R3为5-100。

请参照图1G，本发明的一些实施例提供一种电阻式随机存取存储器结构100。电阻式随机存取存储器结构100包括依序形成于基板102上的第一绝缘层104、底电极层108、电阻转态层110、衬层114、第二绝缘层116及顶电极层120。金属插塞106形成于第一绝缘层104中，并且与底电极层108电连接。衬层114形成于底电极层108的侧壁、电阻转态层110的侧壁及顶电极层120的侧壁上，并且包括氢气阻挡材料。第二绝缘层116形成于衬层114上，且第二绝缘层116的材料不同于衬层114的氢气阻挡材料。顶电极层120形成于电阻转态层110，且构成凹口135(标记于第1E图)。进一步地，电阻式随机存取存储器结构100还可包括接触插塞122及导电线路124。接触插塞122形成于凹口135中，接触插塞122的顶表面与顶电极层120的顶表面共平面。导电线路124形成于接触插塞122与顶电极层120上。在一些实施例中，形成导电线路124的第二导电材料不同于形成接触插塞122的第一导电材料122*。

请参照图1E，凹口135具有深度H及宽度W，且具有深宽比H/W。若凹口135的深宽比H/W太大，则难以将第一导电材料122*填入凹口135，且所形成的接触插塞122中可能会存在空隙或孔洞。如此，将降低电阻式随机存取存储器结构100的可靠度及成品率。因此，在一些实施例中，凹口135的深宽比H/W可为0.1-10。

图2绘示另一些实施例的电阻式随机存取存储器结构200的剖面示意图。图2与图1G中相同的元件使用相同的标号表示。为了简化说明，关于相同于图1G的元件及其形成工艺，在此不再赘述。图2与图1G的差异如下。

在本实施例中，凹口135的深宽比H/W较小(例如，H/W小于5)。因此，可选择孔隙填充能力与导电性均为适中的导电材料作为第一导电材料122*。在本实施例中，当形成如图1F所绘示的结构之后，可不对第一导电材料122*及顶电极层120进行平坦化工艺，而是通过非等向性的刻蚀工艺将第一导电材料122*及顶电极层120同时图案化。藉此，顶电极层120的表面高于第二绝缘层116的表面，且顶电极层120覆盖第二绝缘层116的一部分。在本实施例中，接触插塞122a与导电线路122b是由相同材料制作，在接触插塞122a与导电线路122b之间不存在由不同材料所构成的界面。因此，对单一个电阻式随机存取存储器结构200而言，不会产生因界面的缺陷所导致的效能劣化。对多个电阻式随机存取存储器结构而言，不会产生因界面的缺陷所导致的电阻值不均一。因此，电阻式随机存取存储器结构200的可靠度良好。此外，在这样的实施例中，可省略平坦化步骤与第二导电材料的沉积步骤。因此，可简化工艺，并且降低生产所需要的时间与成本。

综上所述，通过本发明的实施例所提供的电阻式随机存取存储器结构及其制造方法，顶电极层的侧壁不会产生凹陷，进而改善电阻式随机存取存储器的可靠度及成品率。在本发明的一实施例中，通过完全覆盖于电阻转态层、底电极层及基板上的衬层，可阻挡在后续的工艺中所产生的氢气，进而减少电阻式随机存取存储器的劣化或失效。在本发明的一实施例中，先使用非等向性的刻蚀工艺于牺牲层中形成第一开口，再使用等向性的刻蚀工艺完全移除牺牲层。如此，可大幅缩短移除牺牲层所需的时间，且可避免电阻转态层及衬层在移除牺牲层的步骤中受到伤害，进而改善或避免刻蚀溶液渗透的问题。在本发明的一实施例中，使用相同材料制作接触插塞与导电线路，可简化工艺，并且降低生产所需要的时间与成本。

前述本发明所揭露的多个较佳实施例并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视权利要求所界定的为准。

Claims

1.一种电阻式随机存取存储器结构，其特征在于，包括：

一底电极层，形成于一基板上；

一电阻转态层，形成于该底电极层上；

一顶电极层，形成于该电阻转态层上，其中该顶电极层构成一凹口；

一衬层，形成于该底电极层的侧壁、该电阻转态层的侧壁及该顶电极层的侧壁上，其中该衬层包括一氢气阻挡材料；以及

一绝缘层，形成于该衬层上，且该绝缘层的材料不同于该氢气阻挡材料。

2.如权利要求1所述的电阻式随机存取存储器结构，其特征在于，该氢气阻挡材料为金属氧化物、金属氮化物、金属氮氧化物或上述的组合。

3.如权利要求1所述的电阻式随机存取存储器结构，其特征在于，该衬层具有一厚度为5nm-50nm。

4.如权利要求1所述的电阻式随机存取存储器结构，其特征在于，该凹口具有一深宽比为0.1-10。

5.如权利要求1-4中任一项所述的电阻式随机存取存储器结构，其特征在于，更包括：

一接触插塞，形成于该凹口中，其中该接触插塞的顶表面与该顶电极层的顶表面共平面；以及

一导电线路，形成于该接触插塞与该顶电极层上。

6.如权利要求5所述的电阻式随机存取存储器结构，其特征在于，该接触插塞与该导电线路由相同材料制作。

7.一种电阻式随机存取存储器结构的制造方法，其特征在于，包括：

形成一底电极层于一基板上；

形成一电阻转态层于该底电极层上；

形成一牺牲层于该电阻转态层上；

图案化该牺牲层、该电阻转态层及该底电极层；

形成一衬层顺应性地覆盖于该牺牲层、该电阻转态层、该底电极层及该基板上，其中该衬层包括一氢气阻挡材料；

形成一绝缘层于该衬层上，且该绝缘层的材料不同于该氢气阻挡材料；

移除覆盖于该牺牲层上的该衬层，以暴露出该牺牲层的一顶表面；

移除该牺牲层，以暴露出该电阻转态层的一顶表面；以及

顺应性地形成一顶电极层于该电阻转态层上，其中该顶电极层构成一凹口。

8.如权利要求7所述的电阻式随机存取存储器结构的制造方法，其特征在于，移除该牺牲层包括：

进行一非等向性刻蚀工艺，以移除一部分的牺牲层，并在牺牲层中形成一第一开口；以及

进行一等向性刻蚀工艺，以完全移除牺牲层，并形成一第二开口，其中该第二开口暴露出该电阻转态层的该顶表面。

9.如权利要求8所述的电阻式随机存取存储器结构的制造方法，其特征在于，在进行该非等向性刻蚀工艺之后，该第一开口并未暴露出该电阻转态层的该顶表面。

10.如权利要求8所述的电阻式随机存取存储器结构的制造方法，其特征在于，在该等向性刻蚀工艺中，该牺牲层的刻蚀速率对该电阻转态层的刻蚀速率的比率为10-100。

11.如权利要求8所述的电阻式随机存取存储器结构的制造方法，其特征在于，在该等向性刻蚀工艺中，该牺牲层的刻蚀速率对该衬层的刻蚀速率的比率为5-100。

12.如权利要求7-11中任一项所述的电阻式随机存取存储器结构的制造方法，其特征在于，更包括：

沉积一第一导电材料于该顶电极层上并填入该凹口中；

进行一平坦化工艺，移除一部分的该第一导电材料与一部分的该顶电极层，以形成一接触插塞于该凹口中，其中该接触插塞的顶表面与该顶电极层的顶表面共平面；以及

沉积一第二导电材料于该接触插塞与该顶电极层上；以及

进行一图案化工艺，移除一部分的该第二导电材料，以形成一导电线路于该接触插塞与该顶电极层上。