CN102859651B - 形成多个间隔特征的方法 - Google Patents

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Abstract

本发明揭示一种形成多个间隔特征的方法，其包括在下伏材料上形成牺牲硬掩膜材料。所述牺牲硬掩膜材料具有至少两个不同组成的层。去除所述牺牲硬掩膜材料的部分以在所述下伏材料上形成掩膜。所述掩膜的个别特征具有至少两个不同组成的层，其中所述个别特征中每一者的所述层中的一个层具有至少400.0MPa的拉伸固有应力。所述个别特征具有大于0.0MPa的总拉伸固有应力。当在所述下伏材料中蚀刻时使用所述掩膜，从而形成多个包含所述下伏材料的间隔特征。揭示其它实现方式。

Description

形成多个间隔特征的方法
技术领域
本发明所揭示的实施例涉及形成多个间隔特征的方法，例如在制造集成电路时。
背景技术
在制造集成电路时，当在下伏材料中蚀刻时可使用掩膜来形成所希望的特征形状。光刻加工是一种用于制造所述掩膜的技术。举例来说，可使光阻剂沉积在衬底上并且曝露于图案化辐射，然后显影以形成图案化光阻掩膜。随后可转印所述光阻掩膜的图案而在下伏衬底材料中形成电子装置组件，所述下伏衬底材料是一种或一种以上导电、绝缘或半导电材料。在许多应用中，掩膜的光阻材料本身的坚固度不足以在完成装置特征的蚀刻时充当掩膜。在这些情况下可在光阻剂与用于形成装置特征的材料之间使用硬掩膜材料。因此，光阻掩膜图案被转印在硬掩膜材料中，随后所述硬掩膜材料被用作比光阻剂更为坚固的蚀刻掩膜。在这些情况下，在蚀刻硬掩膜材料期间或在蚀刻硬掩膜材料之下的材料期间光阻剂可能被完全去除。
集成电路制造不断地制造越来越小的特征宽度尺寸以将个别装置组件的尺寸降到最小并且由此增加集成电路内组件的密度。集成电路中的一个常见组件是导电线，例如全局或局部互联线。其它示例导线包括晶体管栅极线，所述晶体管栅极线可能并有或可能不并有沿个别晶体管栅极线间隔分布的电荷储存区域。当蚀刻硬掩膜之下的导电材料以形成导线时，需要线材料的侧壁对应于图案化硬掩膜材料的侧壁的纵向定向。然而，当最小线宽度接近30纳米时，蚀刻可能会具有形成以波状方式沿线的纵向定向蜿蜒的线侧壁的趋势。这可能不合需要。
举例来说，参看图1，显示现有技术衬底10的一部分的俯视图。所述部分包括多个线构造14，其已被图案化在下伏衬底材料12上。线构造14是使用间距倍增技术(pitchmultiplicationtechnique)形成，其中所述线的个体的最小宽度是约25纳米，并且紧邻的线之间的间隔是约30纳米。使用包含压缩的无定形碳层容纳于压缩的未掺杂二氧化硅层上的牺牲硬掩膜材料(未图示)作为掩膜的间隔线特征。这导致侧壁沿线的纵向定向有所描绘的不合需要的线波纹。
发明内容
附图说明
图1是说明促成本发明的一些实施例的问题的集成电路的图解俯视图。
图2是在根据本发明的一个实施例的工艺中的半导体衬底的图解截面图。
图3是在图2所示的后一个加工步骤中所述图2衬底的视图。
图4是在图3所示的后一个加工步骤中所述图3衬底的视图。
图5是在图4所示的后一个加工步骤中所述图4衬底的视图。
图6是在图5所示的后一个加工步骤中所述图5衬底的视图。
图7是图6的俯视图。
图8是在根据本发明的一个实施例的工艺中的半导体衬底的图解截面图。
图9是在图8所示的后一个加工步骤中所述图8衬底的视图。
图10是在图9所示的后一个加工步骤中所述图9衬底的视图。
具体实施方式
本发明的实施例包括形成多个间隔特征(例如形成多个间隔导电线)的方法。可或者和/或另外形成其它特征。在一些实施例中，所形成的导线具有不大于30纳米的各别最小线宽度，例如在处理并减少如上文在背景技术章节中所鉴别的所述窄线的线波纹时。
最初参考图2-7对特征的制造进行讨论，所述特征是多个具有不大于30纳米的各别最小线宽度的间隔电荷储存晶体管栅极线，例如如可用于闪光灯或其它电路中。参看图2，衬底片段20可能是半导电衬底或其它衬底。在此文件的上下文中，术语“半导体衬底”或“半导电衬底”被定义为表示包含半导电材料的任何构造，所述半导电材料包括(但不限于)块状半导电材料，例如半导电晶片(单独或呈在它上面包含其它材料的集合形式)；以及半导电材料层(单独或呈包含其它材料的集合形式)。术语“衬底”是指任何支撑结构，包括(但不限于)上述半导电衬底。衬底20包含半导电材料22，半导电材料22可包含硅，基本上由硅组成，或由硅组成。举例来说，其可能包含本底稍微掺杂有p型掺杂剂的块状单晶硅。半导电材料22可包含绝缘体上半导体型(semiconductor-on-insulator)衬底或一些已存在或有待开发的其它衬底的一部分。
已在半导电材料22上形成隧道电介质24。所述隧道电介质可包含任何合适的组合物或组合物的组合，其中未掺杂二氧化硅是一种示例。已在隧道电介质24上形成电荷保持材料26。所述电荷保持材料可包含浮动栅极(例如多晶硅)或可包含电荷收集材料(例如氮化硅)。电荷保持材料可为均质或非均质的，并且例如可包含嵌在介电材料内的纳米点。
已在电荷保持材料26上形成阻挡电介质28。所述阻挡电介质可包含任何合适的组合物或组合物的组合。举例来说，所述阻挡电介质可包含氮化硅、二氧化硅或各种具有大于二氧化硅的介电常数的高k介电材料中任一种中的一种或一种以上，基本上由其组成，或由其组成。已在阻挡电介质28上形成控制栅极材料(Controlgatematerial)30。所述控制栅极材料最终在电路构造成品中导电并且可包含一种或一种以上金属、含金属组合物和导电掺杂半导电材料，基本上由其组成，或由其组成。在一个实施例中，导电层30的所有下伏材料都可看作是基底。
已在控制栅极材料30上形成牺牲硬掩膜材料32。在一些实施例中，所述牺牲硬掩膜材料包含将如下文所表征的至少两个不同组成的层。在图2中描绘牺牲硬掩膜材料32包含两个层34和36。可使用两个以上的层。此外，图2描绘一个示例实施例，其中所形成的牺牲硬掩膜材料32与导电材料30直接物理接触。可在硬掩膜材料32与导电材料30中间提供一个或一个以上额外层。无论如何，在此文件的上下文中，“层”的使用无需包括或完全覆盖所述下伏材料，并且与“材料”同义。层可为不连续的或仅部分容纳在下伏材料之上。
已在牺牲硬掩膜材料32上向外形成抗反射涂层38和光阻层40。可使用任何合适的有机或无机抗反射涂层，或不使用抗反射涂层。此外，与提供任何抗反射作用无关和/或与是否在牺牲硬掩膜材料上向外使用任何其它抗反射材料无关，可涵盖抗反射涂层材料作为牺牲硬掩膜材料的一部分。光阻剂40可包含任何合适的现有或有待开发的正型或负型光阻剂。然而，不需要光刻。
参看图3，光阻剂40已经被适当图案化并显影而形成所描绘的掩膜线区块，其将用于形成牺牲硬掩膜材料的蚀刻掩膜。
参看图4，牺牲硬掩膜材料32的部分已经被去除而形成包含多个间隔掩膜线45的掩膜42，所述多个间隔掩膜线45容纳在控制栅极材料30之上，在一个实施例中，间隔掩膜线45具有不大于30纳米的各别最小宽度。间隔掩膜线45的各别宽度可相对于彼此相同或不同，并且间隔掩膜线可相对于彼此具有相同或不同形状。此外，个别掩膜线45的宽度可能不恒定。图4构造可通过使用一种或一种以上合适的各向异性蚀刻化学来产生。据描绘牺牲硬掩膜材料32已经完全蚀刻到下伏控制栅极材料30，尽管这并不是所需要的。此外，可在此时或随后在蚀刻牺牲硬掩膜材料32之下的材料时去除一些或所有光阻剂40和抗反射涂层38，或不去除所述层。
无论如何，在一个实施例中，间隔掩膜线45包含至少两个不同组成的层，其中显示两个层34和36。在将如下文所描述蚀刻下伏材料期间，间隔掩膜线45的个体的所述层中的一个层具有至少400.0MPa的拉伸固有应力，并且个别间隔掩膜线各具有大于0.0MPa的总拉伸固有应力。在此文件的上下文中，用正数(兆帕斯卡(mega-pascal))指示拉伸固有应力，用负数(兆帕斯卡)指示压缩固有应力，并且0.0Mpa指示无固有应力。此外，用较大负数指示较大压缩固有应力，例如-700MPa的值指示比-500MPa更大的压缩固有应力。在蚀刻期间，在一个实施例中，一个层具有至少700MPa的拉伸固有应力，而在一个实施例中是至少1GPa。在一个实施例中，个别特征在蚀刻期间各具有至少100.0MPa的总拉伸固有应力，而在一个实施例中是至少800.0MPa。
取决于沉积技术和下伏衬底材料的某些材料可沉积在衬底上而具有沉积时的拉伸固有应力、沉积时的压缩固有应力或沉积时的中性/无固有应力。此外，沉积材料的固有应力可在其沉积后改变。举例来说，加热衬底将趋向于降低拉伸固有应力层的拉伸程度，并且增加压缩固有应力层的压缩固有应力。因此，牺牲硬掩膜材料内至少两个不同组成的层的固有应力在蚀刻下伏材料期间与沉积时的状态相比可能相同或可能不相同。
在一个实施例中，间隔掩膜线45的硬掩膜材料32的另一个层在下伏材料蚀刻期间具有压缩固有应力。这可实现使具有压缩固有应力的常用高抗蚀刻性材料与至少一个具有至少400.0MPa的拉伸固有应力的额外层组合，以使得个别特征各具有大于0.0MPa的为正数的总拉伸固有应力。在一个实施例中，在蚀刻期间，所述层的压缩固有应力是至少-500MPa，并且在一个实施例中是至少-1GPa。在一个实施例中，所述特征的层在蚀刻期间具有至少-500MPa的压缩固有应力，并且个别特征在蚀刻期间各具有至少500.0MPa的总拉伸固有应力，而在一个实施例中是至少800.0MPa。当使用压缩固有应力层时，所述层可按正视方向向内或向外地容纳在拉伸固有应力层上。在一些实施例中在蚀刻下伏材料之前即刻以及在蚀刻下伏材料期间使用个别地具有总拉伸固有应力的间隔掩膜线可减少线波纹，例如相比于不然将在个别间隔掩膜线在蚀刻期间各具有总压缩固有应力的相同工艺条件下出现的线波纹而得知。
仅举例来说，拉伸固有应力为至少400.0MPa的层的厚度范围是约100埃到约1,000埃，在一个实施例中是约200埃到约500埃。间隔掩膜线特征45的压缩固有应力层的示例厚度是约100埃到约1,200埃，在一个实施例中是约700埃到约900埃。
展现压缩固有应力的示例材料包括无定形碳，例如无定形石墨碳或四面体无定形碳。其各别压缩固有应力可例如为-300MPa和-700MPa到-10GPa。在不大于1托的压力下通过低压化学气相沉积(LPCVD)或在200℃到750℃下通过正硅酸四乙酯(TEOS)的等离子体增强化学气相沉积(PECVD)沉积的二氧化硅展现-10MPa到-500MPa的压缩固有应力。在200℃到750℃下通过PECVD沉积的氟化硅玻璃展现-5MPa到-400MPa的压缩固有应力。在750℃到1150℃下通过炉法氧化形成的热沉积二氧化硅展现-350MPa到-900MPa的压缩固有应力。
视沉积方法、下伏衬底以及在介于沉积时间与在蚀刻硬掩膜之下的材料期间用作硬掩膜中的组分的时间之间的衬底加工而定，某些材料可展现拉伸或压缩固有应力。可具有至少400.0MPa的拉伸固有应力的示例材料包括氮化物(即氮化钨、氮化钽和/或氮化硅)、氧化物(即未掺杂的二氧化硅、氟掺杂的二氧化硅和/或包括二氧化硅的旋涂式电介质)、硅化物(即硅化钴、硅化钛和/或硅化镍)、W、Ti、Cu以及Ni。举例来说，所述具有拉伸固有应力的一个层可包含一种或一种以上所述材料，或可基本上由一种所述材料组成，或由一种所述材料组成。此外，可使用多个具有拉伸固有应力的层。
在一个实施例中，间隔掩膜线45的层34包含具有至少400.0MPa的拉伸固有应力的氮化物(例如氮化硅)，并且层36包含具有压缩固有应力的碳，但其中个别间隔掩膜线45各具有大于0.0MPa的总固有应力。在所述实施例中，层34和36的组成可颠倒。
作为实例，在200℃到550℃下使用SiH4作为前体在至少3托的压力下通过化学气相沉积(CVD)沉积的二氧化硅展现-30MPa到63MPa的固有应力。在300℃到700℃下使用TEOS或SiH4作为前体通过低于大气压或热CVD沉积的未掺杂的硅玻璃展现-300MPa到700MPa的固有应力。在400℃到1000℃下经历沉积后退火的旋涂式电介质(SpinOnDielectric；SOD)展现-300MPa到700MPa的固有应力，其中沉积后退火的温度越高并且时间越长，所述应力越趋向于压缩方向。在375℃到750℃下通过LPVD或PECVD沉积的氮化硅展现-600MPa到1800MPa的固有应力。在500℃到750℃下使用SiH4作为前体通过LPCVD沉积的二氧化硅展现210MPa到420MPa的拉伸固有应力。在150℃到600℃下通过物理气相沉积(PVD)或CVD沉积的氮化钨展现500MPa到1200MPa的拉伸固有应力。在150℃到600℃下通过PVD或CVD沉积的氮化钽展现500MPa到1200MPa的拉伸固有应力。在150℃到600℃下通过PVD或CVD沉积的钨展现700MPa到1400MPa的拉伸固有应力。在150℃到600℃下通过PVD或CVD沉积的钛展现350MPa到450MPa的拉伸固有应力。在150℃到600℃下通过PVD或CVD沉积的硅化钴展现700MPa到1400MPa的拉伸固有应力。在150℃到600℃下通过PVD、CVD或原子层沉积(ALD)沉积的硅化钛展现1500MPa到2100MPa的拉伸固有应力。在150℃到600℃下通过PVD、CVD或ALD沉积的硅化镍展现200MPa到600MPa的拉伸固有应力。在30℃到600℃下通过PVD或通过化学电镀沉积的铜展现300MPa到600MPa的拉伸固有应力。在30℃到450℃下通过PVD或通过化学电镀沉积的镍展现300MPa到800MPa的拉伸固有应力。
参看图5，在蚀刻通过控制栅极材料30、阻挡电介质28以及电荷保持材料26时使用掩膜42。由此，形成呈多个间隔电荷储存晶体管栅极线48形式的间隔特征，其在一个实施例中具有不大于30纳米的各别最小宽度。如图所示，隧道电介质24也可被蚀刻通过直到半导电材料22。在一个实施例中，所述多个间隔特征可具有至少15∶1的各别纵横比。可在下伏材料的蚀刻期间蚀刻一些、不蚀刻或蚀刻全部硬掩膜材料32，以产生间隔电荷储存晶体管栅极线48。图5描绘一实施例，其中硬掩膜材料32的按正视方向最内层34、36中每一者的部分保留。图6和图7描绘随后例如通过蚀刻去除所述部分。
参考图8-10描述关于衬底20a的示例替代加工实施例。适当时利用来自所述第一实施例的类似编号，其中差异用后缀“a”或用不同编号指示。图8按对应于上述实施例的图4的顺序来描绘在形成包含间隔掩膜线45a的掩膜42a时的加工。其可使用现有或有待开发的光刻或其它技术来制造。间隔掩膜线45a的硬掩膜材料32a包含按正视方向容纳在层34内部的额外层50。示例材料是通过正硅酸四乙酯的分解而沉积的未掺杂的二氧化硅。无论如何，所述层可在后续蚀刻期间包含压缩固有应力或在后续蚀刻期间包含拉伸固有应力。
参看图9，当在下伏材料中蚀刻时使用掩膜42a来形成多个间隔电荷储存晶体管栅极线48。图9描绘一实施例，其中层50、34和36中每一者的部分在下伏材料蚀刻结束时仍保留。图10描绘随后例如通过蚀刻去除所述部分。
上述加工描述形成多个间隔特征的示例技术，在上述实施例中所述间隔特征包含多个导电线。可制造其它特征。无论如何，所述实施例的实例包括在下伏材料上形成牺牲硬掩膜材料，其中所述牺牲硬掩膜材料包含至少两个不同组成的层。去除牺牲硬掩膜材料的部分以在下伏材料上形成掩膜。掩膜的个别特征包含至少两个不同组成的层。个别特征的这些层中的一个层具有至少400.0MPa的拉伸固有应力，并且所述个别特征各自具有大于0.0MPa的总拉伸固有应力。当在下伏材料中蚀刻时使用所述掩膜以形成多个包含所述下伏材料的间隔特征。可使用上述示例技术和材料中的任一种。
在一个实施例中，形成多个具有不大于30纳米的各别最小宽度的间隔导电线的方法包括在导电材料上形成多个间隔掩膜线。所述掩膜线具有不大于30纳米的各别最小宽度，并且在使用所述间隔掩膜线作为掩膜对导电材料进行蚀刻之前即刻以及期间个别地具有总拉伸固有应力。间隔掩膜线可能具有或可能不具有拉伸固有应力为至少400.0MPa的一个层。在对导电材料进行蚀刻以形成多个具有不大于30纳米的各别最小线宽度的间隔导电线时使用间隔掩膜线作为蚀刻掩膜。
本发明的一个实施例构成一种在蚀刻导电材料以形成多个具有不大于30纳米的各别最小线宽度的间隔导电线时减少线波纹的方法。这种方法包含使用具有间隔掩膜线的蚀刻掩膜，所述间隔掩膜线在所述蚀刻之前即刻以及期间个别地具有总拉伸固有应力，并且例如与上述其它特性无关。

Claims (28)

1.一种形成多个间隔特征的方法，其包含：
在下伏材料上形成牺牲硬掩膜材料，所述牺牲硬掩膜材料包含至少两个不同组成的层；
去除所述牺牲硬掩膜材料的部分以在所述下伏材料上形成掩膜，所述掩膜的个别特征包含所述至少两个不同组成的层，所述个别特征的所述层中的一个层具有至少400.0MPa的拉伸固有应力，所述个别特征具有大于0.0MPa的总拉伸固有应力；以及
当在所述下伏材料中蚀刻时使用所述掩膜以形成多个包含所述下伏材料的间隔特征，所述掩膜具有包含至少两个层的所述个别特征。
2.根据权利要求1所述的方法，其中所述层中的另一个层在所述蚀刻期间具有压缩固有应力。
3.根据权利要求2所述的方法，其中所述另一个层在所述蚀刻期间具有至少-500MPa的压缩固有应力。
4.根据权利要求3所述的方法，其中所述另一个层在所述蚀刻期间具有至少-1GPa的压缩固有应力。
5.根据权利要求2所述的方法，其中所述一个层按正视方向在所述另一个层的内部。
6.根据权利要求5所述的方法，其中所述一个层具有约100埃到约1,000埃的厚度，并且所述另一个层具有约100埃到约1,200埃的厚度。
7.根据权利要求6所述的方法，其中所述一个层具有约200埃到约500埃的厚度，并且所述另一个层具有约700埃到约900埃的厚度。
8.根据权利要求2所述的方法，其中所述一个层按正视方向在所述另一个层的外部。
9.根据权利要求1所述的方法，其中所述一个层是所述至少两个层的两个按正视方向最内层中的一个，所述两个按正视方向最内层的部分在完成所述下伏材料的所述蚀刻后仍保留，并且在所述蚀刻后去除所有所述部分。
10.根据权利要求1所述的方法，其中所述硬掩膜材料包含至少三个不同组成的层，其包括所述一个层，所述一个层是所述至少三个层的三个按正视方向最内层中的一个，所述至少三个层的所述三个按正视方向最内层的部分在完成所述下伏材料的所述蚀刻后仍保留，并且在所述蚀刻后去除所有所述部分。
11.根据权利要求1所述的方法，其中所述一个层在所述蚀刻期间具有至少700MPa的拉伸固有应力。
12.根据权利要求11所述的方法，其中所述一个层在所述蚀刻期间具有至少1GPa的拉伸固有应力。
13.根据权利要求1所述的方法，其中所述个别特征在所述蚀刻期间具有至少100.0MPa的总拉伸固有应力。
14.根据权利要求13所述的方法，其中所述个别特征在所述蚀刻期间具有至少800.0MPa的总拉伸固有应力。
15.根据权利要求1所述的方法，其中所述层中的另一个层在所述蚀刻期间具有至少-500MPa的压缩固有应力，并且所述个别特征在所述蚀刻期间具有至少800.0MPa的总拉伸固有应力。
16.根据权利要求1所述的方法，其中所述一个层包含氮化物、氧化物、硅化物、W、Ti、Cu以及Ni中的至少一种。
17.根据权利要求16所述的方法，其中所述一个层由氮化物、氧化物、硅化物、W、Ti、Cu或Ni中的一种组成。
18.根据权利要求17所述的方法，其中所述层中的另一个层在所述蚀刻期间具有压缩固有应力，所述另一个层由碳组成。
19.根据权利要求1所述的方法，其中所述多个间隔特征具有至少15∶1的各别纵横比。
20.一种形成多个具有不大于30纳米的各别最小线宽度的间隔导电线的方法，其包含：
在基底上形成导电材料；
在所述导电材料上形成牺牲硬掩膜材料，所述牺牲硬掩膜材料包含至少两个不同组成的层；
去除所述牺牲硬掩膜材料的部分以在所述导电材料上形成掩膜，所述掩膜包含多个具有不大于30纳米的各别最小线宽度的间隔掩膜线，所述间隔掩膜线包含所述至少两个不同组成的层，所述间隔掩膜线的个别线的所述层中的一个层具有至少400.0MPa的拉伸固有应力，所述个别间隔掩膜线具有大于0.0MPa的总拉伸固有应力；以及
当在所述导电材料中蚀刻时使用所述具有至少两个层的掩膜，以形成多个具有不大于30纳米的各别最小线宽度的间隔导电线。
21.根据权利要求20所述的方法，其中所述层中的另一个层在所述蚀刻期间具有至少-500MPa的压缩固有应力，并且所述个别间隔掩膜线在所述蚀刻期间具有至少500.0MPa的总拉伸固有应力。
22.根据权利要求21所述的方法，其中所述另一个层包含碳并且所述一个层包含氮化物。
23.根据权利要求22所述的方法，其中所述一个层按正视方向在所述另一个层的内部。
24.根据权利要求23所述的方法，其中所述至少两个层包含按正视方向在所述一个层的内部的额外层。
25.根据权利要求24所述的方法，其中所述额外层在所述蚀刻期间具有压缩固有应力。
26.根据权利要求24所述的方法，其中所述额外层包含未掺杂的二氧化硅。
27.根据权利要求26所述的方法，其中所述额外层在所述蚀刻期间具有压缩固有应力。
28.一种形成多个具有不大于30纳米的各别最小线宽度的间隔电荷储存晶体管栅极线的方法，其包含：
在半导电材料上形成隧道电介质；
在所述隧道电介质上形成电荷保持材料；
在所述电荷保持材料上形成阻挡电介质；
在所述阻挡电介质上形成控制栅极材料；
在所述控制栅极材料上形成牺牲硬掩膜材料，所述牺牲硬掩膜材料包含至少两个不同组成的层；
去除所述牺牲硬掩膜材料的部分，以在所述控制栅极材料上形成包含多个具有不大于30纳米的各别最小线宽度的间隔掩膜线的掩膜，所述间隔掩膜线包含所述至少两个不同组成的层，所述间隔掩膜线的个别线的所述层中的一个层具有至少400.0MPa的拉伸固有应力，所述个别间隔掩膜线具有大于0.0MPa的总拉伸固有应力；以及
在蚀刻通过所述控制栅极材料、所述阻挡电介质以及所述电荷保持材料时使用所述具有至少两个层的掩膜，以形成多个具有不大于30纳米的各别最小线宽度的间隔电荷储存晶体管栅极线。
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