CN102780482B - 用于提供校准的片上终端阻抗的技术 - Google Patents

Abstract

本说明书提供了校准集成电路上的片上终端阻抗的技术。片上终端(OCT)校准电路产生校准码，该校准码选择性地控制一组并联连接的晶体管的导通状态。所述OCT校准电路选择一个校准码，以使晶体管的阻抗接近匹配阻抗。选择的校准码控制管脚处的片上终端阻抗。根据一些实施例，所述OCT校准电路将来自晶体管的信号和两个或更多个参考信号进行比较，以改进校准的片上终端阻抗的容差范围。根据其它实施例，所述OCT校准电路在由控制信号使附加晶体管导通之后基于来自晶体管的信号来选择校准码。所述控制信号不用来控制所述片上终端阻抗。

Description

用于提供校准的片上终端阻抗的技术

本申请是申请号为2007101465595，申请日为2007年8月21日，发明名称为“用于提供校准的片上终端阻抗的技术”的专利申请的分案申请。

技术领域

本发明涉及电子电路，且更具体地说，涉及用于在集成电路上提供校准的片上终端阻抗的技术。

背景技术

当传输线的阻抗和发射器和/或接收器的阻抗不匹配时，传输线上会出现信号反射。反射的信号可以与传输的信号干扰，引起失真并降低信号的完整性。

为了解决此问题，传输线通过匹配阻抗被电阻地端接/终接（terminate）以最小化或消除信号反射。集成电路封装上的输入/输出（I/O）管脚通常通过将外部终端电阻器耦连到适当的I/O管脚进行端接。然而，许多集成电路封装要求大量的终端电阻器，原因是有大量的I/O管脚。因此，变得更加普遍的是：利用片上终端（OCT）电路来电阻地端接传输线，从而减小外部元件的数量和节约板的面积。

为了提高片上终端（OCT）电路的准确性，使用片外电阻器作为参考值，校准电路可用来校准片上终端电路。未校准的片上终端电路的容差可以在+/-30%的额定值的范围内。校准电路可以改善片上终端电路的容差范围，例如将其改善到+/-20%之内。

然而，在许多应用中，要求有更高的准确度。因此，希望能进一步改进片上终端电路的容差范围，而不会造成集成电路的管芯尺寸的显著增加。

发明内容

本发明提供了用于校准集成电路上的片上终端阻抗的技术。片上终端（OCT）校准电路生成校准码，所述校准码选择性地控制一组并联连接的晶体管的导通状态。OCT校准电路选择一个使晶体管的阻抗接近匹配阻抗值的校准码。所选择的校准码被发送到输入或输出缓冲器以控制管脚处的片上终端阻抗。

根据本发明的一些实施例，OCT校准电路将来自晶体管的信号和两个或更多个参考信号进行比较，以便改善已校准的片上终端阻抗的容差范围。可以使用两个或更多个比较器将来自晶体管的信号和两个或更多个参考信号进行比较。可选地，可以使用选择逻辑电路将来自晶体管的信号和两个或更多个参考信号进行比较。

根据本发明的其它实施例，OCT校准电路使用控制信号来控制附加晶体管的导通状态。附加晶体管与其它晶体管并联连接。在附加晶体管接通之后，OCT校准电路根据来自晶体管的信号选择校准码。用于控制附加晶体管的控制信号不用来控制片上终端阻抗。

通过考虑以下详细的说明书和附图，本发明的其它目标、特征和优点将变得很明显。

附图说明

图1A图解说明了根据本发明的一个实施例，使用两个比较器将管脚处的电压和两个参考电压进行比较的片上终端（OCT）校准电路的下拉部分。

图1B图解说明了根据本发明的一个实施例，使用两个比较器将管脚处的电压和两个参考电压进行比较的片上终端（OCT）校准电路的上拉部分。

图1C是根据图1A的实施例的一个示例实现方式说明了接近两个参考电压的两个管脚电压的图。

图1D是根据图1B的实施例的一个示例实施方式说明了接近两个参考电压的两个管脚电压的图。

图1E图解说明了一个缓冲器电路，其向管脚提供校准的片上终端阻抗，以响应根据本发明的技术所生成的校准码。

图2A图解说明了根据本发明的一个实施例，使用三个比较器将管脚处的电压和三个参考电压进行比较的片上终端（OCT）校准电路的下拉部分。

图2B图解说明了根据本发明的一个实施例，使用三个比较器将管脚处的电压和三个参考电压进行比较的片上终端（OCT）校准电路的上拉部分。

图2C是说明在图2A的实施例的示例实现方式中使用的参考电压的相对值的图。

图2D是说明在图2B的实施例的示例实现方式中使用的参考电压的相对值的图。

图3A图解说明了根据本发明的一个实施例，使用一个比较器和参考电压选择逻辑将管脚处的电压和三个参考电压进行比较的片上终端（OCT）校准电路的下拉部分。

图3B图解说明了根据本发明的一个实施例，使用一个比较器和参考电压选择逻辑将管脚处的电压和三个参考电压进行比较的片上终端（OCT）校准电路的上拉部分。

图3C是说明在图3A-3B的实施例的示例实施方式中使用的参考电压的相对值的图。

图4A图解说明了根据本发明的一个实施例，使用一个比较器和参考电压选择逻辑将管脚处的电压和两个参考电压进行比较的片上终端（OCT）校准电路的下拉部分。

图4B图解说明了根据本发明的一个实施例，使用一个比较器和参考电压选择逻辑将管脚处的电压和两个参考电压进行比较的片上终端（OCT）校准电路的上拉部分。

图4C是根据图4A的实施例的一个示例实现方式说明了接近两个参考电压的两个管脚电压的图。

图4D是根据图4B的实施例的一个示例实现方式说明了接近两个参考电压的两个管脚电压的图。

图5A图解说明了根据本发明的一个实施例，使用一个比较器和参考电压选择逻辑将管脚处的电压和四个或更多个参考电压进行比较的片上终端（OCT）校准电路的下拉部分。

图5B图解说明了根据本发明的一个实施例，使用一个比较器和参考电压选择逻辑将管脚处的电压和四个或更多个参考电压进行比较的片上终端（OCT）校准电路的上拉部分。

图5C是说明在图5A的实施例的一个示例实现方式中使用的参考电压的相对值的图。

图5D是说明在图5B的实施例的一个示例实现方式中使用的参考电压的相对值的图。

图6A图解说明了根据本发明的一个实施例，包括附加下拉晶体管的片上终端（OCT）校准电路的下拉部分。

图6B图解说明了根据本发明的一个实施例，包括附加上拉晶体管的片上终端（OCT）校准电路的上拉部分。

图6C是根据图6A的实施例的一个示例实现方式说明了接近参考电压的三个管脚电压的图。

图6D是根据图6B的实施例的一个示例实现方式说明了接近参考电压的三个管脚电压的图。

图7A图解说明了根据本发明的一个实施例，包括附加上拉晶体管的片上终端（OCT）校准电路的下拉部分。

图7B图解说明了根据本发明的一个实施例，包括附加下拉晶体管的片上终端（OCT）校准电路的上拉部分。

图8是可以体现本发明技术的现场可编程门阵列的简化方块图。

图9是可以实现本发明的各实施例的电子系统的方块图。

具体实施方式

根据本发明的一个实施例，一种集成电路包括片上终端（OCT）校准电路，其中所述OCT校准电路包括：耦连至第一终端的第一晶体管；和耦连到所述第一晶体管的第一反馈回路，所述第一反馈回路响应所述第一终端处的信号和第一参考信号之间的第一比较并且响应所述第一终端处的信号和第二参考信号之间的第二比较，产生第一校准码来控制所述第一晶体管的导通状态，其中所述OCT校准电路选择所述第一校准码中的一个校准码来控制管脚处的片上终端阻抗。

OCT校准电路可以确定第一校准码中的一个校准码是否在第一终端生成一个在第一和第二参考信号之间的信号。如果第一校准码中的一个校准码在第一终端生成一个在第一和第二参考信号之间的信号，则OCT校准电路选择该第一校准码来控制片上终端阻抗。如果第一校准码中的一个校准码没有在第一终端生成一个在第一和第二参考信号之间的信号，则OCT校准电路可以选择最接近第一参考信号的第一校准码。

根据本发明的另一个实施例，一种控制集成电路上的片上终端阻抗的方法包括：将第一终端处的信号和第一参考信号进行比较以生成第一比较信号；将第一终端的信号和第二参考信号进行比较以生成第二比较信号；响应第一和第二比较信号，生成校准码以选择性地控制耦连到第一终端的第一晶体管的导通状态；和选择校准码中的一个校准码来控制管脚处的片上终端阻抗。

根据本发明的另一个实施例，一种集成电路具有片上终端（OCT）校准控制电路，其中所述OCT校准控制电路包括：并联连接到第一终端的第一晶体管；耦连到第一终端的第二晶体管；和包括耦连到第一终端的第一比较器的第一反馈回路，所述第一反馈回路生成第一校准码来控制第一晶体管和生成第一控制信号来控制第二晶体管，其中所述第一反馈回路在第一比较器的输出信号改变状态之后接通第二晶体管，且所述OCT校准控制电路根据在第二晶体管导通之后第一比较器的输出信号是否改变状态，选择第一校准码中的一个校准码以控制终端阻抗。

集成电路中的第一反馈回路可以包括模-数转换器，其耦连到生成第一校准码的第一比较器。集成电路中的所述OCT校准控制电路还可以包括并联连接到第二终端的第三晶体管；耦连到所述第二终端的第四晶体管；以及包括耦连到所述第二终端的第二比较器的第二反馈回路，所述第二反馈回路生成第二校准码来控制第三晶体管并生成第二控制信号来控制第四晶体管，其中所述第二反馈回路在所述第二比较器的输出信号改变状态之后使第四晶体管导通，并且在第四晶体管导通之后，所述OCT校准控制电路根据所述第二比较器的输出信号是否改变状态来选择第二校准码中的一个校准码以控制终端阻抗。集成电路中的第一和第二晶体管可以是上拉晶体管。集成电路中的第一晶体管和第二晶体管可以是下拉晶体管。第一晶体管可以是上拉晶体管，第二晶体管可以是下拉晶体管。第一晶体管可以是下拉晶体管，第二晶体管可以是上拉晶体管。

根据本发明的另一个实施例，一种控制集成电路上的片上终端阻抗的方法包括：使用一个比较器将第一终端处的信号和参考信号进行比较；响应所述比较器的输出信号，使用校准码来控制耦连到所述第一终端的第一晶体管的导通状态；在所述比较器的输出信号改变状态之后，使用控制信号使耦连到所述第一终端的附加晶体管导通；在所述附加晶体管导通之后，根据所述比较器的输出信号是否改变状态来选择所述校准码中的一个校准码；以及用所选择的校准码来控制第一管脚处的缓冲器的终端阻抗。

所述方法还可以包括：响应所选择的校准码，选择性地使能缓冲器中的第三晶体管。用校准码来控制耦连到所述第一终端的第一晶体管的导通状态可以进一步包括使用生成校准码的模-数转换器来控制所述第一晶体管的导通状态。第一晶体管和附加晶体管可以是下拉晶体管。第一晶体管和附加晶体管也可以是上拉晶体管。第一晶体管可以是上拉晶体管，附加晶体管可以是下拉晶体管。第一晶体管可以是下拉晶体管，附加晶体管可以是上拉晶体管。

根据本发明的另一个实施例，一种集成电路包括：校准控制电路和缓冲器电路。所述校准控制电路具有并联连接到第一终端的第一晶体管，耦连到第一终端的第二晶体管，以及耦连到第一终端的反馈回路，所述反馈回路生成校准码来控制第一晶体管的导通状态和生成控制信号来控制第二晶体管的导通状态。所述缓冲器响应选择的一个校准码来控制第一管脚处的终端阻抗，其中第一管脚处的终端阻抗不由该控制信号控制。

集成电路中的反馈回路可以包括：耦连到第一终端的比较器，它将第一终端处的信号和参考信号进行比较，其中在第二晶体管由控制信号导通之后，校准控制电路响应比较器的输出信号输出选择的一个校准码。集成电路中的反馈环可以进一步包括：模-数转换器电路，其耦连以接收比较器的输出信号并生成校准码。第一终端可以是第二管脚。集成电路可以是现场可编程门阵列。

根据本发明的另一个实施例，一种控制集成电路上的片上终端阻抗的方法包括：生成校准码以选择性地控制耦连到第一终端的第一晶体管的导通状态；生成控制信号来控制耦连到第一终端的第二晶体管的导通状态；在第二晶体管由控制信号导通之后，响应在第一终端的第一信号和参考信号之间的比较来选择校准码中的一个校准码；以及将所选择的校准码发送到缓冲器以控制在第一管脚的缓冲器的终端阻抗，其中该终端阻抗不由该控制信号控制。所述方法进一步包括：响应所选择的校准码，选择性地使能缓冲器中的第三晶体管。生成校准码和控制信号可以进一步包括用模-数转换器来生成校准码和控制信号。集成电路可以是现场可编程门阵列。

根据本发明的另一个实施例，一种集成电路包括片上终端（OCT）校准电路，其中所述OCT校准电路包括：并联连接在一起的第一晶体管；包括比较器的反馈回路，该比较器耦连以接收来自第一晶体管的信号，所述反馈回路生成校准码用以控制第一晶体管的导通状态，其中选择校准码中的一个校准码来控制管脚处的终端阻抗；以及一个选择逻辑电路，其选择至少两个参考信号中的一个，并将所选的参考信号耦连到比较器的输入。

集成电路中的选择逻辑电路可以选择三个或更多个参考信号中的一个，并将所选的参考信号耦连到比较器的输入。集成电路中的选择逻辑电路还可以在第一、第二和第三参考信号之中选择，第一和第二参考信号之间的差是第二和第三参考信号之间的差的两倍。集成电路中的选择逻辑电路也可以选择四个或更多个参考信号中的一个，并将所选的参考信号耦连到比较器的输入。集成电路中的反馈回路可以进一步包括一个模-数转换器。

图1A和1B根据本发明的第一实施例，图解说明了片上终端（OCT）校准电路块。该片上校准块具有如图1A所示的下拉部分100和如图1B所示的上拉部分110。

下拉部分100包括管脚102，两个比较器104和105，一个N位模-数转换器（ADC）106，以及下拉晶体管103。ADC 106和比较器104-105构成反馈回路，该反馈回路耦连到晶体管103。

晶体管103代表任意数量N个的晶体管（例如4，5，6，7，8，9，10等等）。晶体管103可以是例如NMOS场效应晶体管。晶体管103被一起并联连接在管脚102和地之间。晶体管103具有二进制加权的沟道宽-长（W/L）比。例如，8个二进制加权的晶体管103的沟道W/L比可以是1x，2x，4x，8x，16x，32x，64x和128x。晶体管沟道W/L比在本说明书中也称作晶体管尺寸。

图1A-1B的片上校准电路是集成电路（IC）的一个典型部分。管脚102耦连到IC外部的片外电阻器101。电阻器101耦连到电源电压VCCN。外部电阻器101和下拉晶体管103构成电阻分压器电路。管脚102的电压是电阻器101和晶体管103之间的分压电压。比较器105将管脚102处的电压和第一参考电压VREF进行比较。参考电压VREF等于电源电压的一半（即，VCCN/2）。比较器104将管脚102处的电压和第二参考电压VERFL进行比较。参考电压VREFL小于电压VREF。

ADC106响应比较器104和105的两个输入，产生数字校准码RN[N：0]。每个校准码RN[N：0]包含N个数字位（信号）。校准码RN[N：0]中的每个数字位被发送到下拉晶体管103中的一个晶体管的栅极，以便选择性地使晶体管导通或关断。

校准码RN[N：0]还选择性地使能一个或更多个对应的输入或输出（I/O）缓冲器中的下拉晶体管，以便向管脚提供片上终端（OCT）阻抗。I/O缓冲器的一个例子示于图1E中，并将在下文参考图1E进行描述。

电路板的设计者选择一个片外电阻器101，该电阻器与传输线的阻抗匹配。OCT校准电路部分100在一个或更多个I/O缓冲器处产生终端阻抗，该终端阻抗尽可能接近电阻器101的匹配电阻。在许多例子中，OCT校准电路大致为电阻器101的电阻，原因是晶体管103（和I/O缓冲器中的晶体管）产生有限的纯电阻值。组103和I/O缓冲器中的晶体管的数量可以增加以产生更大电阻值。不过，增加在I/O缓冲器中提供终端的晶体管的数量是不可取的，因为更多的晶体管会增加管脚电容并降低信号响应。

ADC106产生变化的校准码RN[N：0]以响应比较器104-105的输出信号。理想情况下，校准码中的一个校准码使得晶体管103的纯电阻等于片外电阻器101的电阻，这在管脚102处的电压等于VREF时出现。

在大多数例子中，校准码RN[N：0]不可能会为晶体管103（和相应的I/O缓冲器）生成一个正好等于电阻器101电阻的纯电阻。因此，OCT校准电路部分100试图通过选择一个产生VREF和VREFL之间的管脚电压的校准码，来产生近似电阻器101阻值的片上终端电阻。

比较器104和105产生数字输出信号（高或低）。因此，比较器105只表示管脚102处的电压是大于或小于VREF。比较器105的输出不表示管脚电压大于或小于VREF的程度。

校准电路部分100的另外一个比较器104耦连到第二参考电压VREFL。当管脚102处的电压大于VREF或小于VREF时，比较器104和105两者的输出处在相同的状态（即要么都是逻辑高或者逻辑低）。当管脚102处的电压大小在VREF和VREFL之间时，比较器104和105的输出处在不同的逻辑状态。因此，比较器104和105的输出为ADC106提供足够的信息以确定管脚102处的电压何时处于VREF和VREFL之间。

反馈回路试图获得VREF和VREFL之间的稳定的管脚电压。ADC106使不同的晶体管103的组合导通，以确定校准码RN[N：0]中的任何一个校准码是否使管脚102处的电压落在VREF和VREFL之间。

开始时，验证码全为0，管脚电压等于电源电压VCCN。ADC106响应比较器104和105的输出信号，增大校准码RN[N：0]的二进制值。当校准码RN[N：0]的二进制值增加时，更大的电流会流过晶体管103，而管脚电压降低。

如果校准码中的一个校准码在管脚102处产生一个在VREF和VREFL之间的电压，则选择该校准码来控制一个或更多个缓冲器中的片上终端（OCT）阻抗。校准码可以通过保持ADC106的数字输出RN[N：0]不变并将ADC106的数字输出RN[N：0]发送到I/O缓冲器来选择。当电阻器101和晶体管103的电阻保持不变时，校准完成。晶体管103的导通电阻可以随温度变化而改变。

在某些情况下，校准码中的一个校准码不会在管脚102处产生一个在电压VREF和VREFL之间的电压。校准码中的任何一个校准码是否会产生一个在VREF和VREFL之间的管脚电压取决于电阻器101的电阻、晶体管103的尺寸、以及VREF和VREFL之间的电压差。

如果校准码中的一个校准码不会产生一个在电压VREF和VREFL之间的管脚电压，则选择那个产生最接近VREF的管脚电压的校准码。图1C示出了部分100的VREF和VREFL的相对位置。根据图1A的一个示例实现方式，响应两个连续校准码RN[N：0]而产生的两个管脚电压（点X和X+1）示于图1C中。点X+1刚好在VREF至VREFL带的外边，位于VREFL的下面。点X也在VREF至VREFL带的外边，位于VREF的上面。

产生X点处的管脚电压的校准码正好出现在比较器105的输出改变状态之前。点X+1由一个校准码产生，该校准码等于1加上产生点X的校准码。点X+1位于VREF的下面。因此，点X+1由第一校准码产生，它使比较器105的输出改变状态。在图1C的例子中，点X+1也引起比较器104的输出改变状态，因为它也在VREFL以下。

因此，点X表示最接近VREF的管脚电压，并且在此例子中其大于VREF。点X+1产生的管脚电压最接近VREFL并小于VREFL。

如果点X的电压和点X+1的电压之间的差D1小于VREF和VREFL之间的电压差B的两倍，则点X比点X+1更接近VREF。晶体管组103中最小晶体管的尺寸（即W/L沟道比）确定了点X和X+1之间的电压差。可以选择最小的晶体管尺寸以及VREF和VREFL之间的差，以便OCT校准部分100能够选择一个校准码，该校准码生成一个严格容差范围内的片上终端电阻，例如片外电阻器101的+/-10%。

如果没有一个校准码生成一个在VREF和VREFL之间的管脚电压并且D1<2*B，则选择那个产生点X处的管脚电压的校准码，以控制一个或更多个I/O缓冲器中的片上终端（OCT）阻抗。如果点X+1位于VREF和VREFL之间，则选择那个产生点X+1处的管脚电压的校准码来控制I/O缓冲器中的OCT阻抗，即使点X更接近VREF。

根据本发明的一些实施例，ADC106可以使用二分查找算法或逐次近似算法来找到校准码RN[N：0]的试验值，而不用测试RN[N：0]的每个可能的二进制值。如果利用这些算法中的一种算法ADC106能够找出产生VREF和VREFL之间的管脚电压的校准码，则校准过程结束。然而，如果校准码中没有一个能产生VREF和VREFL之间的管脚电压，则使用上述的技术来选择那个产生最接近VREF的管脚电压的校准码。

二分查找算法是一种通过在每一步中排除一半数据来寻找线性阵列中的特定值的技术。二分法查找找到中间值，进行比较以确定期望值在它之前还是之后，然后以同样的方式搜索剩下的一半。逐次近似是一种在模-数转换器中使用的众所周知的技术。

现在参考图1B，上拉部分110包括管脚112，两个比较器114和115，N位模-数转换器（ADC）116，和上拉晶体管113。ADC116和比较器114-115构成了一个反馈回路，该回路耦连到晶体管113。

上拉晶体管113代表任意数量的N个晶体管（例如4，5，6，7，8，9，10等等），其并联耦连在电源电压VCCN和管脚112之间。晶体管113可以是例如PMOS场效应晶体管。管脚112耦连到IC外部的片外电阻器111。电阻器111耦连到地。晶体管113具有二进制加权的沟道宽度-长度（W/L）比。例如，8个二进制加权的晶体管113的沟道W/L比可以是1x，2x，4x，8x，16x，32x，64x和128X。

外部电阻器111和上拉晶体管113构成电阻分压器电路。管脚112处的电压是电阻器111和晶体管113之间的分压电压。比较器115将管脚112处的电压和参考电压VREF进行比较。如以上提到的，参考电压VREF等于电源电压的一半（即VCCN/2）。比较器114将管脚112处的电压和第三参考电压VREFH进行比较。参考电压VREFH大于电压VREF。

ADC116响应比较器114和115的两个输出信号，产生数字校准码RP[N：0]。每个校准码RP[N：0]包含N个数字位（信号）。校准码中的每个数字位被发送到上拉晶体管113中的一个晶体管的栅极，以便选择性地使晶体管导通或关断。

校准码RP[N：0]还选择性地使能一个或更多个对应的输入或输出（I/O）缓冲器中的一组上拉晶体管，以便向管脚提供片上终端（OCT）阻抗。由码RP[N：0]控制的I/O缓冲器的一个例子示于图1E中，并在下文参考图1E进行描述。

ADC116响应比较器114和115的输出信号，产生变化的校准码RP[N：0]。理想情况是，其中一个校准码为晶体管113产生一个纯电阻，其等于片外电阻器111的电阻。当管脚112处的电压等于VREF时，晶体管113的纯电阻等于电阻器111。电阻器111代表了电路板设计者想在一个或更多个I/O缓冲器中产生的片内终端阻抗值。

在大多数情况下，校准码RP[N：0]中没有一个能为晶体管113（和I/O缓冲器中的晶体管）产生正好等于电阻器111的纯电阻。因此，OCT校准电路部分110通过试图找到一个产生VREFH和VREF之间的管脚电压的校准码，产生大约等于电阻器111的片上终端电阻。

当管脚112处的电压大于VREFH或小于VREF时，比较器114和115两者的输出信号处在相同的状态（即要么都是逻辑高或逻辑低）。当管脚112处的电压在VREFH和VREF之间时，比较器114和115的输出信号处在不同的逻辑状态。因此，比较器114和115的输出信号为ADC116提供足够的信息以确定管脚112处的电压何时处在VREFH和VREF之间。

在校准开始时，校准码RP[N：0]一开始全为1，使所有的晶体管113关断并使管脚电压等于地电压。ADC116通过降低校准码RP[N：0]的二进制值开始工作，使得更多电流流过晶体管113并使管脚电压增大。

反馈回路尝试获得VREFH和VREF之间的稳定的管脚电压。如果其中一个校准码生成VREFH和VREF之间的管脚电压，则选择该校准码来控制一个或更多个I/O缓冲器中的片上终端阻抗。校准码可以通过保持ADC116的数字输出RP[N:0]不变并将ADC116的数字输出RP[N:0]发送到I/O缓冲器来选择。只要电阻器111和晶体管113的电阻保持不变，则完成校准。晶体管113的导通电阻可以根据温度的变化而改变。

在某些情况下，其中一个校准码不会在管脚112处产生VREFH和VREF之间的电压。如果没有一个校准码生成VREFH和VREF之间的管脚电压，则选择那个产生最接近VREF的管脚电压的校准码。

图1D显示了部分110的VREF和VREFH的相对位置。根据图1B的一个示例性的实现方式，点X和X-1表示的两个管脚电压是响应两个连接校准码RP[N：0]而产生的，如图1D所示。点X-1刚好在VREF至VREFH带的外边，位于VREFH的上面。点X也在VREF至VREFL带的外边，位于VREF的下面。

产生X点处的管脚电压的校准码正好出现在比较器115的输出状态改变之前。点X-1由一个校准码产生，该校准码等于从产生点X的校准码减去1。点X-1位于VREF的上面。因此，点X-1由使比较器115的输出改变状态的第一校准码产生。在图1D的例子中，点X-1也使比较器114的输出改变状态，原因是它也在VREFH的上面。

因此，点X表示最接近VREF并小于VREF的管脚电压。点X-1表示最接近VREFH但大于VREFH的管脚电压。

如果点X-1和点X之间的差值D2小于VREFH和VREF之间的电压差值B的两倍，则点X比点X-1更接近VREF。在组113中最小的晶体管尺寸（W/L沟道比）决定X-1和X之间的电压差D2。可以选择最小的晶体管尺寸以及VREFH和VREF之间的差值B，使得OCT校准部分110能够选择一个校准码，该校准码生成严格公差范围内（例如，+/-10%的片外电阻器111）的片上终端电阻。在图1C和1D中，电压差B大于电压差A。

如果没有一个校准码生成VREFH和VREF之间的管脚电压且D2<2*B，则选择那个产生点X处的管脚电压的校准码来控制一个或更多个I/O缓冲器中的片上终端（OCT）阻抗。如果点X-1在VREF和VREFH之间，则即使点X更接近VREF，也选择产生点X-1的校准码来控制I/O缓冲器中的OCT阻抗。

选择的上拉和下拉校准码RP[N:0]和RN[N：0]被发送到输入缓冲器和/或输出缓冲器来控制片上终端阻抗。图1E图解说明了可用作输入缓冲器或输出缓冲器的缓冲器电路120的一个例子。I/O缓冲器120包括驱动器121，一组并联连接的上拉PMOS晶体管122，和一组并联连接的下拉NMOS晶体管123。缓冲器120耦连到管脚125。

缓冲器120可以有任意数量的上拉晶体管122（例如5，6，7，8，9等等）和下拉晶体管123（例如5，6，7，8，9等等）。更多的晶体管一般会提供更准确的片上终端阻抗值。然而，向缓冲器120增加更多的上拉和下拉晶体管也增大了管脚125处的电容，这是不希望看到的，原因是它降低了信号响应。

缓冲器120中的上拉晶体管122的数量等于部分110中的下拉晶体管113的数量，而下拉晶体管123的数量等于部分100中的下拉晶体管103的数量。晶体管122和123根据相应的晶体管103和113的相同的二进制加权W/L沟道比进行二进制加权。

上拉校准码RP[N:0]中的每一位选择性地使能上拉晶体管122中的一个晶体管。下拉校准码RN[N:0]中的每一位选择性地使能下拉晶体管123中的一个晶体管。在输出缓冲器中，由校准码使能的晶体管122和123响应数据信号被导通和关断。

校准码RP[N:0]中的每一位控制具有相同沟道W/L比的上拉晶体管113和上拉晶体管122。校准码RN[N:0]中的每一位控制具有相同沟道W/L比的下拉晶体管103和下拉晶体管123。通过选择性地使能晶体管122和123，校准码RP[N:0]和RN[N:0]控制缓冲器120在管脚125处所提供的片上终端阻抗。

如上所述，图1A-1B的OCT校准电路选择VREF和VREFH或VREFL之间的校准点，即使这时候另一校准点更接近VREF。根据本发明的再一个实施例，OCT校准电路使用三个比较器选择更接近VREF的校准点。本发明的这个实施例示于图2A和2B中。图2A图解说明了OCT校准电路的下拉部分200，而图2B图解说明了校准电路的上拉部分210。

参考图2A，OCT校准电路部分200包括三个比较器204-206，N位模-数转换器（ADC）207，一组下拉晶体管203，和管脚202。管脚202被耦连到片外电阻器201。下拉晶体管组203包括任意数量N（如4，5，6，7，8，9等等）的一起并联连接的二进制加权的晶体管，例如NMOS场效应晶体管。图1A所示的晶体管103是晶体管组203的一个例子。组203中晶体管的W/L沟道比的二进制权重的例子是1x，2x，4x，8x，16x，32x，64x和128x。

比较器204的第一输入耦连到参考电压VREFH，而第二输入耦连到管脚202。比较器205的第一输入耦连到参考电压VREFL，而第二输入耦连到管脚202。比较器206的第一输入耦连到参考电压VREF，而第二输入耦连到管脚202。ADC207响应比较器204-206的输出信号，生成数字校准码RN[N:0]。校准码RN[N:0]中的每一位将组203中的晶体管导通或关断。比较器204-206和ADC207构成耦连至晶体管组203的反馈回路。

图2C图解说明了图2A所示的校准电路部分200的VREF，VREFH和VREFL的相对电压值的一个例子。在图2C中，VREFH和VREF之间的差A是VREF和VREFL之间的差B的一半。因此，A=B/2。根据进一步的实施例，可以使用差A和差B之间的其它比率，例如1:3，1:1.5，1:1等等。

现在来描述图2A的一个示例性的实施方式，它是基于图2C的相对参考电压（A=B/2）。校准码RN[N:0]一开始等于0，使组203中所有的晶体管都关断，管脚电压等于电源电压VCCN。ADC207通过增加校准码RN[N:0]的二进制值开始工作，使更多的电流流过晶体管203并使管脚电压减小。

当管脚电压下降时，ADC207响应任何一个校准码，分析比较器的输出信号以确定比较器204和206的输出信号是否保持不同的状态。当管脚电压在VREFH和VREF之间时，比较器204和206的输出信号处在不同的状态。优先选择产生VREFH和VREF之间的管脚电压的校准码RN[N:0]来控制一个或更多个I/O缓冲器中的OCT。

如果其中一个校准码没有生成VREFH和VREF之间的管脚电压，则ADC207确定是否存在一个校准码可以生成VREF和VREFL之间的管脚电压。当比较器205和206处在不同状态时，管脚电压在VREF和VREFL之间。如果校准码RN[N:0]产生了一个大小在VREF和VREFL之间的管脚电压，则选择该校准码来控制一个或更多个I/O缓冲器中的OCT。

如果发现管脚电压不在VREFH和VREFL之间，则选择区域C中最接近VREFH的管脚电压来控制一个或更多个I/O缓冲器中的OCT。区域C包括大于VREFH的所有电压。ADC207可以从校准码中减去1或更多，以返回区域C中的最小管脚电压。

在这种情况下，区域C中最近的管脚电压是最接近VREF的管脚电压，假如两个连续的管脚电压（一个在VREF上面，而一个在VREF下面）之间的差小于差B的两倍。在这种假设下，VREF和VREF下面最近点之间的差大于B，而VREF和区域C中最近的管脚电压之间的差小于B。这种技术可以选择较接近VREF的管脚电压，该管脚电压产生的OCT电阻的容差范围（如，+/-5%的片外电阻器201）比图1A-1B的实施例更佳。

参考图2B，OCT校准电路部分210包括三个比较器214-216，N位模-数转换器（ADC）217，一组上拉晶体管213，和管脚212。管脚212耦连到片外电阻器211。上拉晶体管组213包括任意数量的N个（如4，5，6，7，8，9等等）二进制加权的并联连接的晶体管，例如PMOS场效应晶体管。图1B所示的晶体管113是晶体管组213的一个例子。组213中的晶体管的W/L沟道比的二进制权值的例子为1x，2x，4x，8x，16x，32x，64x和128x。

比较器214的第一输入耦连到参考电压VREFH，而第二输入耦连到管脚212。比较器215的第一输入耦连到参考电压VREFL，而第二输入耦连到管脚212。比较器216的第一输入耦连到参考电压VREF，而第二输入耦连到管脚212。ADC217响应比较器214-216的输出，产生数字校准码RP[N:0]。校准码RP[N:0]中的每一位使组213中的晶体管之一导通或关断。比较器214-216和ADC127构成耦连到晶体管组213的反馈回路。

图2D图解说明了图2B所示的校准电路部分210的VREF，VREFH和VREFL的相对电压值的实例。在图2D中，VREFH和VREF之间的差B是VREF和VREFL之间的差的两倍。因此，A=B/2。根据进一步的实施例，可以使用差A和差B之间的其它比率，例如1:3，1:1.5，1:1等等。

现在描述图2B的一个示例性的实施方式，它是基于图2D的相对参考电压（A=B/2）。校准码RP[N:0]开始全为1，使组213中的所有晶体管关断并使管脚电压等于地电压。ADC217通过减小校准码RP[N:0]的二进制值开始工作，使更多电流流过晶体管213并使管脚电压增大。

当管脚电压升高时，ADC217分析比较器215和216的输出信号，以确定校准码中是否有一个能使比较器215和126的输出信号处于不同的状态。当管脚电压在VREF和VREFL之间时，比较器215和216的输出信号处在不同的状态。优先选择对应于落在VREF和VREFL之间的管脚电压的校准码RP[N:0]来控制一个或更多个I/O缓冲器的OCT。

如果其中一个校准码没有生成VREF和VREFL之间的管脚电压，则ADC217确定是否存在任何一个校准码可以生成VREFH和VREF之间的管脚电压。当比较器214和216的输出处在不同的状态时，管脚电压在VREFH和VREF之间。如果校准码RP[N:0]产生VREFH和VREF之间的管脚电压，则选择该校准码来控制一个或更多个I/O缓冲器的OCT。

如果发现管脚电压不在VREFH和VREFL之间，则选择区域C中最近的管脚电压来控制一个或更多个I/O缓冲器的OCT。区域C包括在VREFL下面的所有电压。ADC217可以从校准码中减去1或减去大于1的值，以返回区域C中最高的管脚电压。

在这种情况下，假如两个连续的管脚电压（一个在VREF下面，一个在VREF上面）之间的差小于B的两倍，则区域C中最近的管脚电压是最接近VREF的管脚电压。在这种假设下，VREF和VREF上面的最近点之间的差大于B，而VREF和区域C中最近的管脚电压之间的差小于B。这种技术可以选择较接近VREF的管脚电压，该电压产生的OCT电阻的容差等级比图1A-1B的实施例更佳（如，+/-5%的片外电阻器211）。

比较器使模拟电路块，其可占据较大的管芯区域并且工作时消耗大量的功率。本发明的另外实施例用减小比较器的数量来解决这个问题。这些实施例中的一个示于图3A-3B。图3A-3B图解说明了OCT校准电路的下拉部分300和上拉部分310。

参考图3A，下拉部分包括管脚302，参考电压选择逻辑306，单个比较器304，N位模-数转换器（ADC）305和一组下拉晶体管303。管脚302耦连到片外电阻器301。晶体管组303包括任意数量的N个并联连接的二进制加权的下拉晶体管（如NMOS场效应晶体管）。

参考电压选择逻辑306的三个输入端耦连以接收三个不同的参考电压，VREFH，VREF和VREFL。逻辑306可以是例如多路复用器。部分300不是使用三个比较器来将管脚302的电压和三个参考电压进行比较，而是使用一个比较器304来将管脚电压和三个参考电压进行比较。

比较器304的一个输入耦连到管脚302，另一个输入耦连以便从逻辑306中接收参考电压。逻辑306将比较器304接收的参考电压进行移位，使能比较器304以将管脚302处的电压和三个不同的参考电压（VREF，VREFH和VREFL）进行比较。逻辑306输出不同的参考电压以响应总线307上的控制信号。

ADC305调整校准码RN[N:0]以响应比较器304的输出信号。利用比较器304在不同参考电压下的输出，ADC305可以确定管脚电压何时落在VREF和VREFH之间或落在VREF和VREFL之间。

根据图3A的一个示例性的实施方式，VREFH和VREF之间的差是VREF和VREFL之间差的一半，如图2C所示。尽管现在描述的是此实施方式，但也可以使用参考电压之间的其它比率。

校准码初始全为0，并且管脚电压为VCCN。ADC305通过增加校准码RN[N:0]的二进制值开始工作，使管脚电压减小。逻辑306将VREFH耦连到比较器304的输入，直到当管脚电压越过VREFH时，比较器304的输出信号改变状态。

当比较器304的输出信号改变状态时，ADC305内的状态机在总线307上产生一个控制信号，该控制信号使逻辑306将VREF耦连到比较器304的输出。响应比较器304在两个不同参考电压下的输出信号，ADC305确定校准码中是否有一个校准码可以产生VREFH和VREF之间的管脚电压。

如果其中一个校准码RN[N:0]产生VREFH和VREF之间的管脚电压，则将该校准码发送到I/O缓冲器，并且校准过程结束。如果其中一个校准码RN[N:0]没有产生VREFH和VREF之间的管脚电压，则校准码的二进制值继续增大。

在比较器304的输出信号再次改变状态后（当管脚电压越过VREF时），ADC305内的状态机在总线307上产生第二控制信号，该第二控制信号使逻辑306将VREFL耦连到比较器304的输入。此时ADC305可以确定是否有一个校准码产生VREF和VREFL之间的管脚电压。如果其中一个校准码产生VREF和VREFL之间的管脚电压，则将此校准码发送到I/O缓冲器，校准过程结束。

如果没有一个校准码产生VREFH和VREFL之间的管脚电压，则ADC305将校准码减小到能产生在VREFH上最近的管脚电压的数值，并将该校准码发送到I/O缓冲器。本发明的这个实施例可以获得片外电阻器301的+/-5%的片上终端阻抗的容差范围。

校准电路的上拉部分310以类似方式工作。参考图3B，下拉部分310包括管脚312，参考电压选择逻辑316，单个比较器314，一个N位模-数转换器（ADC）315和一组上拉晶体管313。管脚312耦连到片外电阻器311。晶体管组313包括任何数量的N个并联连接的二进制加权的上拉晶体管（如PMOS场效应晶体管）。

参考电压选择逻辑316的三个输入端耦连以接收三个不同的参考电压，VREFH，VREF和VREFL。比较器314的一个输入耦连到管脚312，而另一个输入耦连以便从逻辑316接收参考电压。与图3A的实施例一样，逻辑316将比较器314接收的参考电压进行移位，使能比较器314以将管脚312处的电压和三个不同的参考电压（VREF，VREFH和VREFL）进行比较。逻辑316可以是例如多路复用器。

根据图3B的一个实施方式，VREF和VREFL之间的差是VREFH和VREF之间差的一半，如图2D所示。尽管这里描述的是这种实施方式，但也可以使用参考电压之间的其它比率。

校准码RP[N:0]一开始全为1，并且管脚电压是地电压。ADC315通过减小校准码RP[N:0]的二进制值开始工作，使管脚电压增大。逻辑316将VREFL耦连到比较器314的输入，直到当管脚电压越过VREFL时，比较器314的输出信号改变状态。

当比较器314的输出信号改变状态时，ADC315内的状态机在总线317上产生一个控制信号，该控制信号使逻辑316将VREF耦连到比较器314的输入。响应比较器314在两个不同参考电压下的输出信号，ADC315确定是否其中一个校准码中产生VREF和VREFL之间的管脚电压。

如果校准码RP[N:0]中的一个校准码产生VREF和VREFL之间的管脚电压，则将此校准码发送到I/O缓冲器。如果校准码RP[N:0]中的一个校准码没有产生VREF和VREFL之间的管脚电压，则校准码的二进制值继续减小。

在比较器314的输出信号再次改变状态之后（当管脚电压越过VREF时），ADC315内的状态机在总线317上产生第二控制信号，其使逻辑316将VREFH耦连到比较器314的输入。ADC315此时可以确定校准码RP[N:0]中的一个校准码是否产生VREFH和VREF之间的管脚电压。如果校准码RP[N:0]中的一个校准码产生VREFH和VREF之间的管脚电压，则将此校准码发送到I/O缓冲器。

如果校准码RP[N:0]中没有一个校准码产生VREFH和VREF之间的管脚电压，则ADC315将校准码RP[N：0]增大到产生在VREFL下面最接近的管脚电压的数值，并将此校准码发送到I/O缓冲器。本发明的这种实现方式所获得的片上终端阻抗的容差范围是片外电阻器311的+/-5%。

根据示于图3C的本发明的另一个实施例，VREFH和VREF之间的差等于VREF和VREFL之间的差。在图3C的实施例中，OCT校准电路部分300选择产生VREFH和VREFL之间的管脚电压的校准码RN[N：0]，以控制下拉的片上终端阻抗。OCT校准电路部分310选择产生VREFH和VREFL之间的管脚电压的校准码来控制上拉的片上终端阻抗。如果校准码中没有一个校准码可以产生VREFH和VREFL之间的管脚电压，则产生的管脚电压正好在VREFL下面的校准码或产生的管脚电压正好在VREFH上面的校准码被选择用来控制片上终端阻抗。这个实施例可以产生的片上终端电阻的容差范围是片外电阻值的+/-10%。

图1A-1D的实施例也可以被修改，以减小比较器的数量，如图4A-4B所示。图4A-4B图解说明了根据本发明的另一个实施例的OCT校准电路的下拉部分400和上拉部分410。

参考图4A，下拉部分400包括管脚402，参考电压选择逻辑406，单个比较器404，一个N位模-数转换器（ADC）405和一组下拉晶体管403。管脚402耦连到片外电阻器401。晶体管组403包括任意数量的N个并联连接的二进制加权的下拉晶体管（如NMOS场效应晶体管）。

参考电压选择逻辑406的两个输入端耦连以接收两个不同的参考电压值，VREF和VREFL。逻辑406可以是例如多路复用器。部分400不是使用两个比较器来将管脚402处的电压和两个参考电压进行比较，而是仅使用一个比较器404来将管脚电压和两个参考电压进行比较。比较器404的一个输入耦连到管脚402，而另一个输入耦连到逻辑406以接收参考电压。逻辑406将比较器404接收的参考电压进行移位，使比较器404能将管脚402处的电压和两个参考电压进行比较。

校准码RN[N：0]一开始全为0，管脚电压为VCCN。ADC405通过增加校准码的二进制值开始工作，使管脚电压降低。逻辑406将VREF耦连到比较器404，直到当管脚电压越过VREF时，比较器404的输出信号改变状态。

当比较器404的输出信号改变状态时，ADC405内的状态机在线407上生成控制信号，该控制信号使逻辑406将VREFL耦连到比较器404的输入。响应比较器在两个不同参考电压下的输出信号，ADC405确定校准码中是否有一个校准码产生VREF和VREFL之间的管脚电压。如果校准码中的一个校准码产生VREF和VREFL之间的管脚电压，则选择此校准码来控制一个或更多个I/O缓冲器的片上终端阻抗。

如果校准码中没有一个校准码产生VREF和VREFL之间的管脚电压，则OCT校准电路选择产生最接近VREF的管脚电压的校准码。图4C显示了部分400的VREF和VREFL的相对位置，以及点X和X+1的两个管脚电压，它们是响应两个连续的校准码RN[N:0]而产生的。如果点X+1和点X之间的电压差D1小于VREF和VREFL之间的差B的两倍，则点X比点X+1更接近VREF。

如果其中一个校准码没有产生VREF和VREFL之间的管脚电压且D1<2*B，则选择那个产生点X处的管脚电压的校准码来控制一个或更多个I/O缓冲器中的片上终端阻抗。如果点X+1在VREF和VREFL之间，则即使点X更接近VREF，也选择那个产生点X+1处的管脚电压的校准码并将其发送到I/O缓冲器。

参考图4B，上拉部分410包括管脚412，参考电压选择逻辑416，单个比较器414，N位模-数转换器（ADC）415和一组上拉晶体管413。管脚412耦连到片外电阻器411。晶体管组413包括任何数量的N个并联连接的二进制加权的上拉晶体管（如PMOS场效应晶体管）。

参考电压选择逻辑416的两个输入端耦连以接收两个不同的参考电压值，VREF和VREFH。逻辑416可以是例如多路复用器。部分410不是使用两个比较器来将管脚412的电压和两个参考电压进行比较，而是使用一个比较器414来将管脚电压和两个参考电压进行比较。比较器414的一个输入耦连到管脚412，而另一个输入耦连以从逻辑416接收参考电压。逻辑416将比较器414接收的电压进行移位，使比较器414可以将管脚412处的电压和两个参考电压进行比较。

校准码RP[N:0]一开始全为1，管脚电压为地电压。ADC415通过减小校准码的二进制值开始工作，使管脚电压增大。逻辑416将VREF耦连到比较器414的输入，直到当管脚电压越过VREF时，比较器414的输出信号改变状态。

当比较器414的输出信号改变状态时，ADC415内的状态机在线417上产生控制信号，使逻辑416将VREFH耦连到比较器414的输入。响应比较器414在两个不同的参考电压下的输出信号，ADC415能够确定校准码RP[N：0]中是否有一个校准码可以产生VREFH和VREF之间的管脚电压。如果有一个校准码产生VREFH和VREF之间的管脚电压，则选择该校准码来控制一个或更多个I/O缓冲器中的片上终端阻抗。

如果校准码中的一个校准码没有产生VREFH和VREF之间的管脚电压，则OCT校准电路选择那个产生最接近VREF的管脚电压的校准码。图4D示出了部分410的VREFH和VREF之间的相对位置，以及点X和X-1的两个管脚电压，这两个电压是响应两个连续的校准码RP[N:0]而产生的。如果点X-1和点X之间的电压差D2小于VREFH和VREF之间的电压差B的两倍，则点X比点X-1更接近VREF。

如果校准码中的一个校准码不产生VREFH和VREF之间的管脚电压且D1<2*B，则选择那个产生点X处的管脚电压的校准码来控制一个或更多个I/O缓冲器中的片上终端阻抗。如果点X-1在VREFH和VREF之间，则即使点X更接近VREF，也选择那个产生点X-1处的管脚电压的校准码来控制I/O缓冲器中的片上终端阻抗。在图4A和4B中，电压差B大于电压差A。

通过适当选择VREF、VREFL和VREFH之间的差以及选择OCT校准电路和输入/输出缓冲器中的最小晶体管尺寸，图4A-4B的实施例可以提供片外电阻值的+/-10%的片上终端电阻的容差范围。

在本发明的一些实施例中，每个参考电压选择逻辑电路接收多于三个参考电压。本发明的OCT校准电路可以接收任何数量的参考电压，从而仅用一个比较器获得期望的容差范围。

图5A-5B图解说明了根据本发明的另一个实施例所设计的OCT校准电路块的一个例子。OCT校准电路块包括图5A所示的下拉部分500和图5B所示的上拉部分510。

部分500包括管脚502，组503中的N个二进制加权的下拉晶体管，比较器504，N位模-数转换器（ADC）505和参考电压逻辑506。管脚502耦连到片外电阻器501。ADC505使用校准码RN[N:0]来选择性地开启或关断组503中的晶体管。ADC和比较器构成反馈回路。参考电压选择逻辑506选择性地将四个（或更多个）参考电压（VREF，VREFA，VREFB，VREFC等等）在不同的时间耦连到比较器504的输入。逻辑506响应在总线507上发送的来自ADC505中的状态机的控制信号，选择不同的参考电压以耦连至比较器504。

图5C图解说明了根据校准电路部分500的示例性的实施方式的四个参考电压VREF、VREFA、VREFB和VREFC的相对电压值。在图5C中，VREF和VREFA之间的差A是VREF和VREFB之间的差B的一半，而B是VREFA和VREFC之间的差C的一半。因此，A=B/2=C/4。

VREF和VREFA之间的区域A是各个参考电压中最窄的范围。因此，如果ADC505确定其中一个校准码RN[N:0]生成区域A的管脚电压，则选择该校准码来控制一个或更多个I/O缓冲器中的片上终端阻抗。

VREF和VREFB之间的区域B是各个参考电压中第二窄的范围。如果ADC505确定其中一个校准码RN[N:0]生成区域B（不在区域A）的管脚电压，则选择该校准码来控制一个或更多个I/O缓冲器中的片上终端阻抗。

VREFA和VREFC之间的区域C是各个参考电压中第三窄的范围。如果ADC505确定校准码RN[N:0]中的一个校准码生成区域C（不在区域A或B）的管脚电压，则选择该校准码来控制一个或更多个I/O缓冲器中的片上终端阻抗。

如果ADC505确定校准码RN[N:0]中的一个校准码没有生成VREFB和VREFC之间的管脚电压，则选择那个生成区域D中最接近VREF的管脚电压的校准码来控制一个或更多个I/O缓冲器中的片上终端阻抗。所选择的校准码是区域D中出现的最小校准码。

现在参考图5B，部分510包括管脚512，组513中N个二进制加权的上拉晶体管，比较器514，N位模-数转换器（ADC）515和参考电压选择逻辑516。管脚512耦连到片外电阻器511。ADC515使用校准码RP[N:0]来选择性地导通或关断组513中的晶体管。ADC和比较器构成反馈回路。参考电压选择逻辑516选择性地将四个（或更多个）参考电压（VREF，VREFA，VREFB，VREFC等等）在不同的时间耦连到比较器514的输入。逻辑516响应在总线517上传送的来自ADC515中的状态机的控制信号，选择不同的参考电压以耦连到比较器514。

图5D图解说明了根据校准电路部分510的示例性的实施方式的四个参考电压VREF、VREFA、VREFB和VREFC的相对电压值。在图5D中，VREF和VREFA之间的差A是VREF和VREFB之间的差B的一半，而B是VREFA和VREFC之间的差C的一半。因此，A=B/2=C/4。

VREF和VREFA之间的区域A是各个参考电压中最窄的范围。因此，如果ADC515确定校准码RP[N:0]中的一个校准码生成区域A的管脚电压，则选择该校准码来控制一个或更多个I/O缓冲器中的片上终端阻抗。

VREF和VREFB之间的区域B是各个参考电压中第二窄的范围。如果ADC515确定校准码RP[N:0]中的一个校准码（生成区域B不在区域A）的管脚电压，则选择该校准码来控制一个或更多个I/O缓冲器中的片上终端阻抗。

VREFA和VREFC之间的区域C是各个参考电压中第三窄的范围。如果ADC505确定校准码RP[N:0]中的一个校准码生成区域C（不在区域A或B）的管脚电压，则选择该校准码来控制一个或更多个I/O缓冲器中的片上终端阻抗。

如果ADC515确定在VREFB和VREFC之间不存在稳定的管脚电压，则选择那个生成区域D中最接近VREF的管脚电压的校准码来控制一个或更多个I/O缓冲器中的片上终端阻抗。选择的校准码是在区域D中出现的最大校准码。

不使用另外的参考电压，诸如VREFL和/或VREFH，可以将附加晶体管添加到每个OCT校准电路块中以找到产生最接近VREF的管脚电压的那个校准码。根据本发明的这个实施例，图6A-6B图解说明了包含附加晶体管的OCT校准电路。

OCT校准电路中的每个附加晶体管的尺寸使得由导通附加晶体管所产生的电压变化是由OCT校准电路控制的I/O缓冲器中的最小晶体管所引起的电压变化的一半。附加晶体管用来确定哪个校准码生成最接近VREF的管脚电压。可以将相应的附加晶体管添加到每个I/O缓冲器中以获得相同效果，但附加晶体管增加了I/O缓冲器的面积和管脚电容，这是不希望的。

图6A图解说明了OCT校准电路块的下拉部分600，其包括管脚602，组603中N个并联的二进制加权的下拉晶体管，比较器604，模-数转换器（ADC）605和下拉晶体管606（如NMOS场效应晶体管）。管脚602耦连到片外电阻器601。比较器604的一个输入耦连到管脚602，而第二个输入耦连以接收参考电压VREF。

ADC605生成具有数字位的校准码RN[N:0]。校准码中的每一位使组603中的各个晶体管之一导通或关断。如同前面的实施例一样，图6A的比较器和ADC构成了反馈回路。ADC605改变校准码RN[N:0]的二进制值，以在管脚602获得尽可能接近VREF的电压。

NMOS晶体管606是以上提到的附加晶体管。晶体管606的栅极耦连以接收来自ADC605的控制信号EB_N，晶体管606的漏极耦连到管脚602，并且晶体管606的源极耦连到地。因此，晶体管606并联连接到组603中的晶体管。来自ADC605的控制信号EB_N使晶体管606导通或关断。当ADC605使晶体管606导通时，在管脚602处生成的电压减小，同时校准码RN[N:0]的二进制值保持不变。

选择晶体管606的尺寸，使得导通晶体管606引起的管脚602的电压变化等于由导通组603中最小的下拉晶体管所引起的管脚602的电压变化的一半。

一开始，校准码RN[N:0]全为0，并且管脚电压等于VCCN。ADC605增大校准码的二进制值，直到管脚电压下降到VREF之下的点X+1。然后，ADC605将校准码减小1以产生点X的管脚电压，并且ADC605使晶体管606导通。

图6C示出了响应两个连续的校准码RN[N:0]而产生的点X和点X+1的管脚电压的实例。点X和X+1是最接近VREF的管脚电压。图6C还示出了在校准码在管脚602生成点X之后附加晶体管606导通时所得到的管脚电压。在图6C的例子中，点X+1比点X更接近VREF。

当管脚电压在点X时导通晶体管606使管脚电压移向点X和点X+1之间的中点（A=B）。通过检测比较器604的输出，ADC605能够确定当晶体管606导通时管脚电压是大于还是小于VREF，以及校准码是否为生成点X的相同值。

如果当晶体管606导通时管脚电压大于VREF，则点X+1比点X更接近VREF，如图6C所示，并选择产生点X+1的那个校准码来控制一个或更多个I/O缓冲器中的片上终端阻抗。如果当晶体管606导通时管脚电压小于VREF，则点X比点X+1更接近VREF，并选择产生点X的那个校准码RN[N:0]来控制一个或更多个I/O缓冲器上的片上终端阻抗。控制信号EB_N不发送到I/O缓冲器，也不用来控制I/O缓冲器中的终端阻抗。图6A的实施例可以获得片外电阻器601的+/-5%的片上终端电阻的容差范围。

图6B图解说明了OCT校准电路块的上拉部分610，其包括管脚612，组613中N个并联连接的二进制加权的上拉晶体管，比较器614，模-数转换器（ADC）615和上拉晶体管616（如PMOS场效应晶体管）。管脚612耦连到片外电阻器611。比较器614的一个输入耦连到管脚612，而第二个输入耦连以接收参考电压VREF。

ADC615生成具有数字位的校准码RP[N:0]。校准码中的每一位使组613中的一个晶体管导通或关断。如同前面的实施例一样，图6B的比较器和ADC构成反馈回路。ADC615改变校准码RP[N:0]的二进制值，以在管脚612处获得尽可能接近VREF的电压。

PMOS晶体管616是附加晶体管。晶体管616的栅极耦连以接收来自ADC615的控制信号EB_P，晶体管616的漏极耦连到管脚612，并且晶体管616的源极耦连到电源电压VCCN。因此，晶体管616并联连接到组613中的晶体管。来自ADC615的控制信号EB_P使晶体管616导通或关断。当ADC615使晶体管616导通时，在管脚612处生成的电压增大，而校准码RP[N:0]的二进制值保持不变。

选择晶体管616的尺寸，使得导通晶体管616引起的管脚612的电压变化等于由导通组613中最小的上拉晶体管所引起的管脚612的电压变化的一半。

一开始，校准码RP[N:0]全为1，并且管脚电压等于地电压。ADC615减小校准码的二进制值，直到管脚电压上升到VREF上面的点X-1。然后，ADC615使校准码增加1以产生点X的管脚电压，并且ADC615使晶体管616导通。

图6D示出了响应两个连续的校准码RP[N:0]而产生的点X和点X-1的管脚电压的实例。点X和X-1是最接近VREF的管脚电压。图6D还示出了在校准码在管脚612生成点X之后导通附加晶体管616时得到的管脚电压。在图5D的例子中，点X-1比点X更加远离VREF。

当管脚电压在点X时导通晶体管616使管脚电压移向点X和点X-1之间的中点（A=B）。通过检测比较器614的输出，ADC615能够确定当晶体管616导通时管脚电压是大于还是小于VREF，以及校准码是否与生成点X的值相同。

如果ADC615确定晶体管616导通时管脚电压增加到大于VREF，则X比X-1更接近VREF，如图6D所示，并选择产生点X的那个校准码来控制一个或更多个I/O缓冲器中的片上终端阻抗。如果ADC615确定当晶体管616导通时管脚电压小于VREF，则点X-1比点X更接近VREF，并选择产生点X-1的那个校准码来控制一个或更多个I/O缓冲器上的片上终端阻抗。控制信号EB P不发送到I/O缓冲器，也不用来控制I/O缓冲器中的终端阻抗。图6B的实施例可以获得片外电阻器611的+/-5%的片上终端电阻的容差范围。

图7A-7B图解说明了根据本发明的另一个实施例包含附加晶体管的OCT校准电路。图7A图解说明了OCT校准电路块的下拉部分700，其包括管脚702，比较器704，N位模-数转换器（ADC）705，下拉晶体管组703和上拉晶体管706。管脚702耦连到外部电阻器701。组703包括任何数量的N个并联连接的二进制加权的下拉晶体管。

一开始，晶体管706和组703中的所有晶体管都是关断的，并且管脚702处的电压等于VCCN。在校准过程中，ADC705减小晶体管组703的纯电阻，使管脚702处的电压减小。当管脚702的电压下降到VREF之下如图6C所示的点X+1时，ADC705使用控制信号EB_P使晶体管706导通，引起管脚电压升高。

选择晶体管706的尺寸，以致导通晶体管706使管脚702的电压增加一个数量，该数量等于由导通组703中最小的下拉晶体管所引起的管脚702的电压下降的一半。在点X+1导通晶体管706使管脚电压增加到点X和X+1之间的中点。

如果在点X+1导通晶体管706使管脚电压上升到VREF之上，则点X+1比点X更接近VREF。结果，选择生成点X+1的校准码来控制一个或更多个I/O缓冲器中的片上终端。

如果在点X+1导通晶体管706使管脚电压保持小于VREF，则点X比点X+1更接近VREF。结果，选择生成点X的校准码来控制一个或更多个I/O缓冲器中的片上终端。控制信号EB_N不发送到I/O缓冲器，而且也不用来控制I/O缓冲器中的终端阻抗。

图7B图解说明了OCT校准块的上拉部分710，其包括管脚712，比较器714，N位模-数转换器（ADC）715，上拉晶体管组713和下拉晶体管716。管脚712耦连到外部电阻器711。组713包括任何数量的N个并联连接的二进制加权的上拉晶体管。

一开始，晶体管716和组713中的所有晶体管全部关断，并且管脚712处的电压等于地电压。在校准过程中，ADC715减小晶体管组713的纯电阻，使管脚712的电压增加。当管脚712的电压上升到大于VREF的点X-1时，如图6D所示，ADC715使用控制信号EB N导通下拉晶体管716，使管脚电压减小。

选择晶体管716的尺寸，以致导通晶体管716使管脚702的电压减小一个数量，该数量等于由导通组713中最小的上拉晶体管所引起的管脚712的电压增加的一半。在点X-1导通晶体管706使管脚电压降低到点X和X-1之间的中点。

如果在点X-1导通晶体管716使管脚电压保持大于VREF，则点X比点X-1更接近VREF。结果，选择生成点X的校准码来控制一个或更多个I/O缓冲器中的片上终端。

如果在点X-1导通晶体管716使管脚电压下降到小于VREF，则点X-1比点X更接近VREF。结果，选择生成点X-1的校准码来控制一个或更多个I/O缓冲器中的片上终端。控制信号EB_N不发送到I/O缓冲器，而且也不用来控制I/O缓冲器中的终端阻抗。

图8是包括本发明各个方面的FPGA800的简化的部分框图。FPGA800只是一种能包括本发明的各个特征的集成电路的一个例子。应该理解，本发明可以应用到各种类型的电路，例如现场可编程门阵列（FPGA），可编程逻辑器件（PLD），复杂可编程逻辑器件（CPLD），可编程逻辑阵列（PLA）以及专用集成电路（ASIC）。

FPGA800包括二维阵列的可编程逻辑阵列块（或LAB）802，它们通过可变长度和速度的互联导体的行和列联网来互相连接。LAB802包括多个（如10个）逻辑元件（或LE）。

LE是可编程逻辑块，其能提供用户定义的逻辑功能的有效实施方式。FPGA具有各种逻辑元件，其可被配置成实现各种组合和顺序功能。逻辑元件可以使用可编程互联结构。可以将可编程互联结构编程为用大多数期望的结构将逻辑元件进行互联。

FPGA800还包括分布式存储器结构，其包括在整个阵列中提供的可变尺寸的RAM块。RAM块包括，例如块804、块806和块808。这些存储器块还可以包括位移寄存器和FIFO缓冲器。

FPGA800还包括数字信号处理（DSP）模块810，它可以实现例如具有加法或减法特征的乘法器。在此例子中，位于芯片周围的I/O块（IO）812支持众多单端、不同的输入/输出标准。每个I/O块一般包括一个输入缓冲器和一个输出缓冲器。应该理解，本说明书描述的FPGA800只是为了说明性目的，而且本发明可以用许多不同类型的PLD、FPGA和类似器件来实现。

本发明还可以实现在将FPGA作为几个元件之一的系统中。图9示出了可以体现本发明的技术的示例性数字系统900的方块图。系统900可以是编程的数字计算机系统，数字信号处理系统，专用数字交换网络或其它处理系统。而且，这种系统可以设计用于许多应用中，例如电信系统，自动系统，控制系统，消费电子，个人计算机，因特网通信和联网及其它系统。而且，系统900可以提供在单个电路板上、多个电路板上或者多个封装结构内。

系统900包括处理单元902，存储器单元904和由一个或更多个总线互相连接在一起的I/O单元906。根据这个示例性的实施例，FPGA800是在处理单元902中实现的。FPGA908可以在图9的系统内充当多种不同的作用。FPGA908可以例如是处理单元902的支持其内部或外部操作的逻辑构建块。对FPGA908编程以实现执行在系统操作中进行特定作用所必需的逻辑功能。FPGA908可以通过连接910耦连到存储器904，以及通过连接912耦连到I/O单元906。

处理单元902可以将数据引导至适当的系统元件以进行处理或存储，执行存储在存储器904中的程序或通过I/O单元906接收及发送数据，或其它类似功能。处理单元902可以是中央处理单元（CPU），微处理器，浮点协同处理器，图形协同处理器，硬件控制器，微控制器，可编程用作控制器的现场可编程门阵列、网络控制器或任何类型的处理器或控制器。而且，在许多实施例中，通常不需要CPU。

例如，不使用CPU，一个或更多个FPGA908可以控制系统的逻辑操作。举另一个例子，FPGA908可用作可重新配置的处理器，如果需要其可以被重新编程以处理特定的计算任务。可选地，FPGA908本身可以包括嵌入式微处理器。存储器单元904可以是随机存取存储器（RAM），只读存储器（ROM），固定或移动磁盘介质，PC卡闪存磁盘存储器，磁带，或其它任何存储介质，或这些存储介质的组合。

上文对本发明的示例性实施方式的描述只是出于说明和描述目的。这些描述并不旨在是详尽的，也不旨在将本发明限制在公开的严格形式。在一些情况下，可以使用本发明的特征而不使用列出的其它相应特征。根据上述教授，在不偏离本发明的范围下可以进行各种修改和变化。本发明的范围并不被限制在此详细描述中。

Claims (39)

1.一种用于控制终端阻抗的电路，其包括：

校准电路，其包括耦合到终端的第一组晶体管，耦合到所述终端的额外晶体管，以及反馈回路，所述反馈回路产生选择的校准码，从而响应在所述额外晶体管被控制信号导通后在所述终端的电压而控制所述第一组晶体管；以及

缓冲器，其包括耦合到引脚的第二组晶体管，其中所述选择的校准码控制所述第二组晶体管的所述终端阻抗，并且所述控制信号不用于控制耦合到所述电路中的所述引脚的晶体管。

2.根据权利要求1所述的电路，其中所述反馈回路进一步包括比较器，其比较在所述终端的电压和参考电压，且其中所述反馈回路产生校准码，且所述选择的校准码是在所述终端产生最接近所述参考电压的电压的校准码。

3.根据权利要求1所述的电路，其中所述额外晶体管被耦合以接收电源电压，且所述第一组晶体管被耦合以接收低电压。

4.根据权利要求1所述的电路，其中所述额外晶体管被耦合以接收低电压，且所述第一组晶体管被耦合以接收电源电压。

5.根据权利要求1所述的电路，其中所述额外晶体管被耦合以接收电源电压，且所述第一组晶体管被耦合以接收电源电压。

6.根据权利要求1所述的电路，其中所述额外晶体管被耦合以接收低电压，且所述第一组晶体管被耦合以接收低电压。

7.一种用于控制片上终端阻抗的方法，其包括：

比较在终端的电压和参考电压从而产生比较信号；

响应所述比较信号产生校准码以控制被耦合到所述终端的第一晶体管从而控制在所述终端的电压；

基于额外晶体管被所述控制信号导通后所述比较信号是否改变状态，确定哪个校准码在所述终端产生的电压最接近所述参考电压，其中所述额外晶体管被耦合到所述终端；以及

用最接近所述参考电压的所述校准码在引脚控制所述片上终端阻抗。

8.根据权利要求7所述的方法，其中所述额外晶体管被并联耦合到所述第一晶体管。

9.根据权利要求7所述的方法，其中所述控制信号不用于控制所述引脚处的所述片上终端阻抗。

10.一种用于控制片上终端阻抗的电路，其包括

耦合到终端的晶体管；以及

耦合到所述晶体管的反馈回路，其产生校准码从而控制所述晶体管的导通状态，其中所述反馈回路产生选择的校准码，从而响应在所述终端的信号和第一参考信号之间的第一比较并响应在所述终端的信号和第二参考信号之间的第二比较，在引脚控制所述片上终端阻抗；以及

选择电路，其为第一比较传输所述第一参考信号到所述反馈回路，并为第二比较传输所述第二参考信号到所述反馈回路。

11.根据权利要求10所述的电路，其中所述反馈回路包括比较器，其经配置执行所述第一比较和所述第二比较。

12.根据权利要求10所述的电路，其中所述反馈回路响应所述终端处信号和第三参考信号之间的第三比较产生所述选择的校准码，且其中所述选择电路为第三比较传输所述第三参考信号到所述反馈回路。

13.根据权利要求12所述的电路，其中所述反馈回路包括比较器，其经配置执行所述第一、第二、和第三比较。

14.根据权利要求12所述的电路，其中所述第一参考信号和所述第二参考信号之间的差小于所述第一和第三参考信号之间的差。

15.一种用于控制片上终端阻抗的电路，其包括

耦合到终端的晶体管；以及

耦合到所述晶体管的反馈回路，其产生校准码从而控制所述晶体管的导通状态，以响应在所述终端的信号和第一参考信号之间的第一比较，响应在所述终端的信号和第二参考信号之间的第二比较，并响应在所述终端的信号和第三参考信号之间的第三比较，其中所述反馈回路选择所述校准码中的一个，从而在引脚控制所述片上终端阻抗。

16.根据权利要求15所述的电路，其中所述电路确定是否所述校准码中的一个在所述终端产生在所述第一参考信号和所述第二参考信号之间的信号，

如果所述校准码中的一个未在所述终端产生在所述第一参考信号和所述第二参考信号之间的信号，所述电路确定是否所述校准码中的一个在所述终端产生在所述第一参考信号和所述第三参考信号之间的信号，以及

如果所述校准码中的一个在所述终端产生在所述第一参考信号和所述第三参考信号之间的信号，所述电路选择该校准码从而控制在所述引脚的所述片上终端阻抗。

17.根据权利要求15所述的电路，其中如果所述校准码中的一个未在所述终端产生在所述第一参考信号和所述第二参考信号之间的信号，所述电路选择在所述终端产生最接近所述第一参考信号的信号的校准码，从而控制在所述引脚的所述片上终端阻抗。

18.根据权利要求15所述的电路，其中所述第一和第二参考信号之间的差是所述第一和第三参考信号之间差的一半。

19.根据权利要求15所述的电路，其中所述反馈回路响应在所述终端的信号和第四参考信号之间的第四比较而产生所述校准码。

20.一种用于控制片上终端阻抗的方法，其包括：

比较在终端的电压和第一参考电压从而产生第一比较信号；

比较在所述终端的电压和第二参考电压从而产生第二比较信号；

响应所述第一比较信号并响应所述第二比较信号产生用于控制在所述终端的电压的校准码；

如果所述校准码中的一个未在所述终端产生在所述第一和第二参考电压之间的电压，那么选择在所述终端产生的电压接近所述第一参考电压的所述校准码中的一个，从而在引脚控制所述片上终端阻抗。

21.根据权利要求20所述的方法，进一步包括：

如果所述校准码中的一个在所述终端产生在所述第一和第二参考电压之间的电压，那么选择该校准码以在所述引脚控制所述片上终端阻抗。

22.根据权利要求20所述的方法，进一步包括：

比较在所述终端的电压和第三参考电压从而产生第三比较信号，

其中产生用于控制在所述终端的电压的所述校准码进一步包括：响应所述第一比较信号，响应所述第二比较信号，以及响应所述第三比较信号产生用于控制在所述终端的电压的校准码，以及

如果所述校准码中的一个未在所述终端产生在所述第一和第二参考电压之间的电压，且所述校准码中的一个在终端产生在所述第一和第三参考电压之间的电压，那么选择在所述终端产生在所述第一和第三参考电压之间的电压的校准码，从而在引脚控制片上终端阻抗。

23.根据权利要求20所述的方法，其中选择产生的电压接近所述第一参考电压的所述校准码中的一个从而在引脚控制片上终端阻抗进一步包括：如果所述校准码中的一个未在所述终端产生在所述第一和第二参考电压之间的电压，那么选择在所述终端产生最接近所述第一参考电压的电压的所述校准码中的一个，从而控制在所述引脚的所述片上终端阻抗。

24.一种用于控制片上终端阻抗的电路，其包括：

耦合到终端的晶体管；

每个都耦合到所述终端的第一、第二、和第三比较器；以及

反馈回路，其可操作生校准码从而控制所述晶体管的导通状态，从而响应所述第一比较器产生的第一比较信号，所述第二比较器产生的第二比较信号，以及所述第三比较器产生的第三比较信号，其中所述反馈回路产生选择所述校准码中的一个，从而在引脚控制所述片上终端阻抗。

25.根据权利要求24所述的电路，其中所述第一比较器基于在所述终端的信号和第一参考信号之间的比较产生第一比较信号，其中所述第二比较器基于在所述终端的信号和第二参考信号之间的比较产生第二比较信号，以及其中所述第三比较器基于在所述终端的信号和第三参考信号之间的比较产生第三比较信号。

26.根据权利要求24所述的电路，其中所述反馈回路包括模拟-数字转换器电路，其基于所述第一、第二、和第三比较信号产生所述校准码。

27.根据权利要求25所述的电路，其中所述电路确定是否所述校准码中的一个在所述终端产生在所述第一和第二参考信号之间的信号，

如果所述校准码中的一个未在所述终端产生在所述第一和第二参考信号之间的信号，所述电路确定是否所述校准码中的一个在所述终端产生在所述第一和第三参考信号之间的信号，以及

如果所述校准码中的一个在所述终端产生在所述第一和第三参考信号之间的信号，所述电路选择该校准码从而控制在所述引脚的所述片上终端阻抗。

28.一种用于控制片上终端阻抗的方法，其包括：

通过耦合到终端的晶体管导通电流；

产生校准码从而控制所述晶体管的导通状态；

选择所述校准码中的一个从而响应在所述终端的信号和第一参考信号之间的第一比较并响应所述终端的信号和第二参考信号之间的第二比较，在引脚控制所述片上终端阻抗；以及

使用选择电路为所述第一比较选择所述第一参考信号并为所述第二比较选择所述第二参考信号。

29.根据权利要求28所述的方法，其中比较器执行所述第一和第二比较。

30.根据权利要求28所述的方法，其中选择所述校准码中的一个从而响应在所述终端的信号和第一参考信号之间的第一比较并响应所述终端的信号和第二参考信号之间的第二比较，在引脚控制所述片上终端阻抗进一步包括：选择所述校准码中的一个从而响应在所述终端的信号和第三参考信号之间的第三比较在引脚控制片上终端阻抗。

31.根据权利要求30所述的方法，其中使用选择电路为所述第一比较选择所述第一参考信号并为所述第二比较选择所述第二参考信号进一步包括：使用所述选择电路为所述第三比较选择所述第三参考信号。

32.根据权利要求28所述的方法，其中选择所述校准码中的一个从而响应在所述终端的信号和第一参考信号之间的第一比较并响应所述终端的信号和第二参考信号之间的第二比较，在引脚控制所述片上终端阻抗进一步包括：如果所述校准码中的一个不在所述终端产生在所述第一和第二参考信号之间的信号，那么选择在所述终端产生的信号最接近所述第一参考信号的所述校准码中的一个，从而控制在引脚的所述片上终端阻抗。

33.一种用于控制片上终端阻抗的方法，其包括：

通过耦合到终端的晶体管导通电流；

使用反馈回路产生校准码以控制所述晶体管的导通状态，从而响应在所述终端的信号和第一参考信号之间的第一比较，响应在所述终端的信号和第二参考信号之间的第二比较，并响应在所述终端的信号和第三参考信号之间的第三比较；并且

选择所述校准码中的一个，从而在引脚控制所述片上终端阻抗。

34.根据权利要求33所述的方法，其中使用反馈回路产生校准码以控制所述晶体管的导通状态，从而响应在所述终端的信号和第一参考信号之间的第一比较，响应在所述终端的信号和第二参考信号之间的第二比较，并响应在所述终端的信号和第三参考信号之间的第三比较进一步包括：使用所述反馈回路产生所述校准码以控制所述晶体管的导通状态，从而响应在终端的信号和第四参考信号之间的第四比较。

35.根据权利要求33所述的方法，其中选择所述校准码中的一个从而在引脚控制所述片上终端阻抗进一步包括：确定是否所述校准码中的一个在终端产生所述第一和第二参考信号之间的信号，以及是否所述校准码中的一个未在终端产生所述第一和第二参考信号之间的信号，确定是否所述校准码中的一个在终端产生所述第一和第三参考信号之间的信号，且如果所述校准码中的一个在终端产生所述第一和第三参考信号之间的信号，那么选择所述校准码从而在引脚控制片上终端阻抗。

36.根据权利要求33所述的方法，其中选择所述校准码中的一个从而在引脚控制片上终端阻抗进一步包括：如果所述校准码中的一个未在终端产生所述第一和第二参考信号之间的信号，那么选择在所述终端产生的信号最接近所述第一参考信号的所述校准码，从而在所述引脚控制所述片上终端阻抗。

37.一种用于控制片上终端阻抗的电路，其包括

耦合到终端的晶体管；

比较器，其比较在所述终端的信号和至少三个参考信号从而产生比较信号；以及

反馈回路，其响应所述比较信号，产生校准码用于控制在所述终端的信号，其中所述反馈回路基于所述比较信号选择所述校准码中的一个作为选择的校准码，其中所述选择的校准码用于在引脚控制所述片上终端阻抗。

38.根据权利要求37所述的电路，进一步包括：

选择电路，其选择至少三个参考信号中一个作为选择的参考信号，其中选择的参考信号被提供给所述比较器。

39.根据权利要求37所述的电路，其中所述比较器比较在所述终端的信号和至少四个参考信号，从而产生所述比较信号。