CN102684674B - 电平移位器设计 - Google Patents

Abstract

本发明涉及电平移位器设计，其中涉及一种电平移位器接收输入电压信号，并且产生输出电压信号。该电平移位器包括第一反相器，配置为在第一电压V1和第二电压V2之间的电位差下工作。来自该反相器的输出通过电容器电容连接到锁存器电路的输入端。该电容器具有第一端和第二端，该第一端连接第一反相器的输出端。该电平移位器具有电阻器，为了将进入到锁存器电路的输入固定在期望电压，该电阻器连接到第三电压V3，并且连接到电容器。锁存器电路配置为在第四电压V4和第五电压V5之间的电位差下工作。该锁存器具有输入节点和输出节点，该输入节点连接到电阻器和电容器，该输出节点连接到电平移位器的输出节点。

Description

电平移位器设计

技术领域

本发明总体上涉及数字电路，更具体地，涉及用于将数字信号在两个不同电压电平之间进行转换的电平移位电路。

背景技术

场效应晶体管(FET，或者晶体管)利用(N沟道FET中的)电子或者(P沟道FET中的)空穴来进行传导。晶体管的四端是源极、栅极、漏极、和主体(衬底)。在晶体管中，漏极-源极电流流过传导沟道，该传导沟道将源极区域连接到漏极区域。当在栅极端和源极端之间施加电压(标记为V_gs)时，产生有电场，该电场控制了电导率。通常，主体端连接到电路中的最高电压或者最低电压。由于源极端有时会连接到电路中的最高电压或者最低电压，因此，主体端和源极端有时会连接在一起。通常，将输入信号施加到晶体管的栅极端，将输出信号连接到晶体管的源极端或者漏极端。晶体管的第一端可以是其源极端或者其漏极端，晶体管的第二端是晶体管的漏极端或者源极端。

数字电路接收输入信号，并且产生输出信号，输入信号和输出信号都可以通过某个允许电压表示。触发器(锁存器)是具有两种稳定状态并且可以用于存储状态信息的电路。通过将信号施加到一个或者多个控制输入端，锁存电路可以用于改变状态，并且该锁存电路可具有一个或者两个输出端。

在数字电路中，逻辑电平是一个信号可以具有的有限个数的状态中的一个。逻辑电平通常由信号和地电位(或者其他公共参考点)之间的电压差表示，尽管还可以存在其他标准。表示每个状态的电压电平的范围均取决于所使用的逻辑系列。高有效信号用两个电压中较高的一个表示二进制数字1，或者逻辑条件的生效状态。低有效信号用两个电压中较低的一个表示二进制数字0，或者逻辑条件的失效状态。在三态逻辑中，输出器件还可以是高阻抗的。这不是一个逻辑电平，但是意味着输出端并没有控制所连接的电路的状态。电平移位器将使用一个逻辑电平的数字电路连接到使用另一个逻辑电平的数字电路。

制造商开发出不同的工艺来制造工作在不同电压电平下的集成电路(IC)。一些公共IC工作电压电平包括5V+/-10％，3.3V+/-10％，以及2.5V+/-10％。在使用减小了的电压电平时，制造商限制了功率耗散(例如，热量)的负面影响，并且一直考虑到曾经增加的IC密度。

然而，当新式的、低电压IC工艺技术出现时，通常希望能够产生出新的技术，从而能够利用现有的高电压电平工作。IC工艺技术及其相应的工作电压通常由使用特定工艺技术实现的器件(例如，晶体管)的两端之间的栅极氧化层击穿电压限定。结果，利用超过了器件限制的在低电压工艺技术中实现的接口电路的潜在问题为，在低电压工艺中实现的一个或者多个器件可能会发生故障(临时的或者永久的)，这样的故障可能会妨碍电路实现其预期功能。

电压电平移位器可以用作耐高电压输出驱动器，该耐高电压输出驱动器能够约束可能超出工艺技术的最大工作电压的输入电压VIN。如果没有耐高电压输出驱动器，则由工艺技术所决定的器件电压限制可能会损坏该器件。

发明内容

为解决上述问题，本发明提供了一种电平移位器，配置为接收输入电压信号并且产生输出电压信号，电平移位器包括：第一反相器，配置为在第一电压V1和第二电压V2之间的电位差下工作，第一电压V1在电压V1信号节点处接收到，第二电压V2在电压V2信号节点处接收到，第一反相器具有输入端和输出端，第一反相器的输入端连接到电平移位器的输入节点；电容器，具有第一端和第二端，电容器的第一端连接到第一反相器的输出端；电阻器，具有第一端和第二端，电阻器的第一端连接到电压V3信号节点处的第三电压V3；以及锁存器电路，配置为在第四电压V4和第五电压V5之间的电位差下工作，第四电压V4在电压V4信号节点处接收到，第五电压V5在电压V5信号节点处接收到，锁存器具有输入节点和输出节点，输入节点连接到电阻器的第二端和电容器的第二端，输出节点连接到电平移位器的输出节点。

其中，电平移位器的输入电压信号的值处于电压V1的值和电压V2的值之间，电平移位器的输出电压信号的值处于电压V4的值和电压V5的值之间。

其中，锁存器电路具有多个反相器，多个反相器包括第一锁存反相器和第二锁存反相器，其中，第一锁存反相器的输出端连接到第二锁存反相器的输入端，第二锁存反相器的输出端连接到第一锁存反相器的输入端。

其中，电压V4的值大于V5，并且小于电压V1的值的两倍减去电压V5的值。

其中，电压V3的值可以选择等于电压V4的值，或者电压V5的值。

其中，电压V1的值等于电压V4的值。

其中，电压V2的值等于电压V5的值。

该电平移位器进一步包括：P-晶体管，其中，电压V5信号节点连接到P-晶体管的第一端，P-晶体管的第二端连接到第六电压V6信号节点，并且P-晶体管的栅极连接到第七电压V7信号节点。

该电平移位器进一步包括：N-晶体管，其中，电压V4信号节点连接到N-晶体管的第一端，N-晶体管的第二端连接到第六电压V6信号节点，并且N-晶体管的栅极连接到第七电压V7信号节点。

此外，还提供了一种器件，配置为在第一输入节点上接收第一输入电压信号，在第二输入节点上接收第二输入电压信号，并且进一步产生输出，器件包括：第一反相器，配置为在电压VP1信号节点处的第一反相器的第一电压VP1和电压VP2信号节点处的第一反相器的第二电压VP2之间的电位差下工作，第一反相器具有输入端和输出端，第一反相器的输入端连接到器件的第一输入节点；第一电容器，具有第一端和第二端，第一电容器的第一端连接到第一反相器的输出端；第一电阻器，具有第一端和第二端，第一电阻器的第一端连接到电压VP3信号节点处的第一电阻器的第三电压VP3；第一锁存器电路，配置为在电压VP4信号节点处的第一锁存器的第四电压VP4和电压VP5信号节点处的第一锁存器的第五电压VP5之间的电位差下工作，锁存器具有输入节点和输出节点，锁存器的输入节点连接到第一电阻器的第二端和第一电容器的第二端；第一P-晶体管，其中，电压VP5信号节点连接到第一P-晶体管的第一端，第一P-晶体管的第二端连接到第一P-晶体管的第六电压VP6信号节点，第一P-晶体管的栅极连接到第一P-晶体管的第七电压VP7信号节点；第一锁存器输出反相器，具有输入端和输出端，第一锁存器输出反相器的输入端连接到第一锁存器的输出端，分别由电压V8信号节点处的电压V8和电压V9信号节点处的电压V9驱动；第二P-晶体管，第二P-晶体管的栅极连接到第一锁存器输出反相器的输出端，第二P-晶体管的第一端连接到电压V12信号节点，第二P-晶体管的第二端连接到器件的输出端；第二反相器，配置为在电压VN1信号节点处的第二反相器的第一电压VN1和电压VN2信号节点处的第二反相器的第二电压VN2之间的电位差下工作，第二反相器具有输入端和输出端，第二反相器的输入端连接到器件的第二输入节点；第二电容器，具有第一端和第二端，第二电容器的第一端连接到第二反相器的输出端；第二电阻器，具有第一端和第二端，第二电阻器的第一端连接到电压VN3信号节点处的第二晶体管的第三电压VN3；第二锁存器电路，配置为在电压VN4信号节点处的第二锁存器的第四电压VN4和电压VN5信号节点处的第二锁存器的第五电压VN5之间的电位差下工作，第二锁存器电路还具有输入节点和输出节点，第二锁存器电路的输入节点连接到第二电阻器的第二端和第二电容器的第二端；第一N-晶体管，其中，电压VN4信号节点连接到第一N-晶体管的第一端，第一N-晶体管的第二端连接到第一N-晶体管的第六电压VN6信号节点，第一N-晶体管的栅极连接到第一N-晶体管的第七电压VN7信号节点；第二锁存器输出反相器，具有输入端和输出端，分别由电压V10信号节点处的电压V10和电压V11信号节点处的电压V11驱动，第二锁存器输出反相器的输入端连接到第二锁存器的输出端；以及第二N-晶体管，第二N-晶体管的栅极连接到第二锁存器输出反相器的输出端，第二N-晶体管的第一端连接到电压V13信号节点，第二N-晶体管的第二端连接到器件的输出端。

其中，连接到第一反相器的器件的第一输入电压信号节点与连接到第二反相器的器件的第二输入电压信号节点相同。

其中，第一反相器与第二反相器相同。

其中，电压VN1信号节点和电压VN4信号节点相同；电压VN2信号节点、电压VN3信号节点、以及电压VN5信号节点相同。

其中，电压VP4信号节点和电压VP3信号节点相同，电压VP6信号节点和电压VP2信号节点相同。

其中，电压VP1信号节点和电压VN1信号节点相同。

其中，电压V8信号节点和电压V12信号节点与电压VP4信号节点相同。

其中，由第一反相器接收到的器件的第一输入电压信号与由第二反相器接收到的器件的第二输入电压信号具有非重叠相位。

此外，还提供了一种运行电平移位器电路的方法，电平移位器电路配置为接收输入电压信号，并且产生输出电压信号，方法包括：通过工作在第一电压V1和第二电压V2之间的电位差下的第一反相器接收输入电压信号，并且将输入电压信号反相，其中，第一反相器的输出端连接到电容器的第一端；通过电容器将经反相的输入电压信号电容连接到锁存器电路的输入端；通过将锁存器的输入端经由电阻器连接到电压源而在锁存器的输入端上保持预定电压；以及通过工作在第四电压V4和第五电压V5之间的电位差的锁存器产生输出电压。

该方法进一步包括：将第五电压V5信号或者第四电压V4信号选择性地连接到扩展晶体管的第一端，将扩展晶体管的第二端连接到第六电压信号，以及通过第七电压信号控制扩展晶体管的栅极。

该方法进一步包括：通过根据权利要求19的方法工作的第一元件电平移位器接收第一输入电压信号，并且产生第一元件电平移位器的输出电压信号，其中，扩展晶体管是P-晶体管，第一元件电平移位器的电压V5连接到P-晶体管的第一端；通过由电压V8和电压V9驱动的第一反相器接收第一元件电平移位器的输出电压信号，并且产生第一反相器的输出；通过第二P-晶体管接收第一反相器的输出，其中，第二P-晶体管具有第一端和第二端，第二P-晶体管的第一端连接到电压V12，第二P-晶体管的第二端连接到第一输出电压；通过根据权利要求19的方法工作的第二元件电平移位器接收第二输入电压，其中，扩展晶体管是N-晶体管，第二元件电平移位器的电压V4连接到N-晶体管的第一端；通过由电压V10和电压V11驱动的第二反相器接收第二元件电平移位器的输出电压信号；以及通过第二N-晶体管接收，其中，第二N-晶体管的栅极连接到第二反相器的输出端，第二N-晶体管的第一端连接到电压V13，第二N-晶体管的第二端连接到第一输出电压。

其中：P-晶体管和N-晶体管分别是漏极扩展器件。

附图说明

为了全面理解本公开及其优点，现在结合附图进行以下描述作为参考，其中：

图1(a)-图1(c)示出了具有各种细节的电平移位器电路的示例性实施例的示意性框图；

图2(a)-图2(d)示出了具有各种细节的电平移位器电路的示例性实施例的示意性框图，相比于图1(a)-图1(c)包含了附加的晶体管；以及

图3(a)-图3(d)示出了具有各种细节的电平移位器电路的示例性实施例的示意性框图，其中，电平移位器电路包含可以接收两个不同输入的第一元件(component)电平移位器电路和第二元件电平移位器电路。

这些附图、原理图和示意图是示意性的，并非意在进行限定，而是本发明的实施例的示例，并且出于解释性的目的进行了简化，而且没有按比例绘制。

具体实施方式

下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。

以下将描述有关电平移位器设计的示意性实施例，利用NMOS晶体管、PMOS晶体管、反相器、以及其他基本逻辑电路实现这些示意性实施例。本领域技术人员很容易理解，存在能够实现等效功能的许多变化，而这些示意性实施例仅仅是为了示出目的。

图1(a)示出了电平移位器电路的示意性实施例的框图。该电路包括第一反相器X1、电感器C1、电阻器R1、和锁存电路“锁存器”。第一反相器X1利用第一电压V1和第二电压V2之间的电位差工作，该第一反相器X1的输入端连接到电平移位器的输入信号节点V0，该第一反相器X1的输出端连接到电容器C1的第一端。电容器C1的第二端连接到锁存器的输入节点。电阻器R1的第一端连接到第三电压节点V3，该电阻器R1的第二端连接到锁存器的输入节点。最后，锁存器电路在第四电压V4和第五电压V5之间的电位差下工作，该锁存器电路的输出节点连接到电平移位器输出信号节点Vout。输入信号V0的电压值处于V1和V2之间，电平移位器的输出信号Vout的电压值处于V4和V5之间。根据具体的应用方式，电压电平V1到V5中的一些可以相同。电压V1到V5中的一些可以是高有效信号或者低有效信号。为了示出目的，V5的值小于V4的值，V2的值小于V1的值。抽象的框图只示出了相关的工作电压信号V1到V5、输入电压信号V0，并且，图1(a)中还存在有输出电压信号Vout来表示示意性电平移位器。

图1(b)是示出了根据图1(a)的第一实施例的电平移位器的示例性布置方式的更多细节的示意性电路示意图。图1(a)的锁存器电路“锁存器”通过图1(b)中的两个反相器X2和X3的环路示意性地实现。反相器X2的输出端连接到反相器X3的输入端，反相器X3的输出端连接到反相器X2的输入端。利用电压V4＝VH和电压V5＝VL之间的电位差来驱动反相器X2和X3，其中，VH大于VL。电阻器R1的第一端还连接到电压V3＝VH。而且，利用电压V1＝Vh和接地电压V2之间的电位差来驱动反相器X1。VIP是电平移位器的输入信号节点，DRV_P是电平移位器的输出信号节点。

本领域技术人员很容易了解，存在许多种变化来实现等效功能，这些示意性实施例仅仅是为了示出目的。锁存器可以通过其他触发器电路而不是两个反相器环路来实现。

以下描述了图1(b)中所示出的电平移位器的工作方式。如上所述，包括了反相器X2和X3的锁存器电路的一端通过节点VX表示，锁存器电路的另一端连接到节点DRV_P。而且，反相元件X1的输出端由节点Va表示。VC1表示电容器C1两端的电位差。

假设，在初始状态，将低于反相器X1的电路阈值的电压Vss作为输入信号VIP输入到反相器X1。在这种情况下，电压Vh从反相器X1输出，节点Va上的电位变为电压Vh。由于节点VX设置为电压VH，因此，电容器C 1两端的电位差VC 1变为电位|Vh-VH|，DRV_P的电位等于电压VL的电位。

接下来，假设将高于反相器X1的电路阈值的电压Vcc作为输入信号VIP输入到反相器X1。然后，电压V2(在这种情况下，为地电位)从反相器X1输出，节点Va设置到接地电压＝V2。当节点Va的电位从电压Vh变化到电压V2时，电容器C1两端的电位差VC1马上保持到|Vh-VH|，并且，由于电容耦合，节点Va上的电位导致Vx上的转换变为VH-(Vh-V2)＝VH-Vh，其中，V2＝接地电压。

在这里，如果相应的电压VH、VL、Vh和接地电压设置为使得节点VX上的电位低于X1的阈值电压，也就是说，VH-Vh＜(VH+VL)/2，则节点VX上的电位和节点DRV_P上的电位被反相，从而使得节点VX设置为VL，节点DRV_P设置为电压VH。当节点VX上的电位和DRV_P上的电位被反相并且变得稳定时，电位差VC1变为VL。

此外，假设低于反相器X1的电路阈值的电压Vss接下来作为输入信号VIP输入到反相器X1。然后，电压Vh从反相器X1输出，节点Va设置为电压Vh。当节点Va上的电位从接地电压V2变化为电压Vh时，电容器C1两端的电位差VC 1保持在VL，并且，由于电容耦合，节点Va上的电位导致Vx转换为VL+Vh。

在这里，如果相应的电压VH、VL、Vh和接地电压设置为使得节点VX上的电位低于X3的阈值电压，也就是说，VL+Vh＜(VH+VL)/2，则节点VX上的电位和节点DRV_P上的电位被反相，从而使得节点VX设置为VH，节点DRV_P设置为电压VL。当节点VX上的电位和DRV_P上的电位被反相并且变得稳定时，电位差VC1变为VH-Vh。R1的目的是在高阻抗输入期间，将锁存器的输入限定到高电平。

图1(b)的电压电平的限制如下所述：

对于VH，VL，并且Vh＞0

图1(c)是示出了根据图1(a)的第一实施例的电平移位器的示例性布置方式的更多细节的示意性电路示意图。利用电压Vh和接地电压之间的电位差驱动反相器X1。电阻器R1的第一端还连接到接地电压。图1(a)的锁存器电路“锁存器”进一步通过图1(c)中的两个反相器X2和X3的环路示意性地实现。反相器X2的输出端连接到反相器X3的输入端，反相器X3的输出端连接到反相器X2的输入端。利用电压Vh和接地电压之间的电位差来驱动反相器X2和X3。而且，VIN是电平移位器的输入信号节点，DRV_N是电平移位器的输出信号节点。本领域技术人员可以很容易地了解，图1(c)的电路与图1(b)中的电路的工作方式类似。R2的目的是在高阻抗输入期间将锁存器的输入限定到高电平。

图1(c)的电压电平的限制如下所述：

图1(b)和图1(c)的详细工作方式在以下的表1中总结出。

图2(a)示出了通过连接到附加的电压扩展晶体管而具有不同参考电平的电平移位器电路的示例性实施例的框图。相比于图1(a)中的示意性框图，图2(a)中的电路包括附加的P-晶体管MFP1，其中，图1(a)中的电平移位器的锁存器的电压V5信号节点连接到P-晶体管的第一端，P-晶体管的第二端连接到第六电压信号，P-晶体管的栅极连接到第七电压信号。利用电压扩展晶体管P-晶体管，新式的电平移位器能够工作在7个不同的电压信号连接V1到V7下，其中，图2(a)中还通过抽象的框图示出了作为输入电压的V0、作为输出电压的Vout。

图2(c)示出了具有不同参考电压电平的电平移位器的示例性实施例的另一示例性框图。相比于图1(a)中的示意性框图，图2(c)中的电路包括附加的N-晶体管MFN1，其中，图1(a)的电平移位器的锁存器的电压V4信号连接到N-晶体管的第一端，N-晶体管的第二端连接到第六电压信号，N-晶体管的栅极连接到第七电压信号。利用电压扩展晶体管N-晶体管，新式的电平移位器能够工作在7个不同的电压信号连接V1到V7下，其中，图2(c)中还通过抽象的框图示出了作为输入电压的V0、作为输出电压的Vout。

图2(a)和图2(c)中的电平移位器可以分别通过图2(b)和图2(d)中示出的电路示意性地实现。在图2(b)和图2(d)中，图2(a)和图2(c)的锁存器电路通过两个反相器实现，其中，第一反相器X2的输出端连接到第二反相器X3的输入端，第二反相器的输出端连接到第一反相器的输入端。图2(b)中示出的电路的其他电压信号类似于图1(b)中的电路中的电压信号。图2(d)中示出的电路的其他电压信号类似于图1(c)中的电路中的电压信号。图2(b)可以视为向图1(b)中的电路中增加P-晶体管，从而使得图2(b)中的电路工作在不同的参考电压电平。图2(d)可以视为向图1(c)中的电路中增加N-晶体管，从而使得图2(d)中的电路工作在不同的参考电压电平。

图3(a)示出了包含两个元件电平移位器的电平移位器电路的示意性实施例的框图，其中，第一元件电平移位器如图2(a)中所示，第二元件电平移位器如图2(c)中所示。图3(a)中的第一元件电平移位器是图2(a)中示出的实施例，包括反相器XP1、锁存器1、电容器C1、电阻器R1、和扩展晶体管MFP1，具有对应的电压信号VP1到VP7。图3(a)中的第二元件电平移位器是图2(c)中示出的实施例，包括反相器XN1、锁存器2、电感器C2、电阻器R2、和扩展晶体管MFN1，具有对应的电压信号VP1到VP7。新式的电平移位器可以分别以输入到两个元件电平移位器的两个不同的输入电压VI1和VI2进行工作，并且产生出一个输出电压DRV。而且，第一反相器X7的输入端连接到第一元件电平移位器的输出电压信号节点DRV_P和输出端，其由电压V8和V9驱动。反相器X7的输出端连接到P-晶体管MP的栅极，其中，MP的第一端连接到电压V12，MP的第二端连接到器件DRV的第一输出电压。此外，图2(c)中所示出的第二元件电平移位器连接到第二输出电压VI2，第二元件电平移位器具有输出节点DRV_N，该第二元件电平移位器根据图2(c)中所示出的工作方式工作。输出信号节点DRV_N连接到第二反相器X8，该第二反相器X8由电压V10和V11驱动。第二反相器X8的输出节点连接到N-晶体管MN的栅极端，其中，MN的第一端连接到电压V13，其第二端连接到器件DRV的第一输出电压。

图3(b)示出了包含了两个元件电平移位器的图3(a)中示出的电平移位器电路的更详细的示例性实施例的电路示意图。图3(b)中的第一元件电平移位器是图2(b)中示出的实施例，包括反相器XP1、XP2、XP3、电容器C 1、电阻器R1、和扩展晶体管MFP1，具有相应的电压信号VP1到VP7。图3(b)中的第二元件电平移位器是图2(d)中示出的实施例，包括反相器XN1、XN2、XN3、电容器C2、电阻器R2、和扩展晶体管MFN1，具有相应的电压信号VP1到VP7。其他反相器X7和X8，晶体管MP和MN与图3(a)中示出的相同。图3(d)中的另一实施例还示出了相同的电路示意图。此外，图3(a)的两个输入电压节点VI1和VI2连接在一起，从而形成图3(b)中的一个电压信号VI1＝VI2，在图3(d)中，VI1和VI2具有非重叠相位(non-overlapping phase)。

图3(b)和图3(d)只作为图3(a)中示意性示出的电平移位器的示例性电路示出。本领域技术人员很容易了解，存在许多种变化来实现等效功能，这些示意性实施例仅仅是为了示出目的。如图3(b)和图3(d)中的两个元件电平移位器中所示，锁存器可以通过其他触发器电路而不是两个反相器环路实现。

可以将其他电路技术应用到图3(b)和图3(d)中所示的示例性电路，从而形成具有等效功能的其他不同的实施例。其中的一种示意性转换如图3(c)所示，其中，两个元件电平移位器共享一个反相器XP1＝XN1，这是由于，图3(b)中的两个反相器XP1和XN1工作在具有相同输入的完全相同的条件下，从而其输出应该相同。本领域技术人员很容易了解，存在许多种变化来实现等效功能。

示意性的电平移位器实施例可以用在各种系统设置中，图3(b)示出，电平移位器DRV的输出驱动电容器负载。图3(d)中所示出的电平移位器的输出端可以驱动电容器、电阻器、和电感器的其他负载组合。

电平移位器电路可以通过现有技术置于诸如半导体器件中，或者印刷电路板上。电平移位器还可以通过未来可能产生的技术而进行放置。

尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。例如，以上所描述的许多特征和功能都可以通过软件、硬件、或者固件、或者上述的组合来实现，再例如，本领域技术人员将很容易地理解，可以进行变化而不超出本发明的范围。

而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (19)

1.一种电平移位器，配置为接收输入电压信号并且产生输出电压信号，所述电平移位器包括：

第一反相器，配置为在第一电压V1和第二电压V2之间的电位差下工作，所述第一电压V1在电压V1信号节点处接收到，所述第二电压V2在电压V2信号节点处接收到，所述第一反相器具有输入端和输出端，所述第一反相器的输入端连接到所述电平移位器的输入节点；

电容器，具有第一端和第二端，所述电容器的第一端连接到所述第一反相器的输出端；

电阻器，具有第一端和第二端，所述电阻器的第一端连接到电压V3信号节点处的第三电压V3；以及

锁存器电路，配置为在第四电压V4和第五电压V5之间的电位差下工作，所述第四电压V4在电压V4信号节点处接收到，所述第五电压V5在电压V5信号节点处接收到，所述锁存器电路具有输入节点和输出节点，所述输入节点连接到所述电阻器的第二端和所述电容器的第二端，所述输出节点连接到所述电平移位器的输出节点，

P-晶体管，其中，所述电压V5信号节点连接到所述P-晶体管的第一端，所述P-晶体管的第二端连接到第六电压V6信号节点，并且所述P-晶体管的栅极连接到第七电压V7信号节点。

2.根据权利要求1所述的电平移位器，其中，所述电平移位器的输入电压信号的值处于电压V1的值和电压V2的值之间，所述电平移位器的输出电压信号的值处于电压V4的值和电压V5的值之间。

3.根据权利要求1所述的电平移位器，其中，所述锁存器电路具有多个反相器，所述多个反相器包括第一锁存反相器和第二锁存反相器，其中，所述第一锁存反相器的输出端连接到所述第二锁存反相器的输入端，所述第二锁存反相器的输出端连接到所述第一锁存反相器的输入端。

4.根据权利要求1所述的电平移位器，其中，所述电压V4的值大于V5，并且小于所述电压V1的值的两倍减去所述电压V5的值。

5.根据权利要求1所述的电平移位器，其中，所述电压V3的值选择等于所述电压V4的值，或者所述电压V5的值。

6.根据权利要求1所述的电平移位器，其中，所述电压V1的值等于所述电压V4的值。

7.根据权利要求1所述的电平移位器，其中，所述电压V2的值等于所述电压V5的值。

8.根据权利要求1所述的电平移位器，进一步包括：N-晶体管，其中，所述电压V4信号节点连接到所述N-晶体管的第一端，所述N-晶体管的第二端连接到第六电压V6信号节点，并且所述N-晶体管的栅极连接到第七电压V7信号节点。

9.一种电平移位器，配置为在第一输入节点上接收第一输入电压信号，在第二输入节点上接收第二输入电压信号，并且进一步产生输出，所述电平移位器包括：

第一反相器，配置为在电压VP1信号节点处的所述第一反相器的第一电压VP1和电压VP2信号节点处的所述第一反相器的第二电压VP2之间的电位差下工作，所述第一反相器具有输入端和输出端，所述第一反相器的输入端连接到所述电平移位器的所述第一输入节点；

第一电容器，具有第一端和第二端，所述第一电容器的第一端连接到所述第一反相器的输出端；

第一电阻器，具有第一端和第二端，所述第一电阻器的第一端连接到电压VP3信号节点处的所述第一电阻器的第三电压VP3；

第一锁存器电路，配置为在电压VP4信号节点处的所述第一锁存器电路的第四电压VP4和电压VP5信号节点处的所述第一锁存器电路的第五电压VP5之间的电位差下工作，所述第一锁存器电路具有输入节点和输出节点，所述第一锁存器电路的输入节点连接到所述第一电阻器的第二端和所述第一电容器的第二端；

第一P-晶体管，其中，所述电压VP5信号节点连接到所述第一P-晶体管的第一端，所述第一P-晶体管的第二端连接到所述第一P-晶体管的第六电压VP6信号节点，所述第一P-晶体管的栅极连接到所述第一P-晶体管的第七电压VP7信号节点；

第一锁存器输出反相器，具有输入端和输出端，所述第一锁存器输出反相器的输入端连接到所述第一锁存器的输出端，分别由电压V8信号节点处的电压V8和电压V9信号节点处的电压V9驱动；

第二P-晶体管，所述第二P-晶体管的栅极连接到所述第一锁存器输出反相器的输出端，所述第二P-晶体管的第一端连接到电压V12信号节点，所述第二P-晶体管的第二端连接到所述电平移位器的输出端；

第二反相器，配置为在电压VN1信号节点处的所述第二反相器的第一电压VN1和电压VN2信号节点处的所述第二反相器的第二电压VN2之间的电位差下工作，所述第二反相器具有输入端和输出端，所述第二反相器的输入端连接到所述电平移位器的所述第二输入节点；

第二电容器，具有第一端和第二端，所述第二电容器的第一端连接到所述第二反相器的输出端；

第二电阻器，具有第一端和第二端，所述第二电阻器的第一端连接到电压VN3信号节点处的所述第二P-晶体管的第三电压VN3；

第二锁存器电路，配置为在电压VN4信号节点处的所述第二锁存器电路的第四电压VN4和电压VN5信号节点处的所述第二锁存器电路的第五电压VN5之间的电位差下工作，所述第二锁存器电路还具有输入节点和输出节点，所述第二锁存器电路的输入节点连接到所述第二电阻器的第二端和所述第二电容器的第二端；

第一N-晶体管，其中，所述电压VN4信号节点连接到所述第一N-晶体管的第一端，所述第一N-晶体管的第二端连接到所述第一N-晶体管的第六电压VN6信号节点，所述第一N-晶体管的栅极连接到所述第一N-晶体管的第七电压VN7信号节点；

第二锁存器输出反相器，具有输入端和输出端，分别由电压V10信号节点处的电压V10和电压V11信号节点处的电压V11驱动，所述第二锁存器输出反相器的输入端连接到所述第二锁存器的输出端；以及

第二N-晶体管，所述第二N-晶体管的栅极连接到所述第二锁存器输出反相器的输出端，所述第二N-晶体管的第一端连接到电压V13信号节点，所述第二N-晶体管的第二端连接到所述电平移位器的输出端。

10.根据权利要求9所述的电平移位器，其中，连接到所述第一反相器的所述电平移位器的所述第一输入电压信号节点与连接到所述第二反相器的所述电平移位器的所述第二输入电压信号节点相同。

11.根据权利要求10所述的电平移位器，其中，所述第一反相器与所述第二反相器相同。

12.根据权利要求9所述的电平移位器，其中，所述电压VN1信号节点和所述电压VN4信号节点相同；所述电压VN2信号节点、所述电压VN3信号节点、以及所述电压VN5信号节点相同。

13.根据权利要求9所述的电平移位器，其中，所述电压VP4信号节点和所述电压VP3信号节点相同，所述电压VP6信号节点和所述电压VP2信号节点相同。

14.根据权利要求9所述的电平移位器，其中，所述电压VP1信号节点和所述电压VN1信号节点相同。

15.根据权利要求9所述的电平移位器，其中，所述电压V8信号节点和所述电压V12信号节点与所述电压VP4信号节点相同。

16.根据权利要求9所述的电平移位器，其中，由所述第一反相器接收到的所述电平移位器的所述第一输入电压信号与由所述第二反相器接收到的所述电平移位器的所述第二输入电压信号具有非重叠相位。

17.一种运行电平移位器电路的方法，所述电平移位器电路配置为接收输入电压信号，并且产生输出电压信号，所述方法包括：

通过工作在第一电压V1和第二电压V2之间的电位差下的第一反相器接收所述输入电压信号，并且将所述输入电压信号反相，其中，所述第一反相器的输出端连接到电容器的第一端；

通过所述电容器将经反相的输入电压信号电容连接到锁存器电路的输入端；

通过将所述锁存器电路的输入端经由电阻器连接到电压源而在所述锁存器电路的输入端上保持预定电压；以及

通过工作在第四电压V4和第五电压V5之间的电位差的所述锁存器电路产生所述输出电压，

将所述第五电压V5信号或者所述第四电压V4信号选择性地连接到扩展晶体管的第一端，将所述扩展晶体管的第二端连接到第六电压信号，以及通过第七电压信号控制所述扩展晶体管的栅极。

18.根据权利要求17所述的方法，进一步包括：

通过根据权利要求17所述的方法工作的第一元件电平移位器接收第一输入电压信号，并且产生所述第一元件电平移位器的输出电压信号，其中，所述扩展晶体管是P-晶体管，所述第一元件电平移位器的电压V5连接到所述P-晶体管的第一端；

通过由电压V8和电压V9驱动的第一反相器接收第一元件电平移位器的输出电压信号，并且产生所述第一反相器的输出；

通过第二P-晶体管接收所述第一反相器的输出，其中，所述第二P-晶体管具有第一端和第二端，所述第二P-晶体管的第一端连接到电压V12，所述第二P-晶体管的第二端连接到第一输出电压；

通过根据权利要求17所述的方法工作的第二元件电平移位器接收第二输入电压，其中，所述扩展晶体管是N-晶体管，所述第二元件电平移位器的电压V4连接到所述N-晶体管的第一端；

通过由电压V10和电压V11驱动的第二反相器接收所述第二元件电平移位器的所述输出电压信号；以及

通过第二N-晶体管接收，其中，所述第二N-晶体管的栅极连接到所述第二反相器的输出端，所述第二N-晶体管的第一端连接到电压V13，所述第二N-晶体管的第二端连接到所述第一输出电压。

19.根据权利要求18所述的方法，其中：

所述P-晶体管和N-晶体管分别是漏极扩展器件。