CN102543730A - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

Info

Publication number
CN102543730A
CN102543730A CN2011103483861A CN201110348386A CN102543730A CN 102543730 A CN102543730 A CN 102543730A CN 2011103483861 A CN2011103483861 A CN 2011103483861A CN 201110348386 A CN201110348386 A CN 201110348386A CN 102543730 A CN102543730 A CN 102543730A
Authority
CN
China
Prior art keywords
layer
resist pattern
grid
treatment
method described
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011103483861A
Other languages
English (en)
Other versions
CN102543730B (zh
Inventor
多木俊裕
金村雅仁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN102543730A publication Critical patent/CN102543730A/zh
Application granted granted Critical
Publication of CN102543730B publication Critical patent/CN102543730B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开一种半导体器件的制造方法。在半导体层的表面上形成抗蚀剂图案，在该半导体层中在基板上依序形成有第一层和第二层。通过去除所述抗蚀剂图案的开口区域中的一部分或整个第二层来形成栅凹。去除抗蚀剂图案。在去除抗蚀剂图案后，去除附着在栅凹的底面和侧面的干蚀刻残留物。在去除干蚀刻残留物后，在所述底面、所述侧面以及所述半导体层上形成绝缘膜。在所述栅凹所形成的区域上经由所述绝缘膜形成栅极。在所述半导体层上形成源极和漏极。

Description

半导体器件的制造方法
技术领域
本文讨论的实施例涉及一种半导体器件的制造方法。
背景技术
由于在氮化物半导体中使用的由GaN、AlN、InN或它们的混晶(mixed-crystals)所形成的材料具有宽带隙，该材料得以被用于高功率电子器件、短波长发光二极管等。与FET(Field Effect Transistor，场效应晶体管管)相关的，特别是与作为高功率电子器件的HEMT(High Electron MobilityTransistor，高电子迁移率晶体管)相关的技术已经得到了发展。使用氮化物半导体的HEMT被用于高功率高效率的放大器、高功率开关器件等。
用作上述用途的HEMT被期望处于常关(normally-off)状态，并且具有高耐受电压等。尤其是，由于常关状态对于安全工作很重要，因此已经考虑了各种方法来达到这一状态。作为用于常关型HEMT的一种方法，提出了这样一种技术，通过去除栅极正下方的一部分半导体层来形成栅凹(gaterecess)。在利用这一方法形成的凹栅(recessed-gate)结构中，有利地将阈值电压保持在正值而不用在电极之间增加电阻元件。另外，对于用于电源用途的常关型半导体器件，还期望有高的漏极击穿电压和高的栅极击穿电压。因此，在FET和HEMT的水平结构中，采用了MIS(Metal InsulatorSemiconductor，金属绝缘体半导体)结构形成绝缘膜来作为栅绝缘膜。如上所述，将凹栅结构和MIS结构的组合结构应用于使用了与GaN相关的半导体材料的HEMT中，以便使半导体器件适于电源用途。
然而，在具有上述MIS结构的HEMT中存在这样的情况，即，在晶体管的工作中阈值电压会由于半导体与绝缘膜(其将作为栅绝缘膜)之间的界面态(interfacial state)、以及绝缘膜的质量等而发生变化。
考虑到当由于界面态等造成在半导体与绝缘膜之间的界面处或是绝缘膜处形成预期的陷阱能级(trap level)时，电子被该陷阱能级捕获，并且在栅极正下方的2DEG(Two-Dimensional Electron Gas，二维电子气体)中电子的分布受到影响。如上所述，当阈值电压改变时，晶体管工作时的电流值和导通电阻被改变。其结果，无法获得一致的特性。并且，产率降低。
发明内容
本发明实施例的目的是提供一种半导体器件的制造方法，在该半导体器件中阈值电压变化较小，且能够获得一致的特性以及能够提高产率。
根据本发明实施例的一个方案，提供有一种半导体器件的制造方法，包括：在半导体层的表面上形成抗蚀剂图案，在所述半导体层中在基板上依序形成有第一层和第二层；通过去除所述抗蚀剂图案的开口区域中的一部分或整个的所述第二层来形成栅凹；去除所述抗蚀剂图案；在去除所述抗蚀剂图案后，去除附着在所述栅凹的底面和侧面的干蚀刻残留物；在去除所述干蚀刻残留物后，在所述底面、所述侧面以及所述半导体层上形成绝缘膜；在所述栅凹所形成的区域上经由所述绝缘膜形成栅极；以及，在所述半导体层上形成源极和漏极。
根据本发明实施例的另一方案，提供有一种半导体器件的制造方法，包括：在半导体层的表面上形成抗蚀剂图案，在所述半导体层中在基板上依序形成有第一层、第二层和第三层；通过去除所述抗蚀剂图案的开口区域中的一部分或整个的所述第三层来形成栅凹；去除所述抗蚀剂图案；在去除所述抗蚀剂图案后，去除附着在所述栅凹的底面和侧面的干蚀刻残留物；在去除所述干蚀刻残留物后，在所述底面、所述侧面以及所述半导体层上形成绝缘膜；在所述栅凹所形成的区域上经由所述绝缘膜形成栅极；以及，在所述半导体层上形成源极和漏极。
附图说明
图1A至图1F示出相关的半导体器件制造方法中的工艺步骤；
图2A至图2H示出根据第一实施例的半导体器件制造方法中的工艺步骤；
图3为示出在相关方法所制造的半导体器件中栅-源极电压与漏电流之间相互关系的图表；
图4为示出在根据第一实施例的方法所制造的半导体器件中栅-源极电压与漏电流之间相互关系的图表；
图5为示出在相关方法所制造的半导体器件中漏-源极电压与漏电流之间相互关系的图表；
图6为示出在根据第一实施例的方法所制造的半导体器件中漏-源极电压与漏电流之间相互关系的图表；
图7A至图7H示出根据第二实施例的半导体器件制造方法中的工艺步骤；
图8A至图8H示出根据第三实施例的半导体器件制造方法中的工艺步骤；
图9A至图9H示出根据第四实施例的半导体器件制造方法中的工艺步骤；
图10A至图10H示出根据第五实施例的半导体器件制造方法中的工艺步骤；
图11为用于说明根据第六实施例被制造为独立封装的半导体器件的图示；以及
图12为显示第六实施例中PFC电路的图示。
具体实施方式
在下文中，将参照附图描述本发明的多个实施例。应注意的是，与在前阐示过的构件相同的构件用相同的附图标记表示，并且将省略其阐释。
[第一实施例]
作为导致在具有上述MIS结构的HEMT(高电子迁移率晶体管)中阈值电压变化的因素的其中之一，在于因形成栅凹时所进行的干蚀刻等而形成了残留物。在残留物保留的状态下，形成绝缘膜并制造出HEMT。在下文中，将基于具有MIS结构的HEMT的制造方法详细描述导致阈值电压变化的这一因素。
首先，如图1A所示，由于利用MOVPE(Metal Organic Vapor PhaseEpitaxy，金属有机气相外延)方法的外延生长，i-GaN电子渡越层412和AlGaN电子供应层413形成在半绝缘的碳化硅(SiC)基板411上。相应地，2DEG 412a形成在邻近于i-GaN电子渡越层412与AlGaN电子供应层413之间界面的i-GaN电子渡越层412上。
接续，如图1B所示，源极414和漏极415形成在AlGaN电子供应层413表面的预定区域中。
接续，如图1C所示，形成栅凹421。详细而言，在形成位于栅凹421要形成的区域中包括开口区域的抗蚀剂图案420之后，进行使用氯气(包括氯化学性质的气体)的干蚀刻，例如RIE(Reactive Ion Etching，反应离子蚀刻)等。通过干蚀刻，未形成抗蚀剂图案420的区域的一部分AlGaN电子供应层413能够被移除。由此，能够形成栅凹421。应注意的是，在这种情况下，产生了干蚀刻残留物422。
接续，如图1D所示，通过有机溶剂等去除抗蚀剂图案420。在栅凹421的底面和侧面，附着由干蚀刻等所产生的干蚀刻残留物422。干蚀刻残留物422被认为是包括Ga、Al、C、Cl等的产物，并且不能被所述有机溶剂去除。因而，干蚀刻残留物422依然附着在栅凹421的底面、侧面等位置。可以认为干蚀刻残留物422主要是由于通过RIE等的干蚀刻而生成。另外，还可在用于形成抗蚀剂图案420的后烘(post-bake)等中生成干蚀刻残留物422。在第一实施例中，可将由于蚀刻气体和氧气而生成的反应层视作干蚀刻残留物422，并且将解释后续的工艺。
接续，如图1E所示，在包括栅槽421所形成的区域的AlGaN电子供应层413的表面上形成绝缘膜431。
接续，如图1F所示，在栅凹421所形成的区域上经由绝缘膜431形成栅极432。由此，制造出半导体器件410。
在具有MIS结构(在MIS结构中半导体器件410以上述方法被制造)的HEMT中，在将干蚀刻残留物422保留在位于绝缘膜431下方的栅凹421表面等之上的状态下形成绝缘膜431。因而，会形成导致干蚀刻残留物422的陷阱能级，电子由于该陷阱能级而被捕获并被发射，并且栅极432正下方2DEG 412a的电子分布会受到影响。这导致阈值电压的潜在变化。并且，由于干蚀刻残留物422不是一致地生成，所以可推断产率也会降低。
干蚀刻残留物422能够在抗蚀剂图案420被去除之后通过使用酸进行清洁等而被去除。然而，在源极414和漏极415形成之后，例如在用酸进行清洁以去除干蚀刻残留物422的情况下，会损害源极414和漏极415。在这种情况下，恶化了将要被制造的MIS结构的HEMT的特性，并且产率降低。一般而言，在源极414和漏极415形成之后，对于源极414和漏极415进行高温热处理以使源极414和漏极415形成欧姆接触。
(半导体器件的制造方法)
在下文中，将参照图2A至图2H描述半导体器件的制造方法。
首先，如图2A所示，在由SiC等所形成的半绝缘的基板11上，由于利用MOVPE的外延生长，通过依序形成电子渡越层12作为第一半导体层、形成电子供应层13作为第二半导体层来形成半导体层。电子渡越层12由具有大约3μm厚度的i-GaN形成。电子供应层13由具有大约30nm厚度的n-AlGaN形成。Si作为杂质元素被掺杂以使得杂质浓度为5×1018cm-3。2DEG12a形成在邻近于电子渡越层12与电子供应层13之间界面的电子渡越层12上。这之后，形成元件隔离区(未示出)。详细而言，施加光致抗蚀剂以形成元件隔离区。然后，通过利用曝光器件曝光并显影，在所述元件隔离区所形成的区域上形成具有开口区域的抗蚀剂图案。这之后，使用包括氯化学性质的气体进行干蚀刻。通过在干蚀刻所进行的区域形成绝缘膜或进行预定元素的离子注入，形成元件隔离区。
接续，如图2B所示，在电子供应层13的表面上形成抗蚀剂图案21。通过在电子供应层13的表面上施加光致抗蚀剂，并利用曝光器件进行曝光和显影来形成抗蚀剂图案21。通过形成抗蚀剂图案21，该抗蚀剂图案21在将要形成栅凹22(其将在以下被描述)的区域上具有开口区域21a。
接续，如图2C所示，通过使用包括氯化学性质的气体进行例如RIE等干蚀刻，在没有形成抗蚀剂图案21的区域，也即，开口区域21a中的一部分或整个的电子供应层13被去除，使得形成栅凹22。
接续，如图2D所示，通过有机溶剂等去除抗蚀剂图案21。抗蚀剂图案21被去除。然而，通过诸如RIE等干蚀刻所生成的干蚀刻残留物23以附着在栅凹22的底面、侧面等处的状态残留下来。
接续，如图2E所示，去除附着在栅凹22的底面、侧面等处的干蚀刻残留物23。详细而言，通过使用氢氧化钾的水溶液来去除干蚀刻残留物23。也能够通过碱处理来去除干蚀刻残留物23。可选地，能够利用酸处理、有机处理、水净化处理、过热蒸汽处理、超临界水处理、超临界CO2处理、热处理、等离子处理或紫外线处理，来去除干蚀刻残留物23。另外，可以将两个或更多个上述处理进行组合。
作为酸处理，采用的工艺可以使用选自以下的一种或多种：盐酸、氢氟酸、硝酸、硫酸、磷酸、硼酸以及这些酸的任一与过氧化氢的混合物。
另外，作为碱处理，采用的工艺可以使用选自以下的一种或多种：氢氧化钠、氨(ammonia)、氢氧化钙、四甲基氢氧化铵(tetramethyl ammoniumhydroxide)，还有氢氧化钾以及这些碱的任一与过氧化氢的混合物。
此外，作为有机处理，采用的工艺可以使用选自以下的一种或多种：乙醇、乙醛、酮、羧酸(carboxylic acid)以及它们的衍生物。
此外，优选在被用来形成绝缘膜31的沉积器件(其将在稍后被描述)的腔室内进行热处理、等离子处理以及紫外线处理。
超临界水处理被视作为使用处于高温及高压下的超临界状态的水的处理。超临界CO2处理被视作为使用处于高温及高压下的超临界状态的二氧化碳(carbonic anhydride)的处理。
接续，如图2F所示，在栅凹22的底面和侧面以及电子供应层13上形成绝缘膜31。在第一实施例中，绝缘膜31被形成为使得形成具有2nm至200nm的厚度的氧化铝(Al2O3)膜。详细而言，形成10nm厚度的氧化铝膜作为绝缘膜31。作为形成绝缘膜31的方法，可应用CVD(Chemical VaporDeposition，化学蒸汽沉积)、ALD(Atomic Layer Deposition，原子层沉积)、溅射等。
应注意的是，除了上述氧化铝之外，绝缘膜31还可以由Si、Al、Hf、Zr、Ti、Ta、W等的氧化物、氮化物或氮氧化物来形成。
接续，如图2G所示，在栅凹22所形成的区域上经由绝缘膜31形成栅极32。详细而言，光致抗蚀剂被施加在绝缘膜31上并通过曝光器件进行曝光和显影。在栅极32所形成的区域中形成具有开口区域的抗蚀剂图案(未示出)。这之后，通过真空蒸汽沉积依序形成具有大约30nm厚度的Ni膜和具有大约400nm厚度的Au膜，由此形成金属膜。进一步，这之后，通过使用有机溶剂等的举离(lift-off)，将抗蚀剂图案上所形成的金属膜与抗蚀剂图案一起去除。由此，通过在没有形成抗蚀剂图案的区域上形成金属膜而形成了栅极32。
接续，如图2H所示，源极33和漏极34被形成。详细而言，光致抗蚀剂被施加在绝缘膜31的表面，通过利用曝光器件进行的曝光和显影来形成在源极33和漏极34所形成的区域中具有开口区域的抗蚀剂图案(未示出)。这之后，通过进行使用包括氯化学性质的气体的诸如RIE等的干蚀刻，去除在抗蚀剂图案所形成的区域中的绝缘膜31，暴露出电子供应层13，从而形成了开口区域。这之后，去除抗蚀剂图案，在绝缘膜31的表面等上施加光致抗蚀剂。通过曝光器件对光致抗蚀剂进行曝光和显影。在源极33和漏极34所形成的区域中形成具有开口区域的抗蚀剂图案(未示出)。
这之后，通过真空蒸汽沉积依序形成具有大约20nm厚度的Ta膜和具有大约200nm厚度的Al膜，由此形成金属膜。这之后，通过进行使用有机溶剂等的举离，将抗蚀剂图案上的金属膜与抗蚀剂图案一起去除。通过形成在抗蚀剂图案所形成的区域上的金属膜形成了源极33和漏极34。这之后，通过在400℃至1000℃(例如550℃)的温度下进行热处理，为源极33和漏极34制作欧姆接触。以上描述了两次形成抗蚀剂图案的情况。可选地，用于对绝缘膜31形成开口区域的抗蚀剂图案也可被用作用于形成源极33和漏极34的抗蚀剂图案。在这种情况下，抗蚀剂图案被形成一次。应注意的是，源极33和漏极34可以形成在电子渡越层12上。
如上所述，通过第一实施例的半导体器件制造方法，能够制造半导体器件10。
第一实施例能够应用于具有栅凹及栅绝缘膜的场效应晶体管的任意结构。另外，可以利用其他方法形成栅极、源极以及漏极。此外，在制作欧姆接触时，并不需要热处理等。另外，在形成栅极之后可以包括热处理的步骤。
接续，将参照图3和图4描述图1A至图1F所示方法中制造的半导体410与图2A至图2H所示方法中制造的半导体10的特性。图3显示半导体410中栅-源极电压Vgs与漏电流Id之间的关系，图4显示半导体10中栅-源极电压Vgs与漏电流Id之间的关系。在两种情况中，首先，当栅-源极电压Vgs被施加在大约7V时进行第一测量3a和第一测量4a，此后，降低栅-源极电压Vgs。其次，当栅-源极电压Vgs被再次施加时进行第二测量3b和第二测量4b。
如图3所示，在半导体器件410中，与第一测量3a相比，第二测量3b中的阈值电压朝正值方向偏移了大约3.10V。然而，如图4所示，在半导体10中，与第一测量4a相比，第二测量4b中的阈值电压朝正值方向偏移了大约1.26V。也即，与半导体410中的阈值电压相比，在根据第一实施例的方法中所制造的半导体10中的阈值电压偏移更小并且更为稳定。在根据第一实施例的半导体制造方法中，可以认为，由于在凹槽形成之后进行用以移除干蚀刻残留物的工艺，所以不存在干蚀刻残留物，因而电子不会被干蚀刻残留物等所引起的能级所捕获。
另外，图5显示半导体器件410中漏-源电压Vds与漏电流Id之间的关系。图6显示半导体器件10中漏-源极电压Vds与漏电流Id之间的关系。在半导体器件410与半导体器件10中的栅-源极电压Vgs都变化的情况下，示出了漏-源极电压Vds与漏电流Id之间的关系。示出了初始偏压点(Vds，Vgs)为(0V，0V)的情况以及初始偏压点(Vds，Vgs)为(50V，0V)的情况。在半导体器件410中，漏电流Id在初始偏压点(Vds，Vgs)为(50V，0V)的情况下很低，并且与在初始偏压点(Vds，Vgs)为(0V，0V)的情况下相比变化相当大。证实了显著的电流崩塌(current collapse)现象。与之相反，在根据第一实施例所制造的半导体器件10中，在初始偏压点(Vds，Vgs)为(50V，0V)的情况下，漏电流Id变化较小，并且电流崩塌现象被抑制住。可以认为在根据第一实施例的半导体器件制造方法中，由于在凹槽形成之后进行了用以移除干蚀刻残留物的工艺，所以不存在干蚀刻残留物。
[第二实施例]
接续，将描述第二实施例。参照图7A至图7H将描述根据第二实施例的半导体器件制造方法。
首先，如图7A所示，在由Si等形成的基板11-2上，通过利用MOVPE的外延生长，依序形成电子渡越层12作为第一半导体层、形成电子供应层13作为第二半导体层、以及形成盖层14作为第三半导体层。电子渡越层12由具有大约3μm厚度的i-GaN形成。电子供应层13由具有大约30nm厚度的n-AlGaN形成，并且Si作为杂质元素被掺杂以使得杂质浓度为5×1018cm-3。另外，盖层14由具有大约10nm厚度的n-GaN形成，并且Si作为杂质元素被掺杂以使得杂质浓度为5×1018cm-3。因此，2DEG 12a形成在邻近于电子渡越层12与电子供应层13之间的界面处。这之后，形成元件隔离区(未示出)。详细而言，用于形成元件隔离区的光致抗蚀剂被施加，并通过曝光器件被曝光并被显影。在元件隔离区将要形成的区域上形成具有开口区域的抗蚀剂图案。进一步，这之后，使用包括氯化学性质的气体进行干蚀刻，并在干蚀刻所进行的区域上形成绝缘膜。可选地，通过进行预定元素的离子注入来形成元件隔离区。
接续，如图7B所示，在盖层14的表面上形成抗蚀剂图案21。通过在盖层14的表面上施加光致抗蚀剂，并利用曝光器件进行曝光和显影来形成抗蚀剂图案21。因此，具有开口区域21a的抗蚀剂图案21被形成在栅凹221(其将在稍后被描述)所形成的区域上。
接续，如图7C所示，通过使用包括氯化学性质的气体进行例如RIE等的干蚀刻，在没有形成抗蚀剂图案21的区域，也即，开口区域21a中的一部分或整个的盖层14被去除。形成了栅凹221。
接续，如图7D所示，通过有机溶剂等去除抗蚀剂图案21。然而，通过诸如RIE等干蚀刻所生成的干蚀刻残留物23以附着在栅凹221的底面、侧面等处的状态残留下来。
接续，如图7E所示，通过进行超临界水处理和氢氟酸处理，去除附着在栅凹221底面、侧面等处的干蚀刻残留物23。在干蚀刻残留物23中，反应层被氢氟酸去除，其他则被超临界水去除。除了上述方法，干蚀刻残留物23还能够通过酸处理、有机处理、水净化处理、过热蒸汽处理、超临界水处理、超临界CO2处理、热处理、等离子处理或紫外线处理而被去除。另外，可以将两个或更多个上述处理组合并相继进行。应注意的是，超临界水处理被认为是使用处于高温和高压的超临界状态下的水的处理。
接续，如图7E所示，在栅凹221的底面和侧面以及电子供应层13上形成绝缘膜31。在第二实施例中，绝缘膜31被形成为使得形成具有2nm至200nm厚度的氧化钽(Ta2O5)膜。详细而言，形成具有50nm厚度的氧化钽膜作为绝缘膜31。
接续，如图7F所示，栅极32经由绝缘膜31被形成在栅凹221所形成的区域上。详细而言，光致抗蚀剂被施加在绝缘膜31上并通过曝光器件被曝光和显影。形成在栅极32所形成的区域中具有开口区域的抗蚀剂图案(未示出)。这之后，通过真空蒸汽沉积依序形成具有大约30nm厚度的Ni膜和具有大约400nm厚度的Au膜，由此形成金属膜。进一步，这之后，通过使用有机溶剂等的举离，将在抗蚀剂图案上所形成的金属膜与抗蚀剂图案一起去除。由此，通过在没有形成抗蚀剂图案的区域上所形成的金属膜而形成了栅极32。
接续，如图7H所示，形成源极33和漏极34。详细而言，光致抗蚀剂被施加在绝缘膜31的表面上，通过利用曝光器件被曝光和显影形成了在源极33和漏极34的区域中具有开口区域的抗蚀剂图案(未示出)。这之后，通过使用包括氯化学性质的气体进行例如RIE等的干蚀刻，去除在抗蚀剂图案所形成的区域中的绝缘膜31和盖层14，暴露出电子供应层13，从而形成了开口区域。这之后，去除抗蚀剂图案，光致抗蚀剂被施加在绝缘膜31的表面等之上。通过曝光器件对光致抗蚀剂进行曝光和显影。形成了在源极33和漏极34所形成的区域中具有开口区域的抗蚀剂图案(未示出)。
这之后，通过真空蒸汽沉积依序形成具有大约20nm厚度的Ta膜和具有大约200nm厚度的Al膜，由此形成金属膜。这之后，通过使用有机溶剂等进行举离，抗蚀剂图案上所形成的金属膜与抗蚀剂图案一起被去除。通过形成在抗蚀剂图案所形成的区域上的金属膜形成了源极33和漏极34。这之后，通过进行在400℃至1000℃(例如550℃)的温度下的热处理，为源极33和漏极34制作欧姆接触。以上描述了形成两次抗蚀剂图案的情况。可选地，用于对绝缘膜31形成开口区域的抗蚀剂图案也可用作用于形成源极33和漏极34的抗蚀剂图案。在这种情况下，抗蚀剂图案被形成一次。应注意的是，源极33和漏极34可形成在电子渡越层12上。
如上所述，根据第二实施例，能够制造半导体器件110。应注意的是，除了以上所述之外的内容都与第一实施例中的相同。
[第三实施例]
接续，将描述第三实施例。参照图8A至图8H将描述根据第三实施例的半导体器件制造方法。
首先，如图8A所示，在由GaN等形成的基板11-3上，通过MOVPE，依序形成了电子渡越层12、电子供应层13、由n-GaN形成的保护层15、由i-AlN形成的盖层16、以及由n-GaN形成的盖层14。应注意的是，这些层是由外延生长而形成。将作为第一半导体层的电子渡越层12是由大约3μm厚的i-GaN形成。要作为第二半导体层的电子供应层13是由大约30nm厚的n-AlGaN形成，并且Si作为杂质元素被掺杂以使得杂质浓度为5×1018cm-3。由n-GaN形成的保护层15被形成为具有大约10nm的厚度，并且Si作为杂质元素被掺杂以使得杂质浓度为5×1018cm-3。由i-AlN形成的盖层16被形成为具有大约2μm的厚度。由n-GaN形成的将作为第三半导体层的盖层14被形成为具有大约10nm的厚度，并且Si作为杂质元素被掺杂以使得杂质浓度为5×1018cm-3。因此，2DEG 12a被形成在邻近于电子渡越层12与电子供应层13之间界面的电子渡越层12上。这之后，形成元件隔离区(未示出)。详细而言，用以形成元件隔离区的光致抗蚀剂被施加，并通过曝光器件被曝光及显影。在所述元件隔离区所形成的区域中形成了具有开口区域的抗蚀剂图案。这之后，使用包括氯化学性质的气体进行干蚀刻，并且在干蚀刻所进行的区域中形成绝缘膜。可选地，通过进行预定元素的离子注入来形成元件隔离区。
接续，如图8B所示，在盖层14的表面上形成抗蚀剂图案21。通过在盖层14的表面上施加光致抗蚀剂，并利用曝光器件进行曝光和显影来形成抗蚀剂图案21。相应地，在栅凹222(其将在稍后描述)所形成的区域上形成具有开口区域21a的抗蚀剂图案21。
接续，如图8C所示，通过使用包括氯化学性质的气体进行例如RIE等的干蚀刻，在形成有抗蚀剂图案21的区域中，去除盖层14、盖层16、保护层15以及电子供应层13的一部分或整个。也即，在抗蚀剂图案21的开口区域21a中，整个由n-GaN形成的盖层14、由i-AlN形成的盖层16、由n-GaN形成的保护层15、以及电子供应层13的一部分被去除。因而，形成了栅凹222。
接续，如图8D所示，通过有机溶剂等去除抗蚀剂图案21。然而，通过进行诸如RIE等的干蚀刻所生成的干蚀刻残留物23以附着在栅凹222的底面、侧面等处的状态被残留下来。
接续，如图8E所示，通过进行使用硫酸和过氧化氢的处理以及氢氟酸处理，去除附着在栅凹222底面、侧面等处的干蚀刻残留物23。在干蚀刻残留物23中，反应层被氢氟酸去除，除了反应层之外的残留物则被硫酸和过氧化氢去除。除了上述方法，还能够通过酸处理、有机处理、水净化处理、过热蒸汽处理、超临界水处理、超临界CO2处理、热处理、等离子处理、或紫外线处理来去除干蚀刻残留物23。另外，可以将两个或更多个上述处理组合并相继进行。
接续，如图8F所示，在栅凹222的底面和侧面以及由n-GaN所形成的盖层14上形成绝缘膜31。在第三实施例中，绝缘膜31被形成为使得氮化硅(Si2N4)膜以2nm至200nm的厚度形成。详细而言，以厚度为大约20nm形成氮化硅膜作为绝缘膜31。
接续，如图8G所示，在栅凹222所形成的区域上，经由绝缘膜31形成栅极32。详细而言，光致抗蚀剂被施加在绝缘膜31上，并通过曝光器件进行曝光和显影。抗蚀剂图案(未示出)被形成为使得在栅极32所形成的区域中具有开口区域。这之后，通过真空蒸汽沉积依序形成具有大约30nm厚度的Ni膜和具有大约400nm厚度的Au膜，由此形成金属膜。进一步，这之后，通过进行使用有机溶剂等的举离(lift-off)，将在抗蚀剂图案(未示出)上所形成的金属膜与抗蚀剂图案一起去除，并通过在形成有抗蚀剂图案的区域上所形成的金属膜而形成了栅极32。
接续，如图8H所示，形成源极33和漏极34。详细而言，光致抗蚀剂被施加在绝缘膜31的表面，并通过曝光器件进行曝光和显影。因而，在源极33和漏极34所形成的区域上形成具有开口区域的抗蚀剂图案(未示出)。这之后，使用包括氯化学性质的气体进行例如RIE等的干蚀刻。在没有形成抗蚀剂图案的区域中，绝缘膜31、由n-GaN形成的盖层14、由i-AlN形成的盖层16以及由n-GaN形成的保护层15被去除。然后，电子供应层13被露出，并且形成开口区域。这之后，去除抗蚀剂图案。再次将光致抗蚀剂施加在绝缘膜31的表面等之上，并通过曝光器件进行曝光和显影。在源极33和漏极34所形成的区域中形成了具有开口区域的抗蚀剂图案(未示出)。
这之后，通过真空蒸汽沉积依序形成具有大约20nm厚度的Ta膜和具有大约200nm厚度的Al膜，由此形成金属膜。这之后，通过进行使用有机溶剂等的举离，将在抗蚀剂图案上所形成的金属膜与抗蚀剂图案一起去除。通过形成在抗蚀剂图案所形成的区域上的金属膜形成了源极33和漏极34。这之后，通过进行在400℃至1000℃(例如，550℃)的温度下的热处理，为源极33和漏极34制作欧姆接触。以上描述了形成两次抗蚀剂图案的情况。可选地，用于对绝缘膜31形成开口区域的抗蚀剂图案也被用作用于形成源极33和漏极34的抗蚀剂图案。在这种情况下，抗蚀剂图案被形成一次。应注意的是，源极33和漏极34可形成在电子渡越层12上。
如上所述，根据第三实施例，能够制造半导体器件210。应注意的是，除了以上所述之外的内容都与第一实施例中的相同。
[第四实施例]
接续，将描述第四实施例。参照图9A至图9H将描述根据第四实施例的半导体器件制造方法。
首先，如图9A所示，在由刚玉(Al2O3)等形成的基板11-4上，通过MOVPE，依序形成电子渡越层12作为第一半导体层、电子供应层13作为第二半导体层以及盖层14作为第三半导体层。应注意的是，这些层是由外延生长而形成。电子渡越层12由大约3μm厚的i-GaN形成。电子供应层13由大约3nm厚的i-InAlN形成。对于电子供应层13，并未掺杂杂质元素。然而，例如，可以使用n-InAlN等，其中Si作为杂质元素被掺杂以使得杂质浓度为5×1018cm-3。盖层14由大约10nm厚的n-GaN形成。Si作为杂质元素被掺杂以使得杂质浓度为5×1018cm-3。因此，2DEG 12a形成在邻近于电子渡越层12与电子供应层13之间界面的电子渡越层12上。这之后，形成元件隔离区(未示出)。详细而言，光致抗蚀剂被施加以形成元件隔离区，并通过曝光器件进行曝光和显影。由此，具有开口区域的抗蚀剂图案形成在元件隔离区所形成的区域上。进一步，这之后，进行使用包括氯化学性质的气体的干蚀刻，并且在干蚀刻所进行的区域上形成绝缘膜。可选地，可以通过进行预定元素的离子注入来形成元件隔离区。
接续，如图9B所示，通过在盖层14的表面上施加光致抗蚀剂，并利用曝光器件进行曝光和显影，从而在盖层14的表面上形成抗蚀剂图案21。因而，抗蚀剂图案被形成为使得在栅凹223(其将在稍后描述)所形成区域中具有开口区域21a。
接续，如图9C所示，通过进行使用包括氯化学性质的气体的诸如RIE等的干蚀刻，在没有形成抗蚀剂图案21的区域，也即，在开口区域21a中的一部分或整个的盖层14和电子供应层被去除。形成了栅凹223。
接续，如图9D所示，通过有机溶剂等去除抗蚀剂图案21。然而，通过进行RIE等所生成的干蚀刻残留物23以附着在栅凹223的底面、侧面等处的状态残留下来。
接续，如图9E所示，在利用NMP(N-甲基-2-吡咯烷酮)的预处理(有机处理)之后，进行利用硫酸与过氧化氢的处理以及氢氟酸处理。通过这些处理，去除附着在栅凹223底面、侧面等处的干蚀刻残留物23。在干蚀刻残留物23中，反应层被氢氟酸去除，除此之外的残留物则被硫酸及过氧化氢去除。除了上述方法，还能够通过酸处理、有机处理、水净化处理、过热蒸汽处理、超临界水处理、超临界CO2处理、热处理、等离子处理或紫外线处理来去除干蚀刻残留物23。另外，可以将两个或更多个上述处理组合并相继进行。
接续，如图9F所示，在栅凹223的底面和侧面以及电子供应层13上形成绝缘膜31。在第四实施例中，绝缘膜31被形成为使得HfAlO膜以2nm至200nm的厚度形成。详细而言，形成具有10nm厚度的HfAlO膜作为绝缘膜31。
接续，如图9G所示，经由绝缘膜31在栅凹223所形成的区域上形成栅极32。详细而言，光致抗蚀剂被施加在绝缘膜31上并通过曝光器件进行曝光和显影。形成在栅极32所形成的区域中具有开口区域的抗蚀剂图案(未示出)。这之后，通过真空蒸汽沉积依序形成具有大约30nm厚度的Ni膜和具有大约400nm厚度的Au膜，由此形成金属膜。进一步，这之后，通过使用有机溶剂等的举离，在抗蚀剂图案上所形成的金属膜与抗蚀剂图案一起被去除。由此，通过在没有形成抗蚀剂图案的区域上所形成的金属膜而形成了栅极32。
接续，如图9H所示，形成源极33和漏极34。详细而言，光致抗蚀剂被施加在绝缘膜31的表面，通过曝光器件进行曝光和显影形成了在源极33和漏极34的区域中具有开口区域的抗蚀剂图案(未示出)。这之后，通过进行使用包括氯化学性质的气体的诸如RIE等的干蚀刻，去除在抗蚀剂图案所形成的区域中的绝缘膜31和盖层14，露出电子供应层13，从而形成了开口区域。这之后，去除抗蚀剂图案，光致抗蚀剂被施加在绝缘膜31的表面等之上。通过曝光器件对光致抗蚀剂进行曝光和显影。形成了在源极33和漏极34所形成的区域中具有开口区域的抗蚀图案(未示出)。
如上所述，根据第四实施例，能够制造半导体器件310。应注意的是，除了以上所述之外的内容都与第一实施例中的相同。
[第五实施例]
接续，将描述第五实施例。参照图10A至图10H将描述根据第五实施例的半导体器件制造方法。
首先，如图10A所示，在由SiC等形成的半绝缘的基板11-5上，由于利用MOVPE的外延生长，通过依序形成电子渡越层12作为第一半导体层、形成电子供应层13作为第二半导体层来形成半导体层。电子渡越层12由具有大约3μm厚度的i-GaN形成。电子供应层13由具有大约30nm厚度的n-AlGaN形成。Si作为杂质元素被掺杂以使得杂质浓度为5×1018cm-3。2DEG12a形成在邻近于电子渡越层12与电子供应层13之间界面的电子渡越层12上。这之后，形成元件隔离区(未示出)。详细而言，光致抗蚀剂被施加以形成元件隔离区。而后，通过利用曝光器件的曝光及显影，形成在元件隔离区所形成的区域上具有开口区域的抗蚀剂图案。进一步，这之后，进行使用包括氯化学性质的气体的干蚀刻。通过在干蚀刻所进行的区域上形成绝缘膜或进行预定元素的离子注入来形成元件隔离区。
接续，如图10B所示，形成源极33和漏极34。详细而言，光致抗蚀剂被施加在电子供应层的表面，并通过曝光器件进行曝光和显影。在源极33和漏极34所形成的区域上形成具有开口区域的抗蚀剂图案(未示出)。这之后，通过真空蒸汽沉积依序形成具有大约20nm厚度的Ta膜和具有大约200nm厚度的Al膜，由此形成金属膜。这之后，通过进行使用有机溶剂等的举离，在抗蚀剂图案上所形成的金属膜与抗蚀剂图案一起被去除，并且通过形成在没有形成抗蚀剂图案的区域上的金属膜而形成源极33和漏极34。这之后，通过进行在400℃至1000℃(例如550℃)的温度下的热处理，为源极33和漏极34制作欧姆接触。在电子渡越层12上形成源极33和漏极34。
接续，如图10C所示，抗蚀剂图案21被形成为使得形成栅凹22。光致抗蚀剂被施加在电子供应层13的表面上，并通过曝光器件进行曝光和显影。因此，抗蚀剂图案21被形成为使得在栅凹22所形成的区域中具有开口区域21a。
接续，如图10D所示，通过进行使用包括氯化学性质的气体的诸如RIE等的干蚀刻，在没有形成抗蚀剂图案21的区域，也即，开口区域21a中的一部分或整个的电子供应层13被去除。形成栅凹22。
接续，如图10E所示，通过有机溶剂等去除抗蚀剂图案21。然而，通过进行RIE所生成的干蚀刻残留物23以附着在栅凹22的底面、侧面等处的状态残留下来。
接续，如图10F所示，在形成保护膜41以覆盖源极33和漏极34之后，通过进行利用硫酸与过氧化氢的处理以及氢氟酸处理，去除附着在栅凹222底面、侧面等处的干蚀刻残留物23。详细而言，光致抗蚀剂被施加在包括源极33和漏极34的区域上，并通过曝光器件进行曝光及显影。由抗蚀剂图案形成的保护膜41被形成为使得整个的源极33和漏极34都被覆盖。这之后，通过进行利用硫酸与过氧化氢的处理以及氢氟酸处理，将附着在栅凹222底面、侧面等处的干蚀刻残留物23去除。由于源极33及漏极34被由抗蚀剂图案形成的保护膜41所覆盖，所以当去除干蚀刻残留物23时，源极33和漏极34没有受到影响。可选地，干蚀刻残留物23能够通过酸处理、有机处理、水净化处理、过热蒸汽处理、超临界水处理、超临界CO2处理、热处理、等离子处理或紫外线处理而被去除。另外，可以将两个或更多个上述处理加以组合。
接续，如图10G所示，绝缘膜31被形成在由n-AlGaN形成的电子供应层13的表面上以及栅凹22上。在第五实施例中，绝缘膜31被形成为使得氧化铝(Al2O3)膜具有2nm至200nm的厚度。详细而言，形成大约10nm厚度的氧化铝膜作为绝缘膜31。作为形成绝缘膜31的方法，可以采用CVD(Chemical Vapor Deposition，化学蒸汽沉积)、ALD(Atomic Layer Deposition，原子层沉积)、溅射等。
接续，如图10H所示，在栅凹22所形成的区域上，经由绝缘膜31形成栅极32。详细而言，光致抗蚀剂被施加在绝缘膜31上，并通过曝光器件进行曝光和显影。因而，抗蚀剂图案(未示出)被形成为使得在栅极32所形成的区域中具有开口区域。这之后，通过真空蒸汽沉积依序形成具有大约30nm厚度的Ni膜和具有大约400nm厚度的Au膜，由此形成金属膜。这之后，通过进行使用有机溶剂等的举离，来将抗蚀剂图案上所形成的金属膜与抗蚀剂图案一起去除。由此，通过在没有形成抗蚀剂图案的区域上所形成的金属膜而形成了栅极32。
如上所述，根据第五实施例，能够制造半导体器件10a。应注意的是，除了以上所述之外的内容都与第一实施例中的相同。
[第六实施例]
接续，将描述第六实施例。在第六实施例中，将根据第一至第五任一实施例的半导体器件制造为独立封装。参照图11将描述被制造为独立封装的半导体器件。图11示意性地示出被制造为独立封装的半导体器件的内部。在图11中，电极的布置与第一至第五实施例中所示的不同。
首先，通过切片(dicing)来分割第一至第五任一实施例中所制造的半导体器件，来形成GaN半导体材料的HEMT的半导体芯片310。半导体芯片310通过诸如焊料等芯片粘附粘合剂(die attach adhesive)321固定在引线框架320上。
接续，栅极32通过接合线(bonding wire)332连接至栅极引线322，源极33通过接合线333连接至源极引线323，以及漏极34通过接合线334连接至漏极引线324。应注意的是，接合线332、333和334由诸如铝等金属材料形成。
接续，在传递模塑法中通过使用模塑树脂340进行塑性模塑。如上所述，能够制造出被封装为使用GaN半导体材料的HEMT的独立器件的半导体器件。
接续，将参照图12描述使用GaN半导体材料的HEMT 350的PFC(PowerFactor Correction，功率因数校正)电路230，其被视作第一至第五任一实施例所制造的半导体器件。该PFC电路230形成在电路基板(未示出)上，并在HEMT 350之外还包括二极管电桥361、第一电容器362、扼流线圈363、二极管364以及第二电容器365。二极管电桥361的输入侧通过输入端371和372连接至交流(AC)电源。
在二极管电桥361的输出侧的一端连接至第一电容器362的一端、HEMT350的源极33(S)、第二电容器365的一端以及输出端373。并且，在二极管电桥361的输出侧的另一端连接至第一电容器362的另一端以及扼流线圈363的一端。扼流线圈363的另一端连接至HEMT 350的漏极34(D)以及二极管364的阳极端。二极管364的阴极端连接至第二电容器365的另一端以及输出端374。应注意的是，HEMT 350的栅极32(G)连接至栅极驱动器(未示出)。在PFC电路230中，能够通过输出端373和374获得直流(DC)电源。诸如该PFC电路230的电路被嵌入并使用在服务器电源等中。通过执行PFC电路230，能够去除谐波分量，并且能够提高功率因数。
在第六实施例的PFC电路230中，由于使用了第一至第五任一实施例中具有一致特性以及高产率的半导体器件，因此能够以较低的成本以及较高的可靠性来进行供电。
根据上述实施例，能够制造其中阈值电压变化较小且可获得一致特性的半导体器件。并且，能够提高所制造的半导体器件的产率。
本文引证的所有示例及条件性语言，都是为了教学目的以帮助读者理解本发明的原理以及发明人对于促进技术所贡献的概念，并且被解释为不限于这些具体叙述的示例及条件，而该说明书中这些示例的组织也无关于展现本发明的优劣。尽管本发明的实施例已经被详细描述，然而应当理解，在不脱离本发明的精神和范围的条件下，能够进行各种改变、替换及变化。

Claims (20)

1.一种半导体器件的制造方法，包括：
在半导体层的表面上形成抗蚀剂图案，在所述半导体层中在基板上依序形成有第一层以及第二层；
通过去除所述抗蚀剂图案的开口区域中的一部分或整个的所述第二层来形成栅凹；
去除所述抗蚀剂图案；
在去除所述抗蚀剂图案后，去除附着在所述栅凹的底面和侧面的干蚀刻残留物；
在去除所述干蚀刻残留物后，于所述底面、所述侧面以及所述半导体层上形成绝缘膜；
在所述栅凹所形成的区域上经由所述绝缘膜形成栅极；以及
在所述半导体层上形成源极和漏极。
2.一种半导体器件的制造方法，包括：
在半导体层的表面上形成抗蚀剂图案，在所述半导体层中在基板上依序形成有第一层、第二层以及第三层；
通过去除所述抗蚀剂图案的开口区域中的一部分或整个的所述第三层来形成栅凹；
去除所述抗蚀剂图案；
在去除所述抗蚀剂图案后，去除附着在所述栅凹的底面和侧面的干蚀刻残留物；
在去除所述干蚀刻残留物后，于所述底面、所述侧面以及所述半导体层上形成绝缘膜；
在所述栅凹所形成的区域上经由所述绝缘膜形成栅极；以及
在所述半导体层上形成源极和漏极。
3.如权利要求1中所述的方法，其中所述半导体层包括形成在所述第二层上的第三层，以及通过去除整个所述第三层以及一部分或整个所述第二层来形成所述栅凹。
4.如权利要求3中所述的方法，其中在所述第二层上形成有n-GaN层，在所述n-GaN层上形成有AlN层，以及在所述AlN层上形成所述第三层。
5.如权利要求1至4任一项中所述的方法，其中，通过选自以下的一个或多个处理来去除所述干蚀刻残留物：酸处理、有机处理、水净化处理、过热蒸汽处理、超临界水处理、超临界CO2处理、热处理、等离子处理以及紫外线处理。
6.如权利要求1至4任一项中所述的方法，其中通过选自以下的两个或更多个处理来去除所述干蚀刻残留物：酸处理、碱处理、有机处理、水净化处理、过热蒸汽处理、超临界水处理、超临界CO2处理、热处理、等离子处理以及紫外线处理，其中所述两个或更多个处理被依序进行。
7.如权利要求5中所述的方法，其中通过选自以下的一个或多个化合物来进行所述酸处理：盐酸、氢氟酸、硝酸、硫酸、磷酸、硼酸、以及这些酸的任一与过氧化氢的混合物。
8.如权利要求5中所述的方法，其中通过选自以下的一个或多个来进行所述碱处理：氢氧化钾、氢氧化钠、氨、氢氧化钙、四氧基氢氧化铵、以及这些碱的任一与过氧化氢的混合物。
9.如权利要求5中所述的方法，其中通过选自以下的一个或多个来进行所述有机处理：乙醇、乙醛、酮、羧酸、以及它们的衍生物。
10.如权利要求5中所述的方法，其中所述热处理、所述等离子处理以及所述紫外线处理是在形成所述绝缘膜时所使用的器件内进行。
11.如权利要求1中所述的方法，其中，所述半导体层是由外延生长而形成。
12.如权利要求1中所述的方法，其中所述半导体层是由氮化物半导体形成。
13.如权利要求1中所述的方法，其中所述第一半导体包括i-GaN。
14.如权利要求1中所述的方法，其中所述第二层包括AlGaN和InAlN的其中之一。
15.如权利要求1中所述的方法，还包括：
在形成所述栅极后，通过去除在所述源极和所述漏极所形成的区域中的绝缘膜来暴露所述半导体层；以及
在暴露所述半导体的区域中形成所述源极和所述漏极。
16.如权利要求1中所述的方法，其中在所述抗蚀剂图案形成于所述半导体层上之前，在所述半导体层上形成所述源极和所述漏极；
在去除所述抗蚀剂图案后，形成用于保护所述源极和所述漏极的保护膜，以及
在形成所述保护膜之后，去除所述干蚀刻残留物。
17.如权利要求15中所述的方法，其中在所述第一层和所述第二层上形成所述源极和所述漏极。
18.如权利要求1中所述的方法，其中通过使用包括氯化学性质的气体进行所述干蚀刻。
19.如权利要求1中所述的方法，其中所述绝缘膜由选自以下的一种或多种材料形成：Si、Al、Hf、Zr、Ti、Ta、W的氧化物、氮化物、或氮氧化物。
20.如权利要求1中所述的方法，其中所述半导体器件为高电子迁移率晶体管。
CN201110348386.1A 2010-12-10 2011-10-31 半导体器件的制造方法 Active CN102543730B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010276380A JP5685918B2 (ja) 2010-12-10 2010-12-10 半導体装置の製造方法
JP2010-276380 2010-12-10

Publications (2)

Publication Number Publication Date
CN102543730A true CN102543730A (zh) 2012-07-04
CN102543730B CN102543730B (zh) 2016-08-31

Family

ID=46199784

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110348386.1A Active CN102543730B (zh) 2010-12-10 2011-10-31 半导体器件的制造方法

Country Status (4)

Country Link
US (1) US8389351B2 (zh)
JP (1) JP5685918B2 (zh)
CN (1) CN102543730B (zh)
TW (1) TWI447819B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105390539A (zh) * 2014-08-25 2016-03-09 瑞萨电子株式会社 半导体器件
CN107104040A (zh) * 2016-02-23 2017-08-29 北京大学 氮化镓肖特基二极管的阳极制作方法
WO2022116915A1 (zh) * 2020-12-01 2022-06-09 深圳市晶相技术有限公司 一种半导体器件及其应用与制造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5332113B2 (ja) * 2007-02-15 2013-11-06 富士通株式会社 半導体装置及びその製造方法
US8841703B2 (en) * 2011-10-31 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
JP6054621B2 (ja) * 2012-03-30 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
KR20150092172A (ko) * 2012-11-16 2015-08-12 메사추세츠 인스티튜트 오브 테크놀로지 반도체 구조물, 및 리세스 형성 에칭 수법
TWI826650B (zh) 2012-11-26 2023-12-21 美商應用材料股份有限公司 用於高深寬比半導體元件結構具有污染物去除之無黏附乾燥處理
EP2799852A1 (en) * 2013-04-29 2014-11-05 Stichting IMEC Nederland 2DEG-based sensor and device for ECG sensing
US10283344B2 (en) 2014-07-11 2019-05-07 Applied Materials, Inc. Supercritical carbon dioxide process for low-k thin films
KR102145950B1 (ko) 2015-10-04 2020-08-19 어플라이드 머티어리얼스, 인코포레이티드 기판 지지체 및 배플 장치
CN116206947A (zh) 2015-10-04 2023-06-02 应用材料公司 缩减空间的处理腔室
CN108140546B (zh) 2015-10-04 2022-04-12 应用材料公司 用于高纵横比特征的干燥工艺
KR102314667B1 (ko) 2015-10-04 2021-10-20 어플라이드 머티어리얼스, 인코포레이티드 작은 열 질량의 가압 챔버
JP2017092083A (ja) * 2015-11-02 2017-05-25 富士通株式会社 化合物半導体装置及びその製造方法
US10932684B2 (en) * 2016-03-10 2021-03-02 Epitronic Holdings Pte Ltd. Microelectronic sensor for air quality monitoring
JP6629252B2 (ja) 2017-02-01 2020-01-15 株式会社東芝 半導体装置の製造方法
WO2022000247A1 (en) 2020-06-30 2022-01-06 Innoscience (Zhuhai) Technology Co., Ltd. Semiconductor device and manufacturing method thereof
CN113555422B (zh) * 2021-07-14 2023-03-10 西安电子科技大学 基于超临界CO2处理的Ga2O3金属氧化物半导体场效应管及制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5181087A (en) * 1986-02-28 1993-01-19 Hitachi, Ltd. Semiconductor device and method of producing the same
US6465352B1 (en) * 1999-06-11 2002-10-15 Nec Corporation Method for removing dry-etching residue in a semiconductor device fabricating process
CN1454392A (zh) * 2000-08-14 2003-11-05 东京毅力科创株式会社 用超临界二氧化碳工艺从半导体上去除光致抗蚀剂和光致抗蚀残留物
CN1989601A (zh) * 2004-07-23 2007-06-27 克里公司 制造具有盖层和凹进栅极的氮化物基晶体管的方法
CN100388429C (zh) * 2002-04-16 2008-05-14 东京电子株式会社 去除光刻胶和蚀刻残留物的方法
JP2010010584A (ja) * 2008-06-30 2010-01-14 Sharp Corp ヘテロ接合電界効果トランジスタおよびヘテロ接合電界効果トランジスタの製造方法
JP2010272728A (ja) * 2009-05-22 2010-12-02 Furukawa Electric Co Ltd:The ＧａＮ系半導体素子およびその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3295899B2 (ja) * 1995-06-14 2002-06-24 株式会社デンソー 半導体基板のエッチング方法
JP4663156B2 (ja) 2001-05-31 2011-03-30 富士通株式会社 化合物半導体装置
KR100631051B1 (ko) * 2005-09-12 2006-10-04 한국전자통신연구원 부정형 고 전자 이동도 트랜지스터의 제조 방법
KR100795242B1 (ko) * 2006-11-03 2008-01-15 학교법인 포항공과대학교 반도체 소자의 게이트 형성 방법 및 그 게이트 구조
JP5401758B2 (ja) * 2006-12-12 2014-01-29 サンケン電気株式会社 半導体装置及びその製造方法
US8476125B2 (en) * 2006-12-15 2013-07-02 University Of South Carolina Fabrication technique for high frequency, high power group III nitride electronic devices
JP5114947B2 (ja) * 2006-12-28 2013-01-09 富士通株式会社 窒化物半導体装置とその製造方法
JP2008288289A (ja) * 2007-05-16 2008-11-27 Oki Electric Ind Co Ltd 電界効果トランジスタとその製造方法
JP2009010211A (ja) * 2007-06-28 2009-01-15 Sharp Corp ヘテロ接合電界効果トランジスタの製造方法
JP5355959B2 (ja) * 2008-08-08 2013-11-27 古河電気工業株式会社 電界効果トランジスタおよび電界効果トランジスタの製造方法
JP5468768B2 (ja) * 2008-12-05 2014-04-09 パナソニック株式会社 電界効果トランジスタ及びその製造方法
JP5323527B2 (ja) * 2009-02-18 2013-10-23 古河電気工業株式会社 ＧａＮ系電界効果トランジスタの製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5181087A (en) * 1986-02-28 1993-01-19 Hitachi, Ltd. Semiconductor device and method of producing the same
US6465352B1 (en) * 1999-06-11 2002-10-15 Nec Corporation Method for removing dry-etching residue in a semiconductor device fabricating process
CN1454392A (zh) * 2000-08-14 2003-11-05 东京毅力科创株式会社 用超临界二氧化碳工艺从半导体上去除光致抗蚀剂和光致抗蚀残留物
CN100388429C (zh) * 2002-04-16 2008-05-14 东京电子株式会社 去除光刻胶和蚀刻残留物的方法
CN1989601A (zh) * 2004-07-23 2007-06-27 克里公司 制造具有盖层和凹进栅极的氮化物基晶体管的方法
JP2010010584A (ja) * 2008-06-30 2010-01-14 Sharp Corp ヘテロ接合電界効果トランジスタおよびヘテロ接合電界効果トランジスタの製造方法
JP2010272728A (ja) * 2009-05-22 2010-12-02 Furukawa Electric Co Ltd:The ＧａＮ系半導体素子およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105390539A (zh) * 2014-08-25 2016-03-09 瑞萨电子株式会社 半导体器件
CN105390539B (zh) * 2014-08-25 2021-04-02 瑞萨电子株式会社 半导体器件
CN107104040A (zh) * 2016-02-23 2017-08-29 北京大学 氮化镓肖特基二极管的阳极制作方法
WO2022116915A1 (zh) * 2020-12-01 2022-06-09 深圳市晶相技术有限公司 一种半导体器件及其应用与制造方法

Also Published As

Publication number Publication date
US8389351B2 (en) 2013-03-05
CN102543730B (zh) 2016-08-31
US20120149161A1 (en) 2012-06-14
JP2012124441A (ja) 2012-06-28
TW201225182A (en) 2012-06-16
JP5685918B2 (ja) 2015-03-18
TWI447819B (zh) 2014-08-01

Similar Documents

Publication Publication Date Title
CN102543730A (zh) 半导体器件的制造方法
CN102709319B (zh) 半导体器件及其制造方法以及电源装置
JP5990976B2 (ja) 半導体装置及び半導体装置の製造方法
JP5728922B2 (ja) 半導体装置及び半導体装置の製造方法
US8912571B2 (en) Compound semiconductor device including first film on compound semiconductor layer and second film on first film and method of manufacturing the same
US9165851B2 (en) Semiconductor device, method for manufacturing the same, power supply apparatus and high-frequency amplification unit
CN104377239A (zh) 半导体器件及其制造方法
JP5685917B2 (ja) 半導体装置及び半導体装置の製造方法
JP2010192633A (ja) ＧａＮ系電界効果トランジスタの製造方法
CN103094315A (zh) 化合物半导体器件及其制造方法以及电子电路
US9368359B2 (en) Method of manufacturing compound semiconductor device
CN102487079A (zh) 化合物半导体器件及其制造方法
Jurkovic et al. Schottky-barrier normally off GaN/InAlN/AlN/GaN HEMT with selectively etched access region
JP2010098076A (ja) 半導体装置の製造方法
TWI497711B (zh) 半導體裝置及其製造方法
CN112993030A (zh) 一种提高槽栅GaN MIS FET器件可靠性的方法
JP6194769B2 (ja) 半導体装置及び半導体装置の製造方法
JP5725749B2 (ja) 半導体装置の製造方法
JP2011061094A (ja) 電界効果トランジスタの製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant