CN102376707B - 半导体装置 - Google Patents
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Abstract
本发明提供一种半导体装置。在包括CMOS反相器的存储器单元中，抑制以因漏电流导致的栅极布线的限制和设计规则的限制为起因的存储器单元的面积的增大。作为包括第一反相器(IV1)和第二反相器(IV2)的存储器单元(1A)的第一金属层，配置第一布线(FL1)和第二布线(FL2)。第一布线与第一反相器的2个漏极(D)和第二反相器的第二栅极布线(GL2)连接。第二布线与第二反相器的2个漏极(D)和第一反相器的第一栅极布线(GL1)连接。第一布线被配置成与第二栅极布线重叠，第二布线被配置成与第一栅极布线重叠。在比第一金属层更上层中，配置了第二金属层和比其更上层的第三金属层。
Description
技术领域
本发明涉及半导体装置，尤其涉及具备了包括CMOS反相器的存储器单元(memory cell)的半导体装置的布局(layout)。
背景技术
近年来，在电子控制的必要性提高的家电产品和设备中，安装了较多的用于控制这些家电产品和设备的计算机系统。作为这样的计算机系统，例如已知有：在同一个半导体基板(即半导体基片)上不仅形成了微型计算机，而且还形成了闪存、SRAM(Static Random Access Memory，静态随机存取存储器)等存储器的混合搭载型的半导体装置。
为了减小混合搭载型的半导体装置的尺寸，要求尽量扩大要求大的存储容量的闪存的占有面积，另一方面，对于主要用作缓冲器的情况多的SRAM的占有面积，要求尽量减小。
在包含2个CMOS反相器而构成SRAM的存储器单元的情况下，作为尽量减小存储器单元的面积的布局，例如公开了专利文献1的图1的存储器单元。在该存储器单元中，使2个CMOS反相器的栅极布线之间靠近，并利用比该栅极布线上层的两层金属层来进行2个CMOS反相器的漏极之间的连接、以及漏极和栅极的环路(loop)连接。根据该布局，能够尽量将存储器单元的面积抑制得小。
现有技术文献
专利文献1：日本特许第4190242号公报
但是，在形成上述的SRAM时，根据所采用的工艺和设计规则，有时会附加如下说明的限制。担心因该限制而存储器单元的面积增大，并且形成SRAM的混合搭载型的半导体装置的尺寸增大。
例如，有时为了对占有面积大的闪存的制造进行最优化，采用对于SRAM的形成来说不是最优的工艺(例如，闪存用的工艺)。设计规则以该工艺的条件为起因而被限制，根据构成SRAM的CMOS反相器的栅极布线的宽度而在源极-漏极之间容易产生漏电流，因此，需要使用为了抑制漏电流而预先增加栅极布线的宽度(即，栅极长度)的布局。
此外，有时根据在多层布线中使用的金属层的设计规则，在最上层的金属层中布线模式(pattern)的设计自由度被显著地限制。例如，存在在最上层的金属层中形成焊盘(bonding pad)等厚的外部连接电极的设计规则的限制的情况下，在最上层的金属层中不容许微细的布线模式。
如果对将该设计规则的限制应用到专利文献1的图1所示的SRAM的存储器单元的情况进行说明的话，则应作为最上层的第三金属层而配置的比特线被配置于其下层的第二金属层(容许微细的布线模式的金属层)。在该第二金属层中也配置用于连接2个CMOS反相器的漏极之间的布线，但是，该配线必须大地迂回配置，以便避开相同金属层的比特线。即，第二金属层的布局变得非常宽，存储器单元的面积增大。
发明内容
因此，本发明提供一种半导体装置，其即使存在因构成SRAM的CMOS反相器的源极-漏极之间的漏电流导致的栅极布线的限制、以及在多层布线中使用的金属层的设计规则的限制，也能够尽量抑制存储器单元的面积的增大。
本发明是一种具备了存储器单元的半导体装置，该存储器单元包括由P沟道的第一晶体管和N沟道的第二晶体管构成的第一CMOS反相器、以及由P沟道的第三晶体管和N沟道的第四晶体管构成的第二CMOS反相器，该半导体装置的特征在于，所述存储器单元具备：第一栅极布线，在所述第一和第二晶体管中共同配置；第二栅极布线，在所述第三和第四晶体管中共同配置；第一布线，作为比所述第一和第二栅极布线上层的第一金属层而配置，并连接到所述第一和第二晶体管的各漏极和所述第二栅极布线；第二布线，作为所述第一金属层而配置，并连接到所述第三和第四晶体管的各漏极和所述第一栅极布线；比所述第一金属层还上层的第二金属层；以及比所述第二金属层还上层的第三金属层，所述第一布线与所述第二栅极布线重叠，所述第二布线与所述第一栅极布线重叠。
根据本发明，即使存在因CMOS反相器的源极-漏极之间的漏电流导致的栅极布线的限制、以及金属层的设计规则的限制，也能够尽量抑制存储器单元的面积的增大。
附图说明
图1是表示本发明的实施方式的半导体装置的概略结构的平面图。
图2是表示图1的SRAM的存储器单元的等效电路图。
图3是表示图1的SRAM的存储器单元的布局的平面图。
图4是表示图1的SRAM的存储器单元的布局的平面图。
图5是表示图1的SRAM的存储器单元的布局的平面图。
图6是表示图1的SRAM的存储器单元的布局的平面图。
标号说明
1 SRAM
1A 存储器单元
2 闪存
3 微型计算机
100 半导体基板
IV1 第一反相器
IV2 第二反相器
T1、T3 P沟道晶体管
T2、T4 N沟道晶体管
T5、T6 传输门(transfer gate)
GL1 第一栅极布线
GL2 第二栅极布线
FL1 第一布线
FL2 第二布线
BL1、BL2 第三布线
TL1 第四布线
TL2 第五布线
TL3 第六布线
具体实施方式
参照附图来说明本发明的实施方式的半导体装置。图1是表示该半导体装置的概略结构的平面图。如图1所示，在半导体基板100上配置了静态型半导体存储器(以下，称为SRAM1)，该静态型半导体存储器由多个存储器单元1A规则地配置而成。此外，在半导体基板100上配置了闪存2，而且配置了用于控制SRAM1和闪存2的微型计算机3。这些作为混合搭载型的半导体装置、即1个半导体基片而形成。
这里，闪存2作为与SRAM1相比大的存储容量的存储器(例如4M字节)而配置，SRAM1作为与闪存2相比小的存储容量的缓冲存储器(例如256K字节)而配置。这时，闪存2对于半导体基板100的表面整体的占有面积明显比SRAM1的占有面积大(例如半导体基板100整体的9成左右)。
以下说明在SRAM1中包括的存储器单元1A的等效电路。图2是表示在SRAM1中包括的多个存储器单元1A中的1个存储器单元1A的等效电路图。
如图2所示，该存储器单元1A包括：作为CMOS反相器的第一反相器IV1和第二反相器IV2、以及由N沟道晶体管构成的2个传输门T5、T6。第一反相器IV1由P沟道晶体管T1和N沟道晶体管T2构成，第二反相器IV2由P沟道晶体管T3和N沟道晶体管T4构成。
第一反相器IV1和第二反相器IV2在电源Vcc和接地之间维持时常供电状态，并且互相环路连接，在各连接点的节点ND1和节点ND2中存储保持逻辑电平互相反转的数据。
以下表示该存储器单元1A在半导体基板100上的布局的一例。图3至图6是分别表示存储器单元1A的布局中的不同的层的平面图。
图3表示在半导体基板100上形成的P沟道晶体管T1、T3、以及N沟道晶体管T2、T4的布局。例如，在P型半导体基板100上配置的N型阱(well)NW中，配置了反相器IV1和第二反相器IV2的各P沟道晶体管T1、T3。在各P沟道晶体管T1、T3中配置了作为P型有源层的漏极D和源极S。此外，在P型半导体基板100的区域中配置了反相器IV1和第二反相器IV2的各N沟道晶体管T2、T4。在各N沟道晶体管T2、T4中配置了作为N型有源层的漏极D和源极S。
构成第一反相器IV1的P沟道晶体管T1和N沟道晶体管T2的各栅极G，作为由多晶硅构成的第一栅极布线GL1而一体地形成。该第一栅极布线GL1的对于线宽度的中心线大概沿着图中的X方向。
同样地，构成第二反相器IV2的P沟道晶体管T3和N沟道晶体管T4的各栅极G，也作为由多晶硅构成的第二栅极布线GL2而一体地形成。该第二栅极布线GL2的对于线宽度的中心线也大概沿着图中的X方向。
而且，上述传输门T5、T6的各栅极G也与由多晶硅构成的字(word)线WL一体地构成。该字线WL的对于线宽度的中心线大概沿着图中的与X方向正交的Y方向。
通过如下进行布局，从而第一反相器IV1和第二反相器IV2尽量靠近而配置。
第一反相器IV1的P沟道晶体管T1的漏极D，与连结第二反相器IV2的P沟道晶体管T3和N沟道晶体管T4的各漏极D之间的线重叠，并且比连结P沟道晶体管T3和N沟道晶体管T4的各漏极D的沟道侧的端部的线还向沟道侧延伸而配置。部分歪曲地配置第二栅极布线GL2，以便与该P沟道晶体管T1的漏极D分离。而且，优选为，P沟道晶体管T3的漏极D被配置成，与第一栅极布线GL1的对于线宽度的中心线的延长线重叠。
另一方面，第二反相器IV2的N沟道晶体管T4的漏极D，与连结第一反相器IV1的P沟道晶体管T1和N沟道晶体管T2的各漏极D之间的线重叠，并且比连结P沟道晶体管T1和N沟道晶体管T2的各漏极D的沟道侧的端部的线还向沟道侧延伸而配置。部分歪曲地配置第一栅极布线GL1，以便与该N沟道晶体管T4的漏极D分离。
根据上述布局，能够使第一栅极布线GL1和第二栅极布线GL2尽量靠近，因此能够尽量靠近而配置第一反相器IV1和第二反相器IV2。
以下说明第一栅极布线GL1和第二栅极布线GL2的上层的第一金属层的布局。图4表示在用于覆盖第一栅极布线GL1和第二栅极布线GL2的未图示的绝缘膜上配置的第一金属层的布局。第一金属层例如由铝或铝合金构成。对图中的第一金属层施加点阴影(dot hatching)。
作为第一金属层而配置的第一布线FL1，与第一反相器IV1的P沟道晶体管T1和N沟道晶体管T2的各漏极D电连接，并且与第二栅极布线GL2电连接，从而一体地形成。
第一布线FL1在P沟道晶体管T1和N沟道晶体管T2的各漏极D和第二栅极布线GL2的一部分上，与在用于贯通未图示的绝缘膜的各连接孔上形成的各插口(plug)pd1、pd2、pg1连接。
第一布线FL1的大部分与第二栅极布线GL2重叠地延伸，第一布线FL1的对于线宽度的中心线大概沿着第二栅极布线GL2所延伸的方向、即图中的X方向。第一布线FL1至少在第二反相器IV2的N沟道晶体管T4的栅极G上和其附近，与第二栅极布线GL2重叠。与第二栅极布线GL2重叠的第一布线FL1的宽度优选为与第二栅极布线GL2的宽度相同或者比第二栅极布线GL2的宽度小。第二栅极布线GL2的宽度例如为大约0.4μm～0.5μm，与第二栅极布线GL2重叠的第一布线FL1的宽度例如为大约0.2μm～0.3μm。
此外，作为第一金属层而配置的第二布线FL2，与第二反相器IV2的P沟道晶体管T3和N沟道晶体管T4的各漏极D电连接，并且与第一栅极布线GL1电连接，进一步与传输门T6的漏极D电连接，从而一体地形成。
第二布线FL2在P沟道晶体管T3和N沟道晶体管T4的各漏极D、第一栅极布线GL1的一部分、以及传输门T6的漏极D上，与在用于贯通未图示的绝缘膜的各连接孔上形成的各插口pd3、pd4、pg2、pd6连接。
第二布线FL2的大部分与第一栅极布线GL1重叠地延伸，第二布线FL2的对于线宽度的中心线大概沿着第一栅极布线GL1所延伸的方向、即图中的X方向。第二布线FL2至少在第一反相器IV1的P沟道晶体管T1和N沟道晶体管T2的栅极G上和其附近，与第一栅极布线GL1重叠。与第一栅极布线GL1重叠的第二布线FL2的宽度优选为与第一栅极布线GL1的宽度相同或者比第一栅极布线GL1的宽度小。第一栅极布线GL1的宽度和与第一栅极布线GL1重叠的第二布线FL2的宽度分别具有与第二栅极布线GL2、第一布线FL1相同的宽度。
由此，仅使用连接孔中的插口和第一金属层，就能够实现第一反相器IV1和第二反相器IV2各自所包括的两个漏极D之间的电连接、以及第一反相器IV1和第二反相器IV2的环路连接，而无需使用比第一金属层上层的金属层。
而且，第一布线FL1被配置成与第二栅极布线GL2重叠，第二布线FL2被配置成与第一栅极布线GL1重叠，因此无需为了配置第一布线FL1和第二布线FL2，而大地扩大第一反相器IV1和第二反相器IV2的布局。由此，能够尽量减小存储器单元1A的面积，尤其能够尽量减少存储器单元1A在图中的Y方向上的长度W。
进一步，即使为了抑制P沟道晶体管T1、T3和N沟道晶体管T2、T4的各源极-漏极之间的漏电流，而扩大了第一栅极布线GL1和第二栅极布线GL2的宽度，第一布线FL1和第二布线FL2还有效地利用通常没有配置布线的第一栅极布线GL1上和第二栅极布线GL2上的空间而进行配置。这时，能够尽量避免存储器单元的面积的增大。
此外，作为第一金属层，除了第一布线FL1和第二布线FL2以外，还配置了电导体sm1、sm3、sm2、sm4、sm5、sm6。电导体sm1～sm6分别与P沟道晶体管T1、T3、N沟道晶体管T2、T4、以及传输门T5、T6的各个源极S电连接。电导体sm1～sm6在各源极S上，分别与在用于贯通未图示的绝缘膜的连接孔上形成的各插口ps1～ps6连接。
以下说明第一金属层的上层的第二金属层的布局。图5表示在用于覆盖第一布线FL1和第二布线FL2的未图示的绝缘膜上配置的第二金属层的布局。第二金属层例如由铝或铝合金构成。对图中的第二金属层施加实斜线的阴影。
在第二金属层中，作为用于与传输门T5、T6的各源极S电连接的比特线，配置了2条第三布线BL1、BL2。一个第三布线BL1与传输门T5的源极S电连接，邻接于第三布线BL1的另一个第三布线BL2与传输门T6的源极S电连接。第三布线BL1、BL2分别在第一金属层的电导体sm5、sm6上，与在用于贯通未图示的绝缘膜的连接孔上形成的各插口psm5、psm6连接。各第三布线BL1、BL2的对于线宽度的各中心线大概沿着图中的X方向。
此外，作为第二金属层，除了第三布线BL1、BL2以外，还配置了电导体mm1、mm2、mm3、mm4。电导体mm1～mm4分别经由在用于贯通未图示的绝缘膜的连接孔上形成的各插口psm1、psm2、psm3、psm4，与第一金属层的电导体sm1、sm2、sm3、sm4电连接。
而且，覆盖上述第二金属层而配置未图示的绝缘膜，并在该绝缘膜上配置作为最上层的金属层的第三金属层。第三金属层例如由铝或铝合金构成。在该第三金属层中，根据所采用的设计规则，布线模式的自由度有时被显著地限制。
在本实施方式中，假设第三金属层比位于其下层的第一金属层和第二金属层厚，例如，第一金属层和第二金属层的厚度为大约0.5μm～大约0.6μm，相对于此第三金属层以大约0.7μm～大约0.8μm的厚度形成，并且附加了通过比第一金属层和第二金属层粗大的模式而进行布局的设计规则的限制。换言之，假设在第三金属层中，无法配置如第一布线FL1、第二布线FL2、第三布线BL1、BL2的细的布线模式。该限制例如大多被看作，假定了在第三金属层中配置焊盘等厚的外部连接电极的情况的设计规则。
在本实施方式中，根据这样的设计规则的限制，而如上所述那样，使用容许细微的布线模式的第二金属层来配置作为比特线的第三布线BL1、BL2。
以下说明第三金属层的布局。图6表示在用于覆盖作为第二金属层的第三布线BL1、BL2的未图示的绝缘膜上配置的第三金属层的布局。对图中的第三金属层施加虚斜线的阴影。
根据上述设计规则的限制，在第三金属层中配置比第一和第二金属层粗大的模式的第四布线TL1、第五布线TL2、第六布线TL3。第四布线TL1与第一反相器IV1和第二反相器IV2的各P沟道晶体管T1、T3的各源极S电连接，并且是施加电源电位Vcc的电源线。第五布线TL2与第一反相器IV1和第二反相器IV2的各N沟道晶体管T2、T4的各源极S电连接，并且是施加接地电位的接地线。
第四布线TL1在电导体mm1、mm3上，与在用于贯通未图示的绝缘膜的连接孔上形成的各插口pmm1、pmm3连接。第五布线TL2在电导体mm2、mm4上，与在用于贯通未图示的绝缘膜的连接孔上形成的各插口pmm2、pmm4连接。此外，第六布线TL3是在未图示的区域中与字线WL电连接的布线，以便降低由多晶硅构成的字线WL的电阻抗。
第四至第六布线T1、T2、T3的对于线宽度的各中心线大概沿着与第一栅极布线GL1和第二栅极布线GL2所延伸的方向正交的方向、即图中的Y方向。
由以上说明的图3至图6的布局的层叠结构构成的存储器单元1A在图中的X方向和Y方向上，以周期性地重复的规则性的模式配置多个。另外，根据该规则性的模式，互相邻接的存储器单元1A的布局可以是互相镜面反转的布局，或者，也可以是包括与上述布局若干不同的形状的布局，以便构成互相邻接的存储器单元1A的共同部分。
根据该存储器单元1A的布局，在因如上所述的设计规则而布线模式的自由度被显著限制的情况下，也使用第一金属层(第一布线FL1和第二布线FL2)，实现第一反相器IV1和第二反相器IV2各自所包括的2个漏极D之间的电连接、以及第一反相器IV1和第二反相器IV2的环路连接。而且，即使为了抑制各源极-漏极之间的漏电流而需要扩大第一栅极布线GL1和第二栅极布线GL2的宽度，也有效利用该栅极布线上的空间来配置第一金属层(第一布线FL1和第二布线FL2)。由此，能够尽量减小存储器单元1A的面积。
尤其，在相同的半导体基板100上除了配置由多个存储器单元1A构成的SRAM1以外，还配置闪存2和微型计算机3的混合搭载型的半导体装置中，SRAM1的存储器单元1A的面积的增大成为使半导体装置的尺寸增大的主要原因。相对于此，根据本实施方式，由于能够尽量减小SRAM1的存储器单元1A的布局，因此能够尽量抑制这样的混合搭载型的半导体装置的尺寸的增大。
另外，本发明不限定于上述实施方式，在不脱离其主旨的范围下能够进行各种变更是不言而喻的。
例如，在上述实施方式中，在相同的半导体基板100上配置了SRAM1、闪存2、微型计算机3，但是本发明不限定于此。例如，本发明也可以应用于在半导体基板100中没有配置闪存2和微型计算机3的其中一方、或者两者都没有配置的情况。或者，如果配置了上述SRAM1，则本发明也可以应用于在半导体基板100上配置了闪存2和微型计算机3以外的设备的情况。
Claims (7)
1.一种半导体装置，具备存储器单元，该存储器单元包括由P沟道的第一晶体管和N沟道的第二晶体管构成的第一CMOS反相器和由P沟道的第三晶体管和N沟道的第四晶体管构成的第二CMOS反相器，该半导体装置的特征在于，
所述存储器单元具备：第一栅极布线，在所述第一和第二晶体管中共同配置；第二栅极布线，在所述第三和第四晶体管中共同配置；第一布线，在比所述第一和第二栅极布线上层的第一金属层中配置，并连接到所述第一和第二晶体管的各漏极和所述第二栅极布线；第二布线，在所述第一金属层中配置，并连接到所述第三和第四晶体管的各漏极和所述第一栅极布线；比所述第一金属层还上层的第二金属层；以及比所述第二金属层还上层的第三金属层，
所述第一布线与所述第二栅极布线重叠，所述第二布线与所述第一栅极布线重叠，
在所述存储器单元的平面图上所述第一晶体管和所述第二晶体管不重叠，在所述平面图上所述第三晶体管和所述第四晶体管不重叠。
2.如权利要求1所述的半导体装置，其特征在于，
所述第一布线在所述第四晶体管的栅极上与所述第二栅极布线重叠，所述第二布线在所述第一和第二晶体管的栅极上与所述第一栅极布线重叠。
3.如权利要求2所述的半导体装置，其特征在于，
在所述第四晶体管的栅极上，所述第一布线的宽度与所述第二栅极布线的宽度相同或者比所述第二栅极布线的宽度小，在所述第一和第二晶体管的栅极上，所述第二布线的宽度与所述第一栅极布线的宽度相同或者比所述第一栅极布线的宽度小。
4.如权利要求1至3的任一项所述的半导体装置，其特征在于，
所述存储器单元具备：
在所述第二金属层中配置的第一比特线和第二比特线；
与所述第一比特线和所述第一CMOS反相器连接的第一传输门；以及
与所述第二比特线和所述第二CMOS反相器连接的第二传输门。
5.如权利要求1至3的任一项所述的半导体装置，其特征在于，
所述存储器单元具备：在所述第三金属层中配置的电源线；以及在所述第三金属层中配置的接地线。
6.如权利要求1至3的任一项所述的半导体装置，其特征在于，
在与配置了所述存储器单元的基板相同的基板上，配置用于控制所述存储器单元的微型计算机。
7.如权利要求6所述的半导体装置，其特征在于，
在与配置了所述存储器单元的基板相同的基板上，配置由所述微型计算机控制的闪存。
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