CN102299096A - 半导体器件的接触的制造方法及具有该接触的半导体器件 - Google Patents

半导体器件的接触的制造方法及具有该接触的半导体器件 Download PDF

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Abstract

半导体器件的接触的制造方法以及具有该接触的半导体器件，所述方法在源/漏区上形成了下部为多个接触孔、上部为沟槽接触的接触结构，所述接触孔具有较小的孔径，所述沟槽接触具有较大的接触面积，孔径较小的接触孔与接触面积较大的沟槽接触，易于和上层的金属层相连接，从而提高了接触的导电性能，进而提高了器件的整体性能。

Description

半导体器件的接触的制造方法及具有该接触的半导体器件
技术领域
本发明通常涉及一种半导体器件及其制造方法，具体来说，涉及一种其接触导电性能更好的半导体器件及接触导电性能更好的半导体器件的接触孔的制造方法。
背景技术
随着半导体技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小，对器件的工艺和性能都是很大的挑战。对用于连接栅极、源/漏极的接触来说，目前常用的结构为接触孔和沟槽接触，这两种接触的制作都是通过刻蚀层间介质层到底部后，填充导电金属材料来形成，金属材料如W、Cu等，这些金属的电阻率已经竟可能低了，但随着特征尺寸的不断减小，对接触的导电性能也要求越来越高，需要提出导电性能更好的接触及其制造方法，以提高器件的整体性能。
发明内容
本发明提供了一种半导体器件的接触的制造方法，所述方法包括：提供半导体衬底以及半导体器件，所述器件包括栅极区和源/漏区；在所述源/漏区上形成层间介质层；在所述层间介质层内形成多个有序的通孔，并填充所述通孔形成接触孔；在所述层间介质层内形成位于接触孔之上的沟槽接触。
本发明还提供了一种半导体器件，所述器件包括：半导体衬底；形成于半导体衬底上的栅极区，以及形成于栅极区两侧的半导体衬底内的源/漏区，以及形成于源/漏区上的层间介质层；形成于层间介质层内的多个有序的接触孔；形成于层间介质层内且位于接触孔上的沟槽接触。
通过本发明的接触制造方法，在与源/漏接触的底部形成孔径较小的、有序排列的接触孔，并在其上形成沟槽接触以和上层的金属层连接，这种有序排列的接触孔与源/漏区保持良好的接触，而其上部为面积较大的沟槽接触，更易于和上层金属相连，因此，提高了接触的导电性能，进而提高了器件的整体性能。
附图说明
图1示出了本发明实施例的半导体器件的接触制造方法的流程图；
图2-13示出了本发明实施例的半导体器件的接触各个制造阶段的示意图；
图14示出了本发明实施例中氧化铝版模的示意图。
具体实施方式
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
参考图1，图1示出了本发明实施例的半导体器件的接触制造方法的流程图。在步骤S01，提供半导体衬底以及半导体器件，所述半导体器件包括栅堆叠和源/漏区，如图2所示。
在本实施例中，衬底200包括位于晶体结构中的硅衬底(例如晶片)，还可以包括其他基本半导体或化合物半导体，例如Ge、GeSi、GaAs、InP、SiC或金刚石等。根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，衬底200可以包括各种掺杂配置。此外，可选地，衬底200可以包括外延层，可以被应力改变以增强性能，以及可以包括绝缘体上硅(SOI)结构。
所述半导体器件为包括栅极区和源/漏区210的任一器件结构，本发明对所述半导体器件的结构、材料以及形成工艺、步骤等不做限定。图2为本发明所述半导体器件的一个实施例的示意图，可以先在半导体衬底上依次沉积栅介质层202、栅电极204并图形化，所述栅介质层202和栅电极204构成栅极区。而后在栅介质层202和栅电极204的侧壁形成侧墙206。在形成侧墙206结构后，在栅极区两侧的半导体衬底内进行离子注入，形成源/漏区210。在形成源/漏区210前，还可以在半导体衬底内进行离子注入形成源/漏浅结208。特别地，在形成源/漏区210后，通过自对准方式形成金属硅化物层212，在所述器件上沉积金属，而后进行退火，金属和与其任一接触的硅表面反应生成金属硅化物，硅表面可以为源/漏区210的半导体衬底200和/或栅电极204中的多晶硅层等，本实施例中，形成了包括栅介质层202、栅电极204和金属硅化物层212的栅堆叠300。
在步骤S02，在所述源/漏区210上形成层间介质层214，参考图3。首先将介质材料覆盖所述器件，而后进行平坦化处理暴露所述栅堆叠300的上表面，以形成层间介质层214。所述介质材料可以是但不限于例如未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)、氮化硅(Si3N4)及其组合，所述层间介质层214可以具有多层结构，可以使用例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)及/或其他合适的工艺等方法形成。
在步骤S03，在所述层间介质层214内形成多个有序的通孔220，并填充所述通孔220形成接触孔222，如图8所示。具体来说，首先，选择性蚀刻去除部分层间介质层214，以使层间介质层214的上表面低于栅堆叠300的上表面，如图4所示。而后，可以通过在层间介质层上形成具有多个穿孔的掩膜版，而后以掩膜版为掩膜，刻蚀所述层间介质层，在所述层间介质层内形成多个有序孔洞。图5-图8示出了本发明形成掩膜版的一个优选的实施例，在所述器件上沉积金属铝，并进行平坦化处理，暴露栅堆叠的上表面，从而仅在层间介质层214上形成金属铝层216，如图5所示。而后，对所述器件进行阳极氧化铝(AAO：Anodic Aluminum Oxide)工艺，所述金属铝层216被氧化为具有多个有序的孔洞218-1的氧化铝版模218，从而形成了氧化铝版模218的掩膜版，如图6所示。图14示出了所述氧化铝版模218的结构，所述氧化铝版模218具有多个穿孔218-1，穿孔218-1的大小均匀、具有基本相同的形状，并呈现周期性的排列方式，孔洞218-1的直径为大约1至60纳米。
在另外的实施例中，所述孔洞还可以通过复杂的光刻的方法来形成具有较小孔径、孔间距小的穿孔的掩模版。在另一个实施例中，可以通过LELE(Litho-Ething Litho-Etching)的工艺形成掩膜版(图中未示出)，首先在层间介质层上形成第一和第二硬掩膜层，并进行第一次掩膜，例如涂光刻胶涂层后进行第一次曝光，而后刻蚀图形化第一硬掩膜层，并去除掩膜，而后进行第二次掩膜，例如涂光刻胶涂层后进行第二次曝光，而后以掩膜和图形化后的第一硬掩膜层为掩膜，刻蚀图形化第二硬掩膜层，并去除掩膜和第一硬掩膜层，从而形成了具有较小孔径、孔间距小的穿孔的掩模版。
在又一个实施例中，可以通过LFLE的方法(Litho-Freeze Litho-Etch)来形成具有较小孔径、孔间距小的穿孔的掩模版(图中未示出)，具体来说，首先在层间介质层上形成硬掩膜层，并在其上掩膜，如光刻胶层，而后第一次曝光所述光刻胶层，并进行冷冻，而后进行第二次曝光，以形成孔径小的掩膜，而后刻蚀所述硬掩膜层以形成具有较小孔径、孔间距小的穿孔的掩模版。
在又一个实施例中，还可以通过借助辅助侧墙的方法(Patterning withaid from spacer)来形成具有较小孔径、孔间距小的穿孔的掩模版(图中未示出)，具体来说，首先在层间介质层上形成硬掩膜层，而后在所述硬掩膜层上形成间隔排列的辅助层及其侧墙，而后去除辅助层，并以侧墙为掩膜图形化硬掩膜层，以形成具有多个穿孔的掩膜版。
由上述方法形成的具有多个穿孔的掩膜版，其穿孔呈现周期性的排列方式，具有较小孔径和孔间距，穿孔的直径为大约1至60纳米，穿孔间的距离为1至60纳米。
而后，以所述掩膜版为掩膜，通过掩膜版的穿孔，利用刻蚀技术，例如RIE的方法，刻蚀所述层间介质层214在其内形成通孔220，如图7所示。而后，在所述器件上沉积接触导电材料，导电材料优选低电阻率的材料，例如碳纳米管(Carbon nanotube)、Cu、Ag、TiN、W或其他低电阻率的材料，并进行平坦化处理，去除栅堆叠300和掩膜版之上的金属，如图8所示，而后选择性刻蚀去除掩膜版218，以形成填满通孔220的接触孔222，如图9所示。在优选的实施例中，可以通过上述方法形成有序的排列的、小孔径的纳米管、丝的接触孔，纳米管、丝的接触孔具有高导电性，以实现与源/漏区的良好接触。
在步骤S04，在所述层间介质层214内形成位于接触孔222之上的沟槽接触228，如图13所示。具体来说，首先，在所述器件上沉积介质材料，可以与所述层间介质层214采用相同或不同的材料，介质材料可以是但不限于例如未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)、氮化硅(Si3N4)及其组合，而后进行平坦化，例如CMP，直至暴露栅堆叠300的上表面，使层间介质层214的上表面与栅堆叠300上表面大致相平，如图10所示，接着在所述器件上进行掩膜224，掩膜224的开口对应将要形成的沟槽接触，如图11所示，根据需要，掩膜224的开口数目为一个或多个，从而对应形成具有一个或多个沟槽结构的沟槽接触。而后，进行选择性刻蚀，例如RIE的方法，在层间介质层214内形成沟槽226，以接触孔222为停止层，如图12所示。而后，去除掩膜224，并在所述器件上沉积导电材料，导电材料优选低电阻率的材料，例如Cu、Ag、TiN、W或其他导电性能良好的材料，并进行平坦化处理，去除栅堆叠300和层间介质层214之上的导电材料，以形成沟槽接触228，如图13所示。从而形成了底部为接触孔222、上部为的沟槽接触228的接触结构。
根据本法明实施例的制造方法，在源/漏区上形成了下部为多个有序的接触孔、上部为沟槽接触的接触结构，这种结构的接触，其与源/漏区接触的底部部分为孔径较小的接触孔，上部为接触面积较大的沟槽接触，具有更好的导电性，易于和上层的金属层相连接，从而提高了接触的导电性能，进而提高了器件的整体性能。
本发明还提供了具有上述方法形成的接触的半导体器件，参考图13，图13示出了本发明实施例的半导体器件结构的示意图，所述器件包括：半导体衬底200；形成于半导体衬底200上的栅极区202、204，以及形成于栅极区202、204两侧的半导体衬底200内的源/漏区208，以及形成于源/漏区208上的层间介质层210；形成于层间介质层210内的多个有序的接触孔218；形成于层间介质层210内且位于接触孔218上的沟槽接触222。所述接触孔218基本为周期排列，且具有大致相同的形状，其孔径为大约1-60nm，其孔间距为大约1-60nm，形成所述接触孔218的材料可以为碳纳米管、Cu、Ag、TiN、W或其他材料。所述沟槽接触具有一个或多个沟槽结构。所述半导体器件具有下部为接触孔、上部为沟槽接触的接触结构，这种结构的接触，在与源/漏区接触的底部部分为孔径较小的多个有序的接触孔，上部为面积较大的沟槽接触，具有更好的导电性，易于和上层的金属层相连接，有效的提高了器件的导电性能，从而提高了器件的整体性能。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (19)

1.一种半导体器件的接触的制造方法，所述方法包括：
A、提供半导体衬底以及半导体器件，所述器件包括栅极区和源/漏区；
B、在所述源/漏区上形成层间介质层；
C、在所述层间介质层内形成多个有序的通孔，并填充所述通孔形成接触孔；
D、在所述层间介质层内形成位于接触孔之上的沟槽接触。
2.根据权利要求1所述的方法，其中步骤C中形成所述通孔的步骤包括：在层间介质层上形成具有多个有序的穿孔的掩膜版；以掩膜版为掩膜刻蚀层间介质层，以在所述层间介质层中形成多个有序的通孔。
3.根据权利要求2所述的方法，其中形成所述掩模版的步骤包括：在层间介质层上形成金属铝层，将金属铝层氧化为具有多个穿孔的氧化铝版模，以所述氧化铝版模为掩模板。
4.根据权利要求2所述的方法，其中形成所述掩膜版的步骤包括：在所述层间介质层上依次形成第二硬掩膜层和第一硬掩膜层；通过第一次掩膜形成图形化的第一硬掩膜层；通过第二次掩膜及图形化的第一硬掩膜层形成图形化的第二硬掩膜层，从而形成具有多个穿孔的掩膜版。
5.根据权利要求2所述的方法，其中形成所述掩膜版的步骤包括：在所述层间介质层上形成硬掩膜层；通过掩膜并两次曝光掩膜的方法，图形化所述硬掩膜层形成具有多个穿孔的掩膜版。
6.根据权利要求2所述的方法，其中形成所述掩膜版的步骤包括：在所述层间介质层上形成硬掩膜层；在所述硬掩膜层上形成间隔排列的辅助层及其侧墙；去除辅助层并以侧墙为掩膜图形化硬掩膜层，以形成具有多个穿孔的掩膜版。
7.根据权利要求1-6中任一项所述的方法，其中所述通孔和穿孔基本为周期排列，且具有基本相同的形状。
8.根据权利要求1-6中任一项所述的方法，其中所述通孔和穿孔的孔径为1-60nm。
9.根据权利要求1-6中任一项所述的方法，其中所述通孔之间和穿孔之间的孔间距为1-60nm。
10.根据权利要求1所述的方法，在步骤A和B之间还包括步骤：在所述源/漏区上形成金属硅化物层或导电材料接触层。
11.根据权利要求1所述的方法，其中形成所述接触孔的材料包括：碳纳米管、Cu、Ag、TiN或W。
12.根据权利要求1所述的方法，其中所述沟槽接触具有一个或多个沟槽结构。
13.一种半导体器件，所述器件包括：
半导体衬底；
形成于半导体衬底上的栅极区，以及形成于栅极区两侧的半导体衬底内的源/漏区，以及形成于源/漏区上的层间介质层；
形成于层间介质层内的多个有序的接触孔；
形成于层间介质层内且位于接触孔上的沟槽接触。
14.根据权利要求13所述的器件，其中所述器件还包括形成于所述源极区和漏极区的半导体衬底上的金属硅化物层或导电材料接触层。
15.根据权利要求13所述的器件，其中所述接触孔的直径为1至60纳米。
16.根据权利要求13所述的器件，其中所述接触孔之间的孔间距为1至60纳米。
17.根据权利要求13所述的器件，其中所述多个接触孔基本为周期性排列，且具有大致相同的形状。
18.根据权利要求13所述的器件，其中形成所述接触孔的材料包括：碳纳米管、Cu、Ag、TiN或W。
19.根据权利要求13所述的器件，其中所述沟槽接触具有一个或多个沟槽结构。
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