CN102082126A

CN102082126A - 用于制造半导体器件的方法

Info

Publication number: CN102082126A
Application number: CN 200910199444
Authority: CN
Inventors: 赵林林; 韩宝东
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2009-11-26
Filing date: 2009-11-26
Publication date: 2011-06-01
Anticipated expiration: 2029-11-26
Also published as: CN102082126B

Abstract

一种用于制造半导体器件的方法，包括：提供衬底和浅隔离沟槽结构硅片，在PMOS和NMOS区域上形成栅氧化层和栅电极；在PMOS和NMOS的栅电极上分别形成间隙绝缘层，在衬底背面形成第一绝缘层；在间隙绝缘层上形成间隙壁，在第一绝缘层背面形成第二绝缘层；在硅片上形成蚀刻停止层，在蚀刻停止层上形成第一高应力诱发层；干法刻蚀PMOS区域上的第一高应力诱发层并用标准清洗液清洗硅片后退火，形成第二高应力诱发层；干法刻蚀第二高应力诱发层。由于采用干法刻蚀工艺刻蚀第二高应力诱发层，避免现有刻蚀工艺将第二绝缘层去除。第一绝缘层和第二绝缘层将衬底与机台隔离，避免等离子体处理过程中从栅电极向衬底产生放电破坏栅电极，造成半导体器件等离子体损伤问题。

Description

用于制造半导体器件的方法

技术领域

本发明涉及半导体领域，尤其是用于制造半导体器件的方法。

背景技术

集成电路的制造需要根据指定的电路布局在给定的芯片区域上形成大量的电路元件。考虑到操作速度、耗电量及成本效率的优异特性，CMOS技术目前是最有前景的用于制造复杂电路的方法之一。在使用CMOS技术制造复杂的集成电路时，有数百万个晶体管(例如，N沟道晶体管与P沟道晶体管)形成于包含结晶半导体层的衬底上。不论所研究的是N沟道晶体管还是P沟道晶体管，MOS晶体管都含有所谓的PN结，PN结由以下两者的界面形成：高浓度掺杂的漏极/源极区、以及配置于该漏极区与该源极区之间的反向掺杂沟道。

用形成于沟道区附近且通过薄绝缘层而与该沟道区分隔的栅极电极来控制沟道区的导电率，例如控制导电沟道的驱动电流能力。当在栅极电极上施加适当的控制电压形成导电沟道后，沟道区的导电率取决于掺杂浓度和多数电荷载流子的迁移率。对于沟道区在晶体管宽度方向的给定延伸部分而言，沟道区的导电率取决于源极区与漏极区之间的距离，该距离也被称作沟道长度。因此，沟道区的导电率是决定MOS晶体管效能的主要因素。因此，减小沟道长度以及减小与沟道长度相关联的沟道电阻率，成为用来提高集成电路操作速度的重要设计准则。

然而，持续缩减晶体管尺寸从而减小沟道长度会带来诸多问题，例如沟道的可控性减小(这也被称为短沟道效应)。这些问题必须加以克服，以免过度地抵消掉逐步减小MOS晶体管沟道长度所得到的优势。另外，持续减小关键尺寸(例如，晶体管的栅极长度)还需要相适应的工艺技术或开发更复杂的工艺技术用来补偿短沟道效应，因此从工艺角度上看会越来越困难。目前已提出从另一个角度来提高晶体管的开关速度，即通过对于给定沟道长度增大沟道的电子载流子迁移率。这种提高载流子迁移率的方法可以避免或至少延缓在与装置缩放尺寸相关联的工艺中所遇到的许多问题。

用来增加电荷载流子迁移率的一个有效机制是改变沟道内的晶格结构，例如通过在沟道区附近产生拉伸或压缩应力以便在沟道内产生对应的应变，而拉伸或压缩会分别造成电子和空穴迁移率的改变。例如，就标准的晶向而言，在沟道区中沿沟道长度方向产生单轴拉伸应变会增加电子的迁移率，其中，取决于拉伸应变的大小和方向，可增加迁移率达百分之五十或更多。迁移率的增大可直接转化成导电率的提高。另一方面，就P型晶体管的沟道区而言，单轴压缩应变可增加空穴的迁移率，从而提高P型晶体管的导电率。目前看来，在集成电路制造中引进应力或应变技术是对于下一代技术节点而言极有前景的方法。因为，受应变的硅可视为是一种“新型”的半导体材料，这使得制造速度更快的半导体器件成为可能而不需另外开发昂贵的新型半导体材料，同时也可兼容目前所普遍使用的半导体工艺制造技术。

在晶体管的沟道区附近产生拉伸或压缩应力有几种方式，例如使用永久性应力覆盖层、间隔层元件等产生外部应力，以便在沟道内产生所需要的应变。这些方法虽然看起来很有效也很有前景，但对于例如以接触层、间隙壁(spacer)等来提供外部应力至沟道内以产生所需要的应变时，施加外部应力产生应变的工艺可能取决于应力传递机构的效率。因此，对于不同的晶体管类型，必须提供不同的应力覆盖层，这会导致增加多个额外的工艺步骤。特别是，如果增加的工艺步骤是光刻步骤的话，会使整体的生产成本显著增加。

因此，目前更为普遍应用的在沟道区产生应变的技术是一种被称为“应力记忆”的技术。在半导体器件的中间制造阶段，在栅极电极附近形成大量非晶化区，然后在晶体管区域上方形成应力层，在该应力层的存在下，可使该非晶化区重结晶。在用于使晶格重结晶的退火工艺期间，在该应力层产生的应力下，晶体会成长并且产生受应变的晶格。在重结晶后，可移除该应力层(因此这种应力层也被称为“牺牲”应力层)，而在重结晶的晶格部分内仍可保留一些应变量。虽然这种效应产生的机制目前尚未完全了解，但大量实验已证实，在覆盖的多晶硅栅极电极中会产生某一程度的应变，即使引发应力的层(即牺牲应力层)移除后，这种应变仍会存在。由于在移除该初始应力层后栅极结构仍维持着某些应变量，对应的应变也可转移到再成长的晶体部分，从而也可保持某一部分的初始应变。

该应力记忆技术有利于与其它的“永久性”应变引发源结合，例如受应力的接触式蚀刻停止层、受应变的嵌入式半导体材料等等，以便增加应变引发机构的整体效率。不过，这可能需要额外的光刻步骤来对与晶体管类型有关的额外牺牲应力层进行构图，从而使整体的生产成本增加。应力记忆技术能够诱发应力转移到MOSFET的沟道区域，借此改善先进工艺(例如65纳米工艺)的元件特征。

传统的采用应力记忆技术制造半导体器件的方法如图1A至1F所示。如图1A所示，提供一衬底101，材料可以选择为单晶硅衬底。在衬底101上已形成浅沟槽105，用于隔离已掺杂形成PMOS和NMOS的晶体管区域，在PMOS和NMOS区域分别沉积一层栅氧化层102p和102n，可以选择为利用氧化工艺在氧蒸气环境中温度约在800～1000摄氏度下形成栅氧化层 102p和102n。然后在栅氧化层102p和102n上以化学气相沉积(CVD)法分别沉积一层掺杂多晶硅层作为栅电极103p和103n。接着，如图1B所示，在栅氧化层102p和102n、栅电极103p和103n的侧壁上以及衬底101上面以CVD方法分别沉积间隙壁绝缘层104pA、104pB以及104nA和104nB，此时会同时在衬底101的背面生长同样成分的第一绝缘层106，材料可以选择为SiO₂。然后，如图1C所示，在间隙壁绝缘层104pA、104Pb、104nA和104nB侧壁上分别形成间隙壁110pA、110pB、110nA以及110nB，此时会同时在第一绝缘层106的背侧生成第二绝缘层107，材料可以选择为SiN。接着实施离子注入工艺分别在PMOS区域形成源/漏极112pA与112pB，在NMOS区域上形成源/漏极112nA与112nB。接下来，如图1D所示，在间隙壁110pA、110pB、110nA以及110nB上面以CVD方法沉积一层氧化层作为蚀刻停止层108，其厚度为30～200埃。

然后，如图1E所示，在蚀刻停止层108上以CVD方法沉积一层高应力诱发层109，形成条件为，源气体的气压为5.5～6.5torr；功率为30～80w；所采用的源气体为SiH₄、NH₃与N₂的混合气体，SiH₄气体流速为20～30sccm，NH₃气体流速为20～100sccm，N₂气体流速为15000～25000sccm，温度400～450摄氏度，压力为950MPa。其中，sccm是标准状态下，也就是1个大气压、25摄氏度下每分钟1立方厘米(1ml/min)的流量，1torr≈133.32帕斯卡。

接着，如图1F所示，在高应力诱发层109上涂敷一层具有图案的光刻胶(未示出)，进行光刻，再施以干法刻蚀步骤以便去除PMOS区域上的部分高应力诱发层109，并使用标准清洗液将刻蚀残留物清洗干净并进行高温退火，形成高应力诱发层109’。所述标准清洗液为氨水、双氧水、水的混合液。

最后，使用湿法刻蚀将NMOS区域上的高应力诱发层109’去除，如图1G所示，蚀刻液例如选择磷酸溶液。由于湿法刻蚀属于各向同性即刻蚀在所有方向(横向，纵向)同时刻蚀，并且晶圆浸泡在化学液体中，所以衬底101背面的第二绝缘层107同时被去除。

然而，在进行了SMT处理的半导体器件中，由于第二绝缘层107被去除了，因此半导体器件的衬底背面一侧将直接与机台接触并接地，此时当对半导体器件的表面进行等离子处理时，接地的衬底背面一侧会自动从接地一端吸引电子来中和等离子枪所发射的正电荷。电荷在半导体器件中的这种移动导致了从栅电极103p和103n向衬底101产生放电电流现象，这种放电电流会破坏栅电极103p和103n，从而使半导体器件的特性变差，即产生所谓的等离子体损伤(PID)，破坏了器件的性能。

因此，需要一种方法，能够有效地克服在进行了SMT处理之后的半导体器件受到等离子体损伤的问题，以便降低半导体器件生产的成本，提高良品率。

发明内容

本发明解决的技术问题是使用湿法刻蚀去除第二高应力诱发层时，衬底背面的第二绝缘层同时被去除而导致在等离子体处理过程中从栅电极向衬底产生放电电流从而破坏栅电极，进而造成半导体器件遭受等离子体损伤的问题。

一种用于制造半导体器件的方法，所述方法包括下列步骤：提供已包括衬底和浅隔离沟槽结构的硅片，分别在PMOS和NMOS区域上形成栅氧化层和栅电极；在PMOS和NMOS的栅电极上分别形成间隙绝缘层，在衬底背面形成第一绝缘层；在间隙绝缘层上形成间隙壁，并在第一绝缘层背面形成第二绝缘层；在硅片上形成蚀刻停止层，接着在蚀刻停止层上形成第一高应力诱发层；干法刻蚀PMOS区域上的部分第一高应力诱发层并用标准清洗液清洗硅片并高温退火，形成第二高应力诱发层；干法刻蚀NMOS上第二高应力诱发层。

优选的，所述第一绝缘层的成分为SiO₂。

优选的，所述第二绝缘层的成分为SiN。

优选的，所述第一高应力诱发层和第二高应力诱发层的成分为SiN。

优选的，所述SiN的形成条件为：源气体的气压为5.5～6.5torr；功率为30～80w；所采用的源气体为SiH₄、NH₃与N₂的混合气体，SiH₄气体流速为20～30sccm，NH₃气体流速为20～100sccm，N₂气体流速为15000～25000sccm，温度400～450摄氏度，压力为950MPa。

优选的，所述蚀刻停止层的成分为SiO₂，形成厚度为100～200埃。

优选的，所述刻蚀所述第一高应力诱发层、第二高应力诱发层和蚀刻停止层的步骤采用的是干法刻蚀工艺。

优选的，所述高应力诱发层相对于所述蚀刻停止层的干法刻蚀选择率为50∶1。

优选的，所述干法刻蚀的形成条件为，采用一组包括CF4、BCl3、CH2F2、CHF3和N2的气体中选用的混合气体进行的反应性离子刻蚀，刻蚀时间为10～50秒，刻蚀所需工作温度为15～35摄氏度。

优选的，所述标准清洗液清洗硅片采用浓度为29％的氨水、浓度为30％双氧水以及水按1∶2∶50的比例组成的混合物。

与现有的技术相比，本发明具有以下优点：所述方法采用干法刻蚀工艺刻蚀第二高应力诱发层，从而避免现有工艺在刻蚀过程中将第二绝缘层去除。第一绝缘层和第二绝缘层可以有效地将半导体晶片与机台相隔离，克服了在等离子体处理过程中从栅电极向衬底产生放电电流从而破坏栅电极，进而造成半导体器件遭受等离子体损伤的问题。

附图说明

图1A至1G为现有半导体器件制作方法结构示意图；

图2为本发明半导体器件制做方法的流程图；

图3A至3G为本发明半导体器件制作方法结构示意图。

具体实施方式

为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何在应力记忆技术中采用干刻蚀方法移除高应力诱发层来解决等离子体损伤的问题。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

为了克服应力记忆技术中等离子体损伤的问题，本发明提出在应力记忆技术中采用干法刻蚀移除高应力诱发层。参照图3A至图3F，示出根据本发明的在应力记忆技术中采用干刻蚀方法移除高应力诱发层以避免在移除高应力诱发层时同时移除绝缘层的半导体器件制作工艺中各个步骤的剖视图。

包括以下步骤，步骤S301，提供已包括衬底和浅隔离沟槽结构的硅片，分别在已定义为PMOS和NMOS区域上形成栅氧化层和栅电极；步骤S302，在PMOS和NMOS的栅电极上分别形成间隙绝缘层，在衬底背面形成第一绝缘层；步骤S303，在间隙绝缘层上形成间隙壁，并在第一绝缘层背面形成第二绝缘层；步骤S304，在硅片上形成蚀刻停止层，接着在蚀刻停止层上形成第一高应力诱发层；步骤S305，干法刻蚀PMOS区域上的部分第一高应力诱发层并用酸性溶液清洗硅片，形成第二高应力诱发层；步骤S306，干法刻蚀第二高应力诱发层。

步骤S301，提供已包括衬底和浅隔离沟槽结构的硅片，分别在已定义为PMOS和NMOS区域上形成栅氧化层和栅电极。

如图3A所示，提供一衬底301，材料可以选择为单晶硅衬底，包括包含掺杂N-阱区供PMOS元件区域和掺杂P-阱区供NMOS元件区域以及浅沟隔离结构305。在衬底301上沉积一层栅氧化层302，可以选择为利用氧化工艺在氧蒸气环境中温度约在800～1000摄氏度下在P-阱区和N-阱区上分别形成栅氧化层302p和302n。然后在栅氧化层302p和302n上以化学气相沉积(CVD)法沉积一层掺杂多晶硅层以分别形成栅电极303p和303n。

步骤S302，在PMOS和NMOS的栅电极上分别形成间隙绝缘层，在衬底背面形成第一绝缘层。

如图3B所示，通过CVD方法在栅极氧化层302p、栅电极303p的侧壁上分别形成间隙壁绝缘层304pA以及304pB，在栅极氧化层302n、栅电极303n的侧壁上分别形成上分别形成间隙壁绝缘层304pA以及304pB，以及衬底301上面长同样成分的第一绝缘层306，材料选择为SiO₂。

步骤S303，在间隙绝缘层上形成间隙壁，并在第一绝缘层背面形成第二绝缘层。

然后，如图3C所示，在间隙壁绝缘层304pA、304pB、304nA和304nB的侧壁上形成间隙壁306pA、306Pb、306nA以及306nB，此时会同时在第一绝缘层306的背侧生成第二绝缘层307，材料可以选择为SiN。接着实施离子注入工艺在PMOS和NMOS分别形成源/漏极312pA、312pB和312Na、312nB。

步骤S304，在硅片上形成蚀刻停止层，接着在蚀刻停止层上形成第一高应力诱发层。

接下来，如图3D所示，在硅片上以CVD方法沉积一层氧化层作为蚀刻停止层308，其厚度为100～200埃。然后，在蚀刻停止层308上以CVD 方法沉积一层第一高应力诱发层309，形成条件为，源气体的气压为5.5～6.5torr，优选为6torr；功率为30～80w，优选为55w；所采用的源气体为SiH₄、NH₃与N₂的混合气体。SiH₄气体流速为20～30sccm，优选为25sccm，NH₃气体流速为20～100sccm，优选为50sccm，N₂气体流速为15000～25000sccm，优选为20000sccm，温度400～450摄氏度，优选为400摄氏度，压力为950MPa。其中，sccm是标准状态下，也就是1个大气压、25摄氏度下每分钟1立方厘米(1ml/min)的流量，1torr≈133.32帕斯卡。

步骤S305，干法刻蚀PMOS区域上的部分第一高应力诱发层后用标准清洗溶液清洗硅片并高温退火，形成第二高应力诱发层。

在硅片上形成一层光刻胶并图形化，采用干法刻蚀的方法将PMOS上的部分第一高应力诱发层309去除，用标准清洗液清洗硅片表面并高温退火形成如图3E所示的第二高应力诱发层309’。标准清洗液采用浓度为29％的氨水、浓度为30％双氧水以及水按1∶2∶50的比例组成的混合物。

步骤S306，干法刻蚀第二高应力诱发层。

最后，如图3F所示，施以干法刻蚀将NMOS区域上第二高应力诱发层309’去除，蚀刻速率为800埃/s。干法刻蚀只移除硅片上的第二高应力诱发层309’，而不会去除掉硅片面背的第一绝缘层306和第二绝缘层307。这样，第一绝缘层306和第二绝缘层307可以有效地将半导体晶片与机台相隔离，克服了在等离子体处理过程中从栅电极向衬底产生放电电流从而破坏栅电极，进而造成半导体器件遭受等离子体损伤的问题。

本发明采用的干法刻蚀具体工艺参数为，所述第二高应力诱发层相对于所述蚀刻停止层的干法刻蚀选择率为50∶1。采用一组包括CF4、BCl3、CH2F2、CHF3和N2的气体中选用的混合气体进行的反应性离子刻蚀，刻蚀时间为10～50秒，刻蚀所需工作温度为15～35摄氏度。

现有技术考虑到能够彻底去除高应力诱发层，所以采用湿法刻蚀高应力诱发层而不采用干法刻蚀，由于本发明中干法刻蚀选择率为50∶1远高于现有干法刻蚀选择率的20∶1，所以同样能够达到彻底去除高应力诱发层目的并避免因湿法刻蚀而将第一绝缘层和第二绝缘层去除。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims

1.一种用于制造半导体器件的方法，所述方法包括下列步骤：

提供已包括衬底和浅隔离沟槽结构的硅片，分别在PMOS和NMOS区域上形成栅氧化层和栅电极；

在PMOS和NMOS的栅电极上分别形成间隙绝缘层，在衬底背面形成第一绝缘层；

在间隙绝缘层上形成间隙壁，并在第一绝缘层背面形成第二绝缘层；

在硅片正面形成蚀刻停止层，接着在蚀刻停止层上形成第一高应力诱发层；

干法刻蚀PMOS区域上的部分第一高应力诱发层并用标准清洗液清洗硅片并高温退火，形成第二高应力诱发层；

干法刻蚀NMOS区域上第二高应力诱发层。

2.如权利要求1所述的用于制造半导体器件的方法，其特征在于，所述第一绝缘层的成分为SiO₂。

3.如权利要求1所述的用于制造半导体器件的方法，其特征在于，所述第二绝缘层的成分为SiN。

4.如权利要求1所述的用于制造半导体器件的方法，其特征在于，所述第一高应力诱发层和第二高应力诱发层的成分为SiN。

5.如权利要求4所述的用于制造半导体器件的方法，其特征在于，所述SiN的形成条件为：源气体的气压为5.5～6.5torr；功率为30～80w；所采用的源气体为SiH₄、NH₃与N₂的混合气体，SiH₄气体流速为20～30sccm，NH₃气体流速为20～100sccm，N₂气体流速为15000～25000sccm，温度400～450摄氏度，压力为950MPa。

6.如权利要求1所述的用于制造半导体器件的方法，其特征在于，所述蚀刻停止层的成分为SiO₂，形成厚度为100～200埃。

7.如权利要求1所述的用于制造半导体器件的方法，其特征在于，所述刻蚀所述第一高应力诱发层、第二高应力诱发层和蚀刻停止层的步骤采用的是干法刻蚀工艺。

8.如权利要求1所述的用于制造半导体器件的方法，其特征在于，所述干法刻蚀的形成条件为：采用一组包括CF4、BCl3、CH2F2、CHF3和N2的气体中选用的混合气体进行的反应性离子刻蚀，刻蚀时间为10～50秒，刻蚀所需工作温度为15～35摄氏度。

9.如权利要求1所述的用于制造半导体器件的方法，其特征在于，所述第一和第二高应力诱发层相对于所述蚀刻停止层的干法刻蚀选择率为50∶1。

10.如权利要求1所述的用于制造半导体器件的方法，其特征在于，所述标准清洗液清洗硅片采用浓度为29％的氨水、浓度为30％双氧水以及水按1∶2∶50的比例组成的混合物。