CN102077347A - 存储单元阵列以及其制造方法、非易失性存储装置、存储单元 - Google Patents

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Abstract

存储单元阵列的制造方法，在所述存储单元阵列中，多个第一导电体层(2)和多个第二导电体层(14)相互立体交叉地被延设在半导体衬底(1)上，在多个第一导电体层(2)和多个第二导电体层(14)的各个立体交叉部配置有电流控制元件(10)和电阻变化元件(23)电连接且串联连接而构成的存储单元，所述制造方法包括：形成第一层间绝缘膜(3)的工序；在第一层间绝缘膜(3)形成接触孔的工序；在所述接触孔内以及第一层间绝缘膜(3)上推及第一柱塞材料(4)的工序；第一抛光工序，对第一柱塞材料(4)进行抛光直到第一层间绝缘膜(3)露出为止；在第一抛光工序之后，将成为电流控制元件(10)的第一电极(6)的导电体膜(6a)堆积在第一柱塞材料(4)以及第一层间绝缘膜(3)上的工序；以及第二抛光工序，对导电体膜(6a)的表面进行抛光。

Description

存储单元阵列以及其制造方法、非易失性存储装置、存储单元
技术领域
本发明涉及将非易失性存储元件作为存储单元来利用的存储单元阵列以及其制造方法等，该非易失性存储元件是将电阻变化元件和对在该电阻变化元件流动的电流进行控制的电流控制元件串联连接而构成的。
背景技术
近些年，利用电阻变化层的存储作用来存储信息的电阻变化元件的研究很盛行。
用于该电阻变化元件的电阻变化层是，主要由金属氧化物构成的材料所构成的薄膜。若在电阻变化层施加电压脉冲，则其电阻值发生变化，变化后的电阻值不挥发地被保持。若将电阻变化层的高电阻状态和低电阻状态分别对应于例如二值数据的“1”和“0”，则能够使电阻变化元件存储二值数据。
对于为了发生电阻变化而施加到电阻变化元件的电压的大小、或按照施加的电压而流动的电流的大小，能够充分使电阻变化层的物理状态发生变化且不破坏电阻变化层的程度即可，也可以多次施加这些大小的电压脉冲。
通过在多个字符线与多个位线的立体交叉部的每一个上配置包含电阻变化元件的存储单元，从而能够构成所谓交叉点型的存储单元阵列。
周知的是，在交叉点型的存储单元阵列中，在向选择出的存储单元(选择单元)写入数据时、或在从电阻变化元件读出数据时，因在没有选择的存储单元(非选择单元)流动的漏电流的影响，而会导致非选择单元的数据发生变化的所谓写入干扰或读出干扰的障碍。
因此，一般而言，在利用了交叉点型的存储单元阵列的非易失性存储装置中，设置用于防止写入干扰或读出干扰的结构。
对于利用了交叉点型的存储单元阵列、且能够抑制读出干扰的发生的非易失性存储装置的一个例子，提出了一种非易失性存储装置，该非易失性存储装置包括将存储单元配置为矩阵状而构成的存储单元阵列，该存储单元由电阻变化元件和二极管(电流控制元件)的串联电路构成(例如，参照专利文献1)。
专利文献1所述的非易失性存储装置包括将非易失性存储元件作为存储单元来利用的存储单元阵列，该非易失性存储元件是将电阻变化元件和二极管串联连接而构成的，存储单元的两端分别连接于字符线以及位线。
将规定的读出电压(二极管的导通电压以上的电压)经由选择单元连接的字符线以及位线施加到选择单元，从而进行从选择单元的数据的读出。
此时，被施加到选择单元连接的字符线的电压与被施加到位线的电压的中间的电压，被施加到不连接于选择单元的字符线以及位线。也就是说，读出电压的大致一半的电压，被施加到连接于与选择单元相同的字符线或位线的非选择单元(半选择单元)。
因此，若将读出电压设定为不足于二极管的导通电压的两倍，则被施加到半选择单元的电压成为不足于二极管的导通电压，从半选择单元的漏电流因二极管的非线性的电压电流特性而被抑制到微小的大小。据此，能够防止读出干扰。
(先行技术文献)
(专利文献)
专利文献1：(日本)特开2004-319587号公报
然而，在所述的结构的交叉点型的非易失性存储装置中，存在以下的问题。
也就是说，在从选择单元读出数据时，由于读出电压的大致一半的电压被施加到多个非选择单元(例如半选择单元)，因此与二极管的非线性的电压电流特性相对应的微小的漏电流流动。也就是说，在交叉点型的存储单元阵列中，虽然能够将从非选择单元的漏电流变得微小，但是，不能完全消除。
因此，存储单元阵列的规模(矩阵尺寸)越大，非选择单元的数量就越多且漏电流就越增多，漏电流就会达到从选择单元的数据读出工作被阻碍的大小。这意味着，按照二极管的电特性(特别是，漏电流的大小)，矩阵尺寸的上限被限制。
一般而言，在半导体衬底上设置由存储单元阵列和周边电路构成的多个部件，从而构成大容量的非易失性存储装置，该存储单元阵列占有与矩阵尺寸相对应的面积，该周边电路用于驱动该存储单元阵列且需要不依据矩阵尺寸的固定的面积。
据此，在因二极管的漏电流大而不能使存储单元阵列的矩阵尺寸变大的情况下，不得不使周边电路的面积对存储单元阵列的面积的比率相对大。其结果为，阻碍非易失性存储装置的高集成化。
发明内容
为了解决所述的问题，本发明的目的在于提供在将非易失性存储元件作为存储单元来利用的存储单元阵列中适于减少电流控制元件的漏电流的构造、以及这些构造的存储单元阵列的制造方法，所述非易失性存储元件是将电阻变化元件和对在该电阻变化元件流动的电流进行控制的电流控制元件串联连接而构成的。
为了解决所述的问题，本发明的一个局面中的存储单元阵列，包括：半导体衬底；多个第一导电体层，相互平行地被延设在所述半导体衬底上；层间绝缘膜，被形成为覆盖所述第一导电体层；多个第二导电体层，相互平行被延设在所述层间绝缘膜的上方，且与所述多个第一导电体层立体交叉；柱塞，被形成在所述多个第一导电体层与所述多个第二导电体层的各个立体交叉部，且贯穿所述层间绝缘膜，以所述柱塞的下端面与所述第一导电体层电连接；以及存储单元，在所述多个第一导电体层与所述多个第二导电体层的各个立体交叉部，所述存储单元被形成在所述柱塞的上端面与所述第二导电体层之间，以所述存储单元与所述柱塞的上端面以及所述第二导电体层电连接，所述存储单元的每一个具备：电流控制元件，被形成为覆盖所述柱塞的所述上端面，且具有非线性的电流电压特性；以及电阻变化元件，与所述电流控制元件电连接且串联连接，按照被施加的电压脉冲，电阻值发生可逆变化，所述柱塞的所述上端面被形成为第一凹形状，所述电流控制元件具备第一电极、电流控制层、以及第二电极，所述第一电极覆盖所述柱塞的所述上端面，所述电流控制层被形成在所述第一电极的上方，所述第二电极被形成在所述电流控制层的上方，所述第一电极的所述柱塞的所述上端面的中央部上的厚度比所述柱塞的所述上端面的周缘部上的厚度厚，厚度的相差最大不超过所述第一凹形状的深度。
根据这些结构，由于具有所述第一电极的所述柱塞的所述上端面的中央部上的厚度比所述柱塞的所述上端面的周缘部上的厚度厚，厚度的相差最大不超过所述第一凹形状的深度这特征形状，因此，因所述第一凹形状而引起的段差在所述第一电极的上面被缩小或除去。例如，所述第一电极的上面成为比所述第一凹形状浅的第二凹形状、或成为大致平坦。
所述电流控制层被设置在段差被缩小或除去后的所述第一电极上，从而难以导致所述电流控制层局部性且过多地变薄。其结果为，发生漏路径的可能性变少，能够抑制作为所述电流控制元件的电特性的劣化的漏电流的增大或绝缘破坏耐压的降低。
得到的电特性良好的(特别是，漏电流小)电流控制元件，因此，在将包括这些电流控制元件的多个存储单元配置为矩阵状而构成的存储单元阵列中，能够容易将矩阵尺寸变大。
如上所述，若能够将矩阵尺寸变大，则能够使周边电路的面积对存储单元阵列的面积的比率相对小，因此，在实现大容量的非易失性存储装置时，能够容易实现高集成化。
并且，优选的是，在所述存储单元阵列中也可以，位于所述柱塞的所述上端面的上方的所述第一电极的上面为第二凹形状，所述第二凹形状的深度比所述电流控制层的厚度小。
并且，更优选的是，位于所述柱塞的所述上端面的上方的所述第一电极的上面也可以大致平坦。
根据这些结构，能够进一步加强难以导致所述电流控制层的膜厚局部性且过多地变薄这效果，因此能够期待发生漏路径的可能性更降低，电流控制元件的漏电流更小。
并且，也可以是，在本发明的一个局面中的存储单元阵列中，所述电阻变化元件具备电阻变化层以及第三电极，所述电阻变化层被形成为与所述电流控制元件的所述第二电极相接，所述第三电极被形成在所述电阻变化层的上方，叠层构造体作为所述电阻变化元件来发挥功能，所述叠层构造体由所述第二电极、所述电阻变化层、以及所述第三电极构成。
根据这些结构，由于电流控制元件和电阻变化元件被形成为一体，因此能够省略在电流控制元件和电阻变化元件分别被形成时所需要的第二柱塞。通过省略第二柱塞，从而寄生电容减少，并信号延迟减少，能够实现高速工作。并且，由于不需要形成第二柱塞，因此，能够使制造工序简化，得到减少制造成本的效果。
并且，也可以是，在本发明的一个局面中的存储单元阵列中，所述第一电极或所述第二电极由氮化钽构成，所述电流控制层由氮化硅构成。
根据其结构，能够实现具有高的导通电流、低的断开电流、以及高的绝缘破坏耐压的电流控制元件。
并且，本发明的一个局面中的存储单元阵列的制造方法，在所述存储单元阵列中，多个第一导电体层和多个第二导电体层相互立体交叉地被延设在半导体衬底上，在所述多个第一导电体层与所述多个第二导电体层的各个立体交叉部配置有存储单元，所述存储单元的每一个具备电流控制元件以及电阻变化元件，所述电流控制元件具备所述第一电极、电流控制层以及第二电极，且具有非线性的电流电压特性，所述电流控制层被形成在所述第一电极的上方，所述第二电极被形成在所述电流控制层的上方，所述电阻变化元件，与所述电流控制元件电连接且串联连接，按照被施加的电压脉冲，电阻值发生可逆变化，所述制造方法包括：第一导电体层形成工序，在所述半导体衬底上形成所述多个第一导电体层；层间绝缘膜形成工序，形成层间绝缘膜，以覆盖所述多个第一导电体层；接触孔形成工序，在所述层间绝缘膜的各个所述存储单元的对应位置，形成贯穿所述层间绝缘膜而达到所述多个第一导电体层的接触孔；柱塞材料堆积工序，将柱塞材料堆积在所述接触孔内以及所述层间绝缘膜上；第一抛光工序，对所述柱塞材料进行抛光直到所述层间绝缘膜露出为止；导电体膜堆积工序，在所述第一抛光工序之后，将成为所述电流控制元件的所述第一电极的导电体膜堆积在所述柱塞材料以及所述层间绝缘膜上；以及第二抛光工序，对所述导电体膜的表面进行抛光。
根据这些方法，在所述第一抛光工序中，所述柱塞材料的上端面成为凹形状，在成为所述第一电极的所述导电体膜的上面临时形成该凹形状所反映的段差，然后，在所述第二抛光工序中，所述导电体膜的上面的段差被缩小或除去。
其结果为，所述电流控制元件的所述电流控制层被设置在段差被缩小或除去后的所所述导电体膜的上方，因此，难以导致所述电流控制层的膜厚局部性地变薄，能够防止发生漏路径，能够使电流控制元件的漏电流变小。
并且，优选的是，在所述第二抛光工序中也可以，以化学机械抛光法来对所述导电体的表面进行抛光。
据此，通过以化学机械抛光法来对第一电极的上面进行抛光，从而能够加工为第二凹部的深度变低、第一电极的上面大致平坦。
本发明，本发明除了可以以这些存储单元阵列以及存储单元阵列的制造方法来实现以外，也可以以包含这些存储单元阵列的非易失性存储装置来实现，并且，可以以这些存储单元阵列中包含的存储单元来实现。
根据本发明的存储单元阵列具有以下的特征形状，即，各个存储单元的电阻变化元件被形成在柱塞的上方，所述柱塞的第一凹形状的端面露出在层间绝缘膜的表面，并且，所述第一电极的所述柱塞的所述上端面的中央部上的厚度比所述柱塞的所述上端面的周缘部上的厚度厚，厚度的相差最大不超过所述第一凹形状的深度。
因此，因所述第一凹形状而引起的段差在所述第一电极的上面被缩小或除去。例如，所述第一电极的上面成为比所述第一凹形状浅的第二凹形状、或成为大致平坦。
所述电流控制层被设置在段差被缩小或除去后的所述第一电极上，从而难以导致所述电流控制层局部性且过多地变薄。其结果为，所述电流控制层发生漏路径的可能性变少，能够抑制作为所述电流控制元件的电特性的劣化的漏电流的增大或绝缘破坏耐压的降低。
得到的电特性良好的(特别是，漏电流小)电流控制元件，因此，在将包括这些电流控制元件的多个存储单元配置为矩阵状而构成的存储单元阵列中，能够容易将矩阵尺寸变大。若能够将矩阵尺寸变大，则能够使周边电路的面积对存储单元阵列的面积的比率相对小，因此，在实现大容量的非易失性存储装置时，能够容易实现高集成化。
附图说明
图1(a)是示出本发明的实施方式1的用于存储单元阵列的一个存储单元的构造的一个例子的概要截面图。
图1(b)是示出本发明的实施方式1的非易失性存储装置的功能结构的一个例子的方框图。
图2(a)至(f)是示出本发明的实施方式1的存储单元的制造方法的一个例子的工序截面图。
图3是示出本发明的实施方式2的存储单元的构造的一个例子的概要截面图。
图4(a)至(f)是示出本发明的实施方式2的存储单元的制造方法的一个例子的工序截面图。
图5是示出本发明的实施方式3的存储单元的构造的一个例子的概要截面图。
图6(a)至(g)是示出本发明的实施方式3的存储单元的制造方法的一个例子的工序截面图。
图7(a)是实施例1的电流控制元件的截面SEM相片，图7(b)是截面模式图。
图8(a)是实施例2的电流控制元件的截面SEM相片，图8(b)是截面模式图。
图9是示出比较例、实施例1、实施例2的每一个的电流控制元件的施加电压-电流密度特性的图表。
图10(a)、(b)是示出比较例、实施例1的每一个的电流控制元件的绝缘破坏特性的图表。
图11是示出比较例的非易失性存储元件的构造的一个例子的模式图。
图12(a)至(d)是示出比较例的电流控制元件的制造方法的一个例子的工序截面图。
图13(a)是比较例的电流控制元件的截面SEM相片，图13(b)是截面模式图。
具体实施方式
(由比较例的问题的研究)
本申请的发明人们，为了详细研究所述的问题，制造作为比较例的多个电流控制元件，测量了其电特性(特别是，漏电流)。比较例的电流控制元件是，根据后述的惯用的制造方法来制造的。
对于比较例中的电流控制元件的漏电流，根据样本存在不均匀性，具有代表性的漏电流为2.76μA/μm2。在此，漏电流被定义为向电流控制元件施加电压Von的二分之一的电压的Voff时流动的电流，电压Von是流动所希望的导通电流Ion所需要的。
根据测量出的漏电流的值，在计算将由比较例的电流控制元件和电阻变化元件构成的非易失性存储元件作为各个存储单元来利用的存储单元阵列能够正常工作的最大的矩阵尺寸的情况下，其上限为16单元(4单元×4单元)。
明确的是，由以惯用的制造方法来制造的比较例的电流控制元件，只能构成矩阵尺寸小的存储单元阵列，不能实现非易失性存储装置的高集成化。
本申请的发明人们，如下推测比较例的电流控制元件中的漏电流大的原因。以后，利用图11至图13进行说明。
图11是示出比较例的利用电流控制元件10构成的非易失性存储元件的构造的一个例子的模式图。
图11所示的非易失性存储元件包括半导体衬底1、被形成在半导体衬底1的上方的第一导电体层2、以及被形成在第一导电体层2的上方的第一层间绝缘膜3。在第一层间绝缘膜3形成有贯穿第一层间绝缘膜3而达到第一导电体层2的导电性的第一柱塞4，在第一柱塞4的上端面和第一层间绝缘膜3的上方形成有电流控制元件10。
电流控制元件10包括第一电极6、第二电极9、以及被形成在第一电极6与第二电极9之间的作为半导体层或绝缘体层的电流控制层8。在电流控制元件10的上方形成有第二导电体层14，在第二导电体层14与电流控制元件10之间形成有电阻变化元件23。
电流控制元件10的各个层被形成为，中央部向半导体衬底1以相同的程度来凹下的形状。第一柱塞4的上端面被形成为凹形状，来形成第一凹部5。第一电极6的位于第一柱塞4的上方的上面被形成为凹形状，来形成第二凹部7。第一凹部的深度以及第二凹部的深度，在半导体衬底1上制造的各个样本中大致相等，均为10至40nm。
而且，尺寸的范围的标记表示在半导体衬底上试制了的多个样本中的不均匀性(所谓面内不均匀性)，应该注意各个样本分别具有确定性的尺寸。以下，同样标记面内不均匀性。
在此，第一凹部5的深度被定义为，第一柱塞4的上端面的最下点与位于第一柱塞4和第一层间绝缘膜3的边界的最上点的、在垂直于衬底的方向上的段差(图11中的A)。并且，第二凹部7的深度被定义为，第一电极6的上面的位于第一柱塞4的上端面的正上方的区域中包含的最下点与最上点的、在垂直于衬底的方向上的段差(图11中的B)。
其次，说明在比较例的电流控制元件的制造中采用的惯用的制造方法。
图12(a)至图12(d)是示出比较例的电流控制元件的制造方法的一个例子的工序截面图。
首先，在图12(a)示出的工序中，在半导体衬底1的上方形成第一导电体层2，在半导体衬底1的上方形成第一层间绝缘膜3，以覆盖第一导电体层2。而且，如图12(b)示出，通过通常的曝光过程以及显影过程，形成规定的图案的抗蚀膜(图中没有示出)，以该抗蚀膜为遮罩，来形成达到第一导电体层2的接触孔16。
其次，在图12(c)示出的工序中，以CVD(Chemical VoporDeposition：化学气相沉积)或溅射，将成为第一柱塞4的作为导电体的柱塞材料17埋入到接触孔16内，并且堆积在第一层间绝缘膜3的上方。
其次，在图12(d)示出的工序中，以CMP(Chemical MechanicalPolish：化学机械抛光)或回蚀(Etch Back)，对被形成在第一层间绝缘膜3的上方的柱塞材料17进行抛光。此时，对柱塞材料17进行抛光直到第一层间绝缘膜3的上面露出为止，以在第一层间绝缘膜3的上面不残留柱塞材料17的残渣。埋入在接触孔16内的柱塞材料17成为第一柱塞4。
该工序中，产生埋入在接触孔16内的第一柱塞4的上端面和第一层间绝缘膜3的上面的局部性的段差，来形成第一凹部5。第一凹部5被形成的理由是，柱塞材料17被抛光的速度比第一层间绝缘膜3被抛光的速度快。
接着，在第一凹部5的上方，将成为第一电极6的导电体膜、成为电流控制层8的半导体膜或绝缘体膜、成为第二电极9的导电体膜，按照其顺序堆积后，进行由光刻等的周知的过程的图案成形(图中没有示出)。其结果为，如图11所示，在第一凹部5的上部区域形成电流控制元件10。
此时，在第一凹部5的上方，第一电极6、电流控制层8、第二电极9依次被叠层，因此，如图11所示，第一柱塞4的上端面的凹形状反映到位于第一凹部5的正上方的第一电极6的上面，从而形成与第一凹部5的形状大致相同的第二凹部7。并且，电流控制层8和第二电极9，分别以均匀的厚度来堆积在第二凹部7的上方，因此形成与第二凹部7大致相同的形状的凹部。其结果为，电流控制元件10的各个层被形成为大致相同的深度的凹形状。
到此为止，是为了制造比较例的电流控制元件而采用的制造方法，也是在半导体装置的制造中惯用的方法的一个例子。
然后，形成覆盖电流控制元件10的第二层间绝缘膜11以及第二柱塞12，进一步，形成电阻变化元件23、第三层间绝缘膜18、第三柱塞19、第二导电体层14、以及钝化膜15，从而能够制造图11所示的非易失性存储元件，所述电阻变化元件23具有下部电极20、电阻变化层21、上部电极22。
观察了针对比较例的电流控制元件10制造的一个样本的截面。
图13(a)是比较例的电流控制元件10的截面SEM(Scanning ElectronMicroscope：扫描电子显微镜)相片，图13(b)是其截面模式图。对于电流控制元件10的各个构成要素，附上图11的对应的构成要素的符号，省略说明。
如图13(a)、(b)示出，在具有第一柱塞4的第一层间绝缘膜3上形成有电流控制元件10。在第一柱塞4的上端面形成有第一凹部5，在第一电极6的上面形成有第二凹部7。在此，第一凹部的深度A为38nm，第二凹部的深度B为38nm，电流控制层8的膜厚C为10nm。
本申请的发明人们，根据从图13(a)、(b)中看出的比较例的电流控制元件10的形状，如下推测比较例的电流控制元件10中漏电流多的原因。
也就是说，根据在比较例的电流控制元件10的制造中采用的制造方法，产生第一层间绝缘膜3的上面和第一柱塞4的上端面的段差，在第一柱塞4的上端面形成第一凹部5。若在第一凹部5的上方形成电流控制元件10，如上所述，则电流控制元件10被形成为第一凹部5的形状所反映的形状。
在此，根据样本，构成电流控制元件10的电流控制层8的膜厚C薄即5至30nm，若局部变得更薄，则有可能导致电阻值的过多的降低或短路。并且，在图13(b)所示的样本中，与第二凹部7的深度B的38nm相比，电流控制层8的膜厚C薄即10nm，因此存在电流控制层8产生段的中断的可能性。
如此推测为，第一柱塞4的上端面的凹形状反映到第一电极6以及电流控制层8的形状，因此电流控制元件10被形成为凹下的形状，这成为漏电流的增加或样本间的不均匀性的原因的可能性大。
本申请的发明人们，根据如上所述的推测提出了缩小或消除电流控制层8的凹处来试图电流控制元件的电特性的提高、利用这些电流控制元件的存储单元阵列、以及这些存储单元阵列的制造方法。
因此，在本发明的电流控制元件中，第一电极6被形成为具有特征性的形状，即，第一柱塞4的上端面的中央部上的厚度比第一柱塞4的上端面的周缘部上的厚度厚，厚度的相差最大不超过第一柱塞4的上端面的凹形状的深度。据此，由第一柱塞4的上端面的凹形状的段差，在第一电极6的上面被缩小或消除，因此电流控制层8的凹处也被缩小或消除。
以下，详细说明本发明的实施方式。
(实施方式1)
利用图1至图2说明，本发明的实施方式1涉及的将非易失性存储元件作为存储单元来利用的存储单元阵列以及这些存储单元阵列的制造方法，该非易失性存储元件是将电阻变化元件和二极管串联连接而构成的。
图1(a)是示出本发明的实施方式1涉及的用于存储单元阵列的一个存储单元的构造的一个例子的概要截面图。图1(b)是示出将这些存储单元配置为矩阵状而构成的非易失性存储装置的功能结构的一个例子的方框图。
如图1(a)所示，实施方式1的存储单元被形成在半导体衬底1上。例如，半导体衬底1由硅衬底构成。在半导体衬底1的上方形成有第一导电体层2，形成有第一层间绝缘膜3，以覆盖半导体衬底1的表面和第一导电体层2。例如，第一层间绝缘膜3由硅氧化膜构成。
在该第一层间绝缘膜3上形成有电流控制元件10。具体而言，在第一层间绝缘膜3上形成有第一电极6，在第一电极6的上方形成有电流控制层8，在电流控制层8的上方形成有第二电极9。
例如，第一电极6以及第二电极9由具有导电性的氮化钽构成。例如，电流控制层8由氮化硅、氧化硅、氧化钽等构成。特别是，第一电极6或第二电极9由氮化钽形成，并且，电流控制层8由氮化硅形成，从而能够实现高的导通电流、低的断开电流、以及高的绝缘破坏耐压。
第一电极6被形成，以其上面成为大致平坦。在此假设，上面为大致平坦是指，即使在其表面不平行于衬底的情况下，也包括具有连续且不具有拐点的表面、且其最高点与最低点的差不足于5nm的情况。电流控制层8，以5至30nm的大致均匀的厚度来被形成在第一电极6的大致平坦的上面的上方。第一电极6的厚度(不位于第一柱塞4的正上方的部分的厚度)为20至100nm，第二电极9的厚度为20至100nm。
而且，贯穿第一层间绝缘膜3而形成有第一柱塞4，通过第一柱塞4，第一电极6和第一导电体层2电连接。
第一柱塞4的上端面与第一电极6相接，且具有向半导体衬底1方凹下的形状。将其凹处称为第一凹部5。第一凹部5的深度为10至40nm。
进而，第二层间绝缘膜11被形成，以覆盖电流控制元件10以及第一层间绝缘膜3，设置贯穿第二层间绝缘膜11的第二柱塞12。而且，在第二柱塞12以及第二层间绝缘膜11的上方形成电阻变化元件23。
电阻变化元件23由下部电极20、上部电极22、以及被形成在下部电极20和上部电极22之间的电阻变化层21构成。例如，下部电极20以及上部电极22由Pt、Ir、W、Cu、TaN等的金属构成。例如，电阻变化层21由缺氧型钽氧化物(TaOx)、缺氧型铪氧化物(HfOx)、缺氧型锆氧化物(ZrOx)等的缺氧型的过渡金属氧化物层构成。在此，缺氧型的过渡金属氧化物是指，含氧率比化学量论组成的过渡金属氧化物中的含氧率少的过渡金属氧化物。
通过贯穿第二层间绝缘膜11的第二柱塞12，电阻变化元件23的下部电极20和电流控制元件10的第二电极9连接。
而且，形成有第三层间绝缘膜18，以覆盖电阻变化元件23以及第二层间绝缘膜11上。在第三层间绝缘膜18的上方形成有第二导电体层14。而且，通过贯穿第三层间绝缘膜18而形成的第三柱塞19，第二导电体层14和电阻变化元件23的上部电极22连接。第二导电体层14和第三层间绝缘膜18由钝化膜15覆盖。
而且，电阻变化元件23可以被形成在电流控制元件10的下方即在第一电极6与第一导电体层2之间。例如，电阻变化元件23可以，在形成有第一柱塞4的接触孔中，被形成在第一柱塞4与第一导电体层2之间。
如图1(b)所示，实施方式1的非易失性存储装置是，交叉点型的非易失性存储装置的一个典型例，在半导体衬底上，将作为字符线的多个第一导电体层2和作为位线的多个第二导电体层14延设，以相互立体交叉，在多个第一导电体层2与多个第二导电体层14的各个立体交叉部配置存储单元24，从而构成非易失性存储装置。
存储单元24是将电阻变化元件23以及电流控制元件10电连接且串联连接而构成的非易失性存储元件，图1(a)所示的存储单元被利用。在图1(b)中，以可变电阻以及双向二极管的符号来分别表示电阻变化元件23以及电流控制元件10。
第一导电体层2的每一个，在图1(b)中与排列在横方向的多个存储单元24共同连接而作为字符线来发挥功能，与解码器25、图中没有示出的读出电路以及写入电路连接。也可以读出电路以及写入电路包含在解码器25中。第二导电体层14的每一个，在图1(b)中与排列在纵方向的多个存储单元24共同连接而作为位线来发挥功能，与解码器26连接。
例如，包含解码器25、解码器26、读出电路以及写入电路的周边电路由MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化层半导体场效晶体管)所构成的有源元件构成。
而且，本发明的非易失性存储装置，不仅限于将第一导电体层2以及第二导电体层14分别作为字符线以及位线来利用。也可以将第一导电体层2作为位线来利用，将第二导电体层14作为字符线来利用，从而构成交叉点型的非易失性存储装置。
如上所述，在实施方式1的非易失性存储装置中，由于电流控制元件10中的第一电极6的上面被形成为大致平坦，因此难以导致电流控制层8局部性且过多地变薄。其结果为，电流控制元件10发生漏路径的可能性变小，能够防止作为电流控制元件10的电特性的劣化的漏电流的增大或绝缘破坏耐压的降低。
因此，从被施加断开电压的非选择单元中仅流出充分小的漏电流，能够大幅度地减少读出干扰。因此，能够容易使矩阵尺寸变大。
其结果为，由于能够使周边电路的面积对存储单元阵列的面积的比变小，因此，在实现大容量的非易失性存储装置时，容易实现高集成化。
以下，对于实施方式1的存储单元阵列的制造方法，关注存储单元阵列中包含的一个存储单元进行说明。
图2(a)至(f)是示出实施方式1的存储单元的制造方法的一个例子的工序截面图。
如图2(a)所示，在半导体衬底1的上方形成第一导电体层2。例如，第一导电体层2是，以溅射来使铝和铜的合金层堆积，以干蚀来进行图案成形而成的布线的一部分。
而且，以CVD来在半导体衬底1的上方形成成为第一层间绝缘膜3的硅氧化膜，以覆盖第一导电体层2，然后，形成贯穿第一层间绝缘膜3而与第一导电体层2连接的第一柱塞4。在形成第一柱塞4时，如图12说明，产生第一柱塞4的上端面和第一层间绝缘膜3的上面的段差，来形成第一凹部5。
以CVD来使钨膜堆积，以CMP来对堆积的钨膜进行抛光直到第一层间绝缘膜3的上面露出为止，从而形成第一柱塞4。
该CMP中的钨膜的抛光速度为200nm/分，第一层间绝缘膜3的抛光速度为30nm/分。在此，由于钨膜的抛光速度比作为第一层间绝缘膜3的硅氧化膜的抛光速度快，因此能够防止在第一层间绝缘膜3上产生钨的抛光残留。而且，由于进行过度抛光，因此，发生第一柱塞4的上端面和第一层间绝缘膜3的上面的段差，在第一柱塞4的上端面形成第一凹部5。
并且，在由钨形成第一柱塞4的情况下，由以作为抛光材料的泥浆的化学作用(由像过氧化氢溶液或硫酸钾那样的氧化剂的作用)，也第一凹部5的深度变大。
作为这些CMP中的化学作用和机械作用的结果而产生的第一凹部5的深度为10至40nm。
其次，如图2(b)所示，使成为第一电极6的导电体膜6a堆积在第一层间绝缘膜3的上方，以覆盖第一柱塞4的上端面。此时，在第一凹部5的正上方的导电体膜6a的上面，形成第一凹部5的形状所反映的第二凹部7的形状。此时，第一凹部5的深度与第二凹部7的深度大致相同。
作为一个例子，以溅射来将具有导电性的氮化钽堆积60至80nm，从而形成导电体膜6a。并且，第二凹部7的深度为与第一凹部5的深度大致相同的10至40nm。
其次，如图2(c)所示，以利用了Cu抛光用的泥浆的CMP，对导电体膜6a进行20至50nm的抛光，直到第二凹部7消失而导电体膜6a的上面成为大致平坦为止。在该CMP中，进行抛光直到导电体膜6a的上面整体的高度与最低的部分一致为止。
作为一个例子，在第一电极6为氮化钽的情况下，在CMP中的氮化钽的抛光速度为60nm/分。按照抛光时间为20至50秒，能够对氮化钽的第一电极进行20至50nm的抛光。并且，在CMP中，对于与第一层间绝缘膜3或第一柱塞4的紧密性高的氮化钽膜，不剥离而能够进行抛光加工。
其次，如图2(d)所示，将成为电流控制层8的半导体膜或绝缘体膜8a堆积在上面被形成为大致平坦的导电体膜6a的上方，将成为第二电极9的导电体膜9a堆积在半导体膜或绝缘体膜8a的上方。
作为一个例子，通过以溅射来将氮化硅堆积10nm，从而形成半导体膜或绝缘体膜8a。并且，通过以溅射来将氮化钽堆积50nm，从而形成导电体膜9a。
其次，如图2(e)所示，通过以干蚀来对电体膜6a、半导体膜或绝缘体膜8a、以及导电体膜9a进行图案成形，从而形成由第一电极6、电流控制层8、以及第二电极9构成的电流控制元件10。
其次，如图2(f)所示，在第一层间绝缘膜3的上方形成第二层间绝缘膜11，以覆盖电流控制元件10。其次，形成贯穿第二层间绝缘膜11而与第二电极9连接的第二柱塞12。然后，将成为电阻变化元件23的下部电极20、电阻变化层21、上部电极22的电极膜、电阻变化膜、电极膜，按照其顺序堆积后，以干蚀来进行图案成形，从而形成电阻变化元件23。
成为电阻变化层21的电阻变化膜也可以，主要由缺氧型的过渡金属氧化物构成，为了电阻值的调整等而包含微量的杂质。通过进行将过渡金属作为目标材料来利用的反应溅射，从而形成这些电阻变化膜。而且，通过调整溅射时的对氩气体流量的氧气体流量比，从而能够调节电阻变化膜的含氧率。
而且，形成第三层间绝缘膜18，以覆盖电阻变化元件23以及第二层间绝缘膜11。其次，形成贯穿第三层间绝缘膜18而达到电阻变化元件23的上部电极22的接触孔。而且，在将成为第三柱塞19的金属膜堆积在接触孔之中以及第三层间绝缘膜18的上面后，以CMP或回蚀来对堆积的金属膜进行抛光直到第三层间绝缘膜18露出为止，从而形成第三柱塞19。
然后，形成与第三柱塞19连接的第二导电体层14，形成钝化膜15，以覆盖第二导电体层14以及第三层间绝缘膜18。
经过以上的工序，实施方式1的存储单元完成。根据所述的制造方法，在半导体衬底1上形成多个存储单元，从而能够制造存储单元阵列。
(实施方式2)
对于本发明的实施方式2涉及的存储单元，利用图3至图4进行说明。
图3是示出实施方式2涉及的存储单元的结构的一个例子的概要截面图。
如图3所示，实施方式2的存储单元，与实施方式1的存储单元不同，具有位于第一柱塞4的正上方的第一电极6的上面向衬底方凹下的形状。将其凹处称为第二凹部7。第二凹部7的深度被形成为比第一凹部5的深度小。
实施方式2的存储单元，与实施方式1的存储单元相比，除了在第一电极6的上面有第二凹部7，以及位于第二凹部7的上部的电流控制层8、第二电极9的形状不同以外，叠层的层的数量或构成各个层的材料相同。以下，为了便于说明，利用与实施方式1的对应的构成要素相同的符号示出，实施方式2的存储单元的各个构成要素。
在实施方式2的存储单元中，第二凹部7比第一凹部5浅，因此，与第二凹部7的深度和第一凹部5的深度大致相同的比较例的存储单元相比，难以导致电流控制层8局部性且过多地变薄。其结果为，电流控制元件10发生漏路径的可能性变小，能够防止作为电流控制元件10的电特性的劣化的漏电流的增大或绝缘破坏耐压的降低。
因此，从被施加断开电压的非选择单元中仅流出充分小的漏电流，能够大幅度地减少读出干扰或写入干扰。因此，能够容易使矩阵尺寸变大。
其结果为，由于能够使周边电路的面积对存储单元阵列的面积的比变小，因此，在实现大容量的非易失性存储装置时，容易实现高集成化。
以下，对于实施方式2的存储单元阵列的制造方法，关注存储单元阵列中包含的一个存储单元进行说明。
图4(a)至(f)是示出实施方式2的存储单元的制造方法的一个例子的工序截面图。
首先，如图4(a)、(b)所示，在半导体衬底1上形成第一导电体层2、第一层间绝缘膜3、第一柱塞4、导电体膜6a。该工序，与实施方式1中对图2(a)、(b)进行说明了的工序相同。
其次，如图4(c)所示，以利用了Cu抛光用的泥浆的CMP，对导电体膜6a进行10至30nm的抛光，以使第二凹部7变浅且导电体膜6a的上面的平坦性提高。在该CMP中，以使第二凹部7残留浅的程度，对导电体膜6a进行抛光。
作为一个例子，在第一电极6为氮化钽的情况下，在CMP中的氮化钽的抛光速度为60nm/分。按照抛光时间为10至30秒，对氮化钽的第一电极进行10至30nm的抛光。并且，在CMP中，对于与第一层间绝缘膜3或第一柱塞4的紧密性高的氮化钽膜，不剥离而能够进行抛光加工。
其次，如图4(d)所示，将成为电流控制层8的半导体膜或绝缘体膜8a堆积在上面的平坦性提高了的导电体膜6a的上方，将成为第二电极9的导电体膜9a堆积在半导体膜或绝缘体膜8a的上方。
作为一个例子，通过以溅射来将氮化硅堆积10nm，从而形成半导体膜或绝缘体膜8a。并且，通过以溅射来将氮化钽堆积50nm，从而形成导电体膜9a。
其次，如图4(e)、(f)所示，形成电流控制元件10，形成第二层间绝缘膜11、第二柱塞12、电阻变化元件23、第三层间绝缘膜18、第三柱塞19、第二导电体层14、钝化膜15。该工序，与实施方式1中对图2(e)、(f)进行说明了的工序相同。
经过以上的工序，实施方式2的存储单元完成。根据所述的制造方法，在半导体衬底1上形成多个存储单元，从而能够制造存储单元阵列。
根据实施方式2的制造方法，不完全将导电体膜6a平坦化，因此，与实施方式1的制造方法相比，能够减少开始抛光时需要的导电体膜6a的膜厚以及第一电极6的抛光量。
据此，第一电极6的剩下的膜厚的不均匀性减少，能够试图第一电极6的干蚀工序的稳定化、过度腐蚀时间的缩短，得到工序的缩短或成品率提高的效果。
(实施方式3)
对于本发明的实施方式3涉及的存储单元，利用图5至图6进行说明。
图5是示出实施方式3涉及的存储单元的结构的一个例子的概要截面图。
如图5所示，实施方式3的存储单元是，共享实施方式1的存储单元中的电流控制元件10的第二电极9和电阻变化元件23的下部电极20，从而将电流控制元件10和电阻变化元件23形成为一体的。并且，省略了实施方式1的存储单元中的第二层间绝缘膜11以及第二柱塞12。
实施方式3的存储单元的结构，除了所述的差异以外，与实施方式1的存储单元的结构相同。以下，为了便于说明，利用与实施方式1的对应的构成要素相同的符号示出，实施方式3的存储单元的各个构成要素。
在实施方式3的存储单元中，与实施方式1的存储单元相同，由于位于第一柱塞4的正上方的第一电极6的上面被形成为大致平坦，因此难以导致电流控制层8局部性且过多地变薄。其结果为，电流控制元件10发生漏路径的可能性变小，能够防止作为电流控制元件10的电特性的劣化的漏电流的增大或绝缘破坏耐压的降低。
因此，从被施加断开电压的非选择单元中仅流出充分小的漏电流，能够大幅度地减少读出干扰或写入干扰。因此，能够容易使矩阵尺寸变大。
其结果为，由于能够使周边电路的面积对存储单元阵列的面积的比变小，因此，在实现大容量的非易失性存储装置时，容易实现高集成化。
在实施方式3的存储单元中，进一步，由于电流控制元件10和电阻变化元件23被形成为一体，因此能够省略在电流控制元件10和电阻变化元件23分别被形成时所需要的第二柱塞12。通过省略第二柱塞12，从而寄生电容减少，并信号延迟减少，能够实现高速工作。
并且，由于不需要形成第二柱塞12，因此，能够使制造方法简化，得到减少制造成本的效果。
以下，对于实施方式3的存储单元阵列的制造方法，关注存储单元阵列中包含的一个存储单元进行说明。
图6(a)至(g)是示出实施方式3的存储单元的制造方法的一个例子的工序截面图。
首先，如图6(a)至(c)所示，在半导体衬底1上形成第一导电体层2、层间绝缘膜3、第一柱塞4、导电体膜6a，将导电体膜6a的上面形成为平坦。该工序，与实施方式1中对图2(a)至(c)进行说明了的工序相同。
其次，如图6(d)所示，将成为电流控制层8的半导体膜或绝缘体膜8a堆积在上面被形成为平坦的导电体膜6a的上方，将成为第二电极9的导电体膜9a堆积在半导体膜或绝缘体膜8a的上方。
作为一个例子，通过以溅射来将氮化硅堆积10nm，从而形成半导体膜或绝缘体膜8a。并且，通过以溅射来将氮化钽堆积50nm，从而形成导电体膜9a。导电体膜9a被利用为第二电极9，且被利用为电阻变化元件23的下部电极20。
其次，如图6(e)所示，在导电体膜9a的上方，将成为电阻变化元件23的电阻变化层21的电阻变化膜21a、成为上部电极22的电极膜22a，按照其顺序堆积。据此，形成从导电体膜6a到电极膜22a为止叠层的叠层膜。
其次，如图6(f)所示，通过以干蚀来对在图6(d)、(e)的工序中堆积的叠层膜进行图案成形，从而将由第一电极6、电流控制层8、第二电极9构成的电流控制元件10和由作为第一电极6的下部电极20、电阻变化层21、上部电极22构成的电阻变化元件23形成为一体。
最后，如图6(g)所示，形成第三层间绝缘膜18、第三柱塞19、第二导电体层14、钝化膜15。该工序，与实施方式1中对图2(f)进行说明了的工序相同。
经过以上的工序，实施方式3的存储单元完成。根据所述的制造方法，在半导体衬底1上形成多个存储单元，从而能够制造存储单元阵列。
根据实施方式3的制造方法，由于将电流控制元件10和电阻变化元件23形成为一体，因此不需要形成实施方式1中设置的第二柱塞12。因此，能够使制造方法简化，得到减少制造成本的效果。
(实施例中的电流控制元件的截面观察以及电特性的验证)
根据实施方式1以及实施方式2中说明的各个制造方法来制造电流控制元件，进行截面观察，并且，进行求出作为电特性的漏电流特性以及绝缘破坏特性的实验。说明该实验的结果。
以下，将由实施方式1以及实施方式2的制造方法制造的电流控制元件分别称为实施例1、实施例2，将由所述的惯用的制造方法制造的电流控制元件称为比较例。
<截面观察>
图7(a)是实施例1的电流控制元件10的截面SEM相片，图7(b)是其截面模式图。对于电流控制元件10的各个构成要素，附上图1(a)的对应的构成要素的符号，省略说明。
如图7(a)、(b)所示，在第一柱塞4的上端面形成有第一凹部5，第一电极6的上面被形成为大致平坦。在此，第一凹部的深度A为25nm，电流控制层8的膜厚C为10nm。在实施例1中，图13(a)、(b)的比较例中出现的第二凹部7几乎不存在。实施例1中的第二凹部7的深度B为大致0nm。
第一电极6以及第二电极9是氮化钽，电流控制层8是氮化硅。由于第一层间绝缘膜3和第二层间绝缘膜11由相同的材料形成，因此从截面SEM相片中难以看出第一层间绝缘膜3与第二层间绝缘膜11的边界。
并且，对于第二柱塞12与第二电极9的边界，由于存在因介于其之间的紧密层或基底生长层的粗糙而引起的不明确的构造，因此从截面SEM相片中也难以确定。因此，在图7(b)的截面模式图中省略示出这些边界。
图8(a)是实施例2的电流控制元件10的截面SEM相片，图8(b)是其截面模式图。对于电流控制元件10的各个构成要素，附上图3的对应的构成要素的符号，省略说明。
如图8(a)、(b)所示，在第一柱塞4的上端面形成有第一凹部5，在第一电极6的上面形成有第二凹部7。在此，第一凹部的深度A为35nm，第二凹部7的深度B为24nm，电流控制层8的膜厚C为10nm。
在实施例2的电流控制元件10中得知，第二凹部7的深度B被形成为比第一凹部5的深度A小。并且，在电流控制层8中还得知，不存在膜厚局部薄的部分。
<漏电流特性>
图9是示出比较例、实施例1、实施例2的每一个的电流控制元件10的施加电压-电流密度特性的图表。该图表示出，从比较例、实施例1、实施例2的每一个的电流控制元件10的样本中实际测量出的施加电压-电流密度特性。
在规定电流控制元件的漏电流的施加电压为0.5V的情况下，在比较例中的电流密度为2.76μA/μm2，对此，在实施例1中的电流密度为0.32μA/μm2，在实施例2中的电流密度为0.66μA/μm2。
而且，对于在规定电流控制元件的导通电流的施加电压为2V时的电流密度，虽然图9中没有示出，但是比较例、实施例1、实施例2均为大致相同。并且，施加电压为0V时的电流密度是，因利用实验装置而产生的误差范围的电流。
在将N2个存储单元配置成N×N的矩阵状的存储单元阵列中，阻碍选择单元的读出的主要原因的漏电流，成为在与连接于选择元件的位线以及字符线连接的2×(N-1)个非选择单元流动的漏电流的总和。因此，能够准确读出选择单元的电阻状态的必要条件为，在非选择单元流动的漏电流的总和比读出判断电流小。
在将利用实施例1的电流控制元件和电阻变化元件串联连接而构成的非易失性存储元件的多个存储单元配置成128单元×128单元的矩阵状的存储单元阵列中，在各个存储单元的读出判断电流为100μA/μm2时，在非选择单元流动的漏电流的总和为85μA/μm2左右，得知能够准确读出选择单元的电阻状态。
另一方面，在将利用比较例的电流控制元件和电阻变化元件串联连接而构成的非易失性存储元件的多个存储单元配置成矩阵状的存储单元阵列中得到的结果为，电流控制元件的漏电流本身大，且电流控制元件间的不均匀性也大，能够准确读出选择单元的电阻状态的矩阵尺寸的上限为4单元×4单元。
如此，在将由实施例的电流控制元件和电阻变化元件构成的非易失性存储元件作为存储单元来利用的存储单元阵列中得知，与将由比较例的电流控制元件和电阻变化元件构成的非易失性存储元件作为存储单元来利用的存储单元阵列相比，能够使矩阵尺寸变大。
因此，根据本发明的存储单元阵列，通过使矩阵尺寸变大，从而能够使周边电路的面积对存储单元阵列的面积的比变小，因此，在实现大容量的非易失性存储装置时，容易实现高集成化。
<绝缘破坏特性>
图10(a)、(b)是示出比较例、实施例1的每一个的电流控制元件10的绝缘破坏特性的图表。图10(a)、(b)分别与电流控制层8的不同的组成以及不同的厚度相对应。
图10(a)示出构成电流控制层8的缺氮型氮化硅的组成为SiNx(X＝0.6)且膜厚为15nm时的比较例以及实施例1的每一个的绝缘破坏特性。
图10(b)示出构成电流控制层8的缺氮型氮化硅的组成为SiNx(X＝0.7)且膜厚为10nm时的比较例以及实施例1的每一个的绝缘破坏特性。
对于与电流控制层8有关的两个条件的每一个，比较例以及实施例1都，随着施加电压增加，电流就增大，若达到绝缘破坏耐压，则导致电流控制层8的绝缘破坏，电流急剧增加。
在图10(a)中，比较例中的绝缘破坏耐压为4.4V，对此，实施例1中的绝缘破坏耐压为4.9V，并且，在图10(b)中，比较例中的绝缘破坏耐压为4.2V，对此，实施例1中的绝缘破坏耐压为4.8V。
如此，在实施例1的电流控制元件中得知，与比较例的电流控制元件相比，对于与电流控制层8有关的两个条件的每一个，绝缘破坏耐压提高。
因此，根据将由本发明的电流控制元件和电阻变化元件构成的非易失性存储元件作为存储单元来利用的存储单元阵列，由于电流控制元件的绝缘破坏耐压提高，因此能够提高非易失性存储装置的可靠性。
本发明的存储单元阵列以及其制造方法，例如可以利用于漏电流被抑制的电流控制元件和电阻变化元件串联连接而构成的非易失性存储元件、利用这些非易失性存储元件的存储单元、将这些存储单元配置为矩阵状而构成的存储单元阵列等，尤其有用于利用电阻变化现象的非易失性存储装置。
符号说明
1 半导体衬底
2 第一导电体层
3 第一层间绝缘膜
4 第一柱塞
5 第一凹部
6 第一电极
6a 导电体膜
7 第二凹部
8 电流控制层
8a 半导体膜或绝缘体膜
9 第二电极
9a 导电体膜
10 电流控制元件
11 第二层间绝缘膜
12 第二柱塞
14 第二导电体层
15 钝化膜
16 接触孔
17 柱塞材料
18 第三层间绝缘膜
19 第三柱塞
20 下部电极
21 电阻变化层
21a 电阻变化膜
22 上部电极
22a 电极膜
23 电阻变化元件
24 存储单元
25、26 解码器

Claims (9)

1.一种存储单元阵列，包括：
半导体衬底；
多个第一导电体层，相互平行地被延设在所述半导体衬底上；
层间绝缘膜，被形成为覆盖所述第一导电体层；
多个第二导电体层，相互平行被延设在所述层间绝缘膜的上方，且与所述多个第一导电体层立体交叉；
柱塞，被形成在所述多个第一导电体层与所述多个第二导电体层的各个立体交叉部，且贯穿所述层间绝缘膜，以所述柱塞的下端面与所述第一导电体层电连接；以及
存储单元，在所述多个第一导电体层与所述多个第二导电体层的各个立体交叉部，所述存储单元被形成在所述柱塞的上端面与所述第二导电体层之间，以所述存储单元与所述柱塞的上端面以及所述第二导电体层电连接，
所述存储单元的每一个具备：
电流控制元件，被形成为覆盖所述柱塞的所述上端面，且具有非线性的电流电压特性；以及
电阻变化元件，与所述电流控制元件电连接且串联连接，按照被施加的电压脉冲，电阻值发生可逆变化，
所述柱塞的所述上端面被形成为第一凹形状，
所述电流控制元件具备第一电极、电流控制层、以及第二电极，所述第一电极覆盖所述柱塞的所述上端面，所述电流控制层被形成在所述第一电极的上方，所述第二电极被形成在所述电流控制层的上方，
所述第一电极的所述柱塞的所述上端面的中央部上的厚度比所述柱塞的所述上端面的周缘部上的厚度厚，厚度的相差最大不超过所述第一凹形状的深度。
2.如权利要求1所述的存储单元阵列，
位于所述柱塞的所述上端面的上方的所述第一电极的上面为第二凹形状，所述第二凹形状的深度比所述电流控制层的厚度小。
3.如权利要求1所述的存储单元阵列，
位于所述柱塞的所述上端面的上方的所述第一电极的上面大致平坦。
4.如权利要求1所述的存储单元阵列，
所述电阻变化元件具备电阻变化层以及第三电极，所述电阻变化层被形成为与所述电流控制元件的所述第二电极相接，所述第三电极被形成在所述电阻变化层的上方，
所述电阻变化元件由叠层构造体构成，所述叠层构造体由所述第二电极、所述电阻变化层、以及所述第三电极构成。
5.如权利要求1至4的任一项所述的存储单元阵列，
所述第一电极或所述第二电极由氮化钽构成，所述电流控制层由氮化硅构成。
6.一种存储单元阵列的制造方法，在所述存储单元阵列中，多个第一导电体层和多个第二导电体层相互立体交叉地被延设在半导体衬底上，在所述多个第一导电体层与所述多个第二导电体层的各个立体交叉部配置有存储单元，
所述存储单元的每一个具备电流控制元件以及电阻变化元件，
所述电流控制元件具备第一电极、电流控制层以及第二电极，且具有非线性的电流电压特性，所述电流控制层被形成在所述第一电极的上方，所述第二电极被形成在所述电流控制层的上方，
所述电阻变化元件，与所述电流控制元件电连接且串联连接，按照被施加的电压脉冲，电阻值发生可逆变化，
所述制造方法包括：
第一导电体层形成工序，在所述半导体衬底上形成所述多个第一导电体层；
层间绝缘膜形成工序，形成层间绝缘膜，以覆盖所述多个第一导电体层；
接触孔形成工序，在所述层间绝缘膜的各个所述存储单元的对应位置，形成贯穿所述层间绝缘膜而达到所述多个第一导电体层的接触孔；
柱塞材料堆积工序，将柱塞材料堆积在所述接触孔内以及所述层间绝缘膜上；
第一抛光工序，对所述柱塞材料进行抛光直到所述层间绝缘膜露出为止；
导电体膜堆积工序，在所述第一抛光工序之后，将成为所述电流控制元件的所述第一电极的导电体膜堆积在所述柱塞材料以及所述层间绝缘膜上；以及
第二抛光工序，对所述导电体膜的表面进行抛光。
7.如权利要求6所述的存储单元阵列的制造方法，
在所述第二抛光工序中，以化学机械抛光法来对所述导电体的表面进行抛光。
8.一种非易失性存储装置，包括：
权利要求1至5的任一项所述的存储单元阵列；以及
解码器，用于驱动所述存储单元阵列。
9.一种存储单元，该存储单元被形成在柱塞的上方，所述柱塞的凹形状的端面露出在层间绝缘膜的表面，所述存储单元，包括：
电流控制元件，被形成为覆盖所述柱塞的所述端面，且具有非线性的电流电压特性；以及
电阻变化元件，与所述电流控制元件电连接且串联连接，按照被施加的电压脉冲，电阻值发生可逆变化，
所述电流控制元件具备第一电极、电流控制层、以及第二电极，所述第一电极覆盖所述柱塞的所述端面，所述电流控制层被形成在所述第一电极的上方，所述第二电极被形成在所述电流控制层的上方，
所述第一电极的所述柱塞的所述端面的中央部上的厚度比所述柱塞的所述端面的周缘部上的厚度厚，厚度的相差最大不超过所述柱塞的所述端面的凹形状的深度。
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