CN101911327B - 形成磁性隧道结结构的方法 - Google Patents

形成磁性隧道结结构的方法 Download PDF

Info

Publication number
CN101911327B
CN101911327B CN200880123576.XA CN200880123576A CN101911327B CN 101911327 B CN101911327 B CN 101911327B CN 200880123576 A CN200880123576 A CN 200880123576A CN 101911327 B CN101911327 B CN 101911327B
Authority
CN
China
Prior art keywords
layer
mtj
sacrifice
hard mask
amorphous carbon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200880123576.XA
Other languages
English (en)
Other versions
CN101911327A (zh
Inventor
李霞
升·H·康
朱晓春
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN101911327A publication Critical patent/CN101911327A/zh
Application granted granted Critical
Publication of CN101911327B publication Critical patent/CN101911327B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details

Abstract

在特定实施例中，揭示一种方法，其包含在衬底上形成包含传导层的磁性隧道结(MTJ)结构。所述方法还包含在沉积图案化膜层之前在所述传导层上沉积牺牲层。

Description

形成磁性隧道结结构的方法
技术领域
本发明大体上涉及一种形成磁性隧道结结构的系统和方法。
背景技术
一般来说，通过沉积包含不同类型的磁性材料的多个膜层来在衬底上沉积磁性隧道结(MTJ)结构。MTJ结构包含参考磁性层(即固定层)，其通过退火而紧固到反铁磁膜以具有固定定向。MTJ结构还包含用以提供隧穿结的势垒层(氧化层)和具有磁定向的自由层，可通过向MTJ结构施加特定电流来改变所述磁定向。所述MTJ结构通常还集成金属导体，例如钽(Ta)、钌(Ru)、钛(Ti)、其它导电材料或其任一组合。此些金属导体可用作底部电极和顶部电极，其用于从MTJ结构读取数据位和向MTJ结构写入数据位。
对于高级技术(例如，65nm和更高级的技术)，通过并入有高级图案化膜(APF)(例如无定形碳(C))以实现对尺寸的准确控制来界定MTJ结构。此APF连同硬掩膜和抗反射涂层一起施加以用于图案界定。按照惯例，在沉积多个MTJ膜层和顶盖膜层之后，制造工艺包含沉积APF层、硬掩膜层和具有光致抗蚀性材料的抗反射层(即，抗反射层可通过减少光刻图案化工艺中的光反射来减少图案失真)以形成多层MTJ结构。应用光刻图案化工艺(即，光图案化和蚀刻工艺)以选择性地移除多层结构的多个部分。确切地说，光刻工艺使用光将图案界定转印到光敏化学物质(光致抗蚀剂，或简称为“抗蚀剂”)层，且穿过硬掩膜和高级图案化膜层(即APF层)而转印到所述结构上。所述光刻工艺还包含使经图案化的结构经受一系列化学处理，所述化学处理将图案界定印刻到光致抗蚀剂层下方的材料中。
通常，MTJ结构的膜堆叠与硬掩膜之间的蚀刻速率的差异使得顶部电极膜被用作另一用于MTJ结构的蚀刻工艺的硬掩膜。确切地说，在化学蚀刻和清洁处理期间，可使顶部电极膜的多个部分暴露。电极膜的此些暴露部分易于氧化。氧化引起氧化物膜(即，电绝缘膜层)在金属电极上形成。另外，顶部电极膜的多个部分的此暴露可(例如)因导致腐蚀、氧化、拐角圆化(即，电极边缘的腐蚀，这可能使MTJ的侧壁暴露)或其任一组合而损坏电极。所述损坏可能影响MTJ结构的接触电阻且甚至可能暴露或损坏MTJ结。因此，需要一种形成MTJ结构的经改进的方法。
发明内容
在特定实施例中，揭示一种包含在衬底上形成包含传导层的磁性隧道结(MTJ)结构的方法。所述方法还包含在沉积图案化膜层之前在传导层上沉积牺牲层。
在另一特定实施例中，揭示一种包含在衬底上沉积第一电极和在第一电极上形成磁性隧道结(MTJ)结构的方法。所述MTJ结构包含夹在两个磁性层之间的隧道势垒层。所述方法进一步包含在MTJ结构上沉积第二电极和在沉积高级图案化膜层之前在第二电极上沉积牺牲顶盖层。所述牺牲顶盖层适于在至少一个图案化工艺期间减少第二电极的氧化和腐蚀。
在又一实施例中，揭示一种包含形成磁性隧道结(MTJ)结构的方法，所述磁性隧道结结构包含位于两个磁性层之间的隧道势垒层。所述方法进一步包含在MTJ结构上沉积顶部电极，以及在将高级图案化膜层沉积到顶部电极上之前将牺牲顶盖层沉积到顶部电极上。
由所揭示的形成磁性隧道结(MTJ)结构的方法的实施例提供的一个特定优点在于牺牲顶盖层在光刻(或光蚀刻)工艺期间保护MTJ结构的顶部电极以减少氧化、腐蚀和拐角圆化。
提供的另一特定优点在于，在施加用于光蚀刻的高级图案化膜之前沉积在顶部电极上的牺牲层使MTJ结构的侧壁处的凹进部分减少。在特定实例中，牺牲层在顶部顶盖层蚀刻工艺期间使顶部电极和MTJ结构的侧壁的不合意的腐蚀或蚀刻减少，所述顶部顶盖层蚀刻工艺为顶部电极打开接触窗。
提供的又一特定优点在于，改进(即放大)了第二顶部电极清洁和沉积工艺窗，且还改进了MTJ工艺和所得的MTJ结构的总体可靠性。
在审视了包含以下部分的整个申请案后将明白本发明的其它方面、优点和特征：附图说明、具体实施方式和权利要求书。
附图说明
图1是在形成代表性磁性隧道结(MTJ)结构期间沉积层的常规排列的特定说明性实施例的横截面图；
图2是在图案化和移除多余材料之后图1的代表性MTJ结构的横截面图，其说明顶部电极层的拐角圆化；
图3是在沉积间隔物层、层间电介质层和化学机械平面化打开MTJ接触窗之后图2的代表性MTJ结构的横截面图；
图4是在沉积第二电极之后图3的代表性MTJ结构的横截面图，其说明对MTJ结构的损坏；
图5是包含牺牲层的磁性隧道结(MTJ)结构的特定说明性实施例的横截面图；
图6是在图案化和移除光致抗蚀剂和抗反射涂层且移除高级图案化膜(APF)层、牺牲层和顶部电极的若干部分之后图5的MTJ结构的横截面图；
图7是在移除硬掩膜层和APF层之后图6的MTJ结构的横截面图；
图8是在使用牺牲层和顶部电极作为硬掩膜来施加图案界定之后且在根据图案界定移除MTJ堆叠的若干部分之后图7的MTJ结构的横截面图；
图9是在沉积间隔物层和层间电介质层之后图8的MTJ结构的横截面图；
图10是在移除层间电介质层的一部分以使间隔物层的一部分暴露之后图9的MTJ结构的横截面图；
图11是在用以使位于衬底的平面表面处的顶部电极暴露的化学机械抛光(CMP)工艺之后或在用以移除间隔物层和牺牲层的空白蚀刻之后图10的MTJ结构的横截面图；
图12是在沉积第二电极以形成MTJ单元之后图11的MTJ结构的横截面图；
图13和图14是说明在衬底上形成磁性隧道结(MTJ)单元的方法的特定实施例的流程图；
图15是在衬底上形成MTJ单元的方法的第二特定说明性实施例的流程图；以及
图16是包含具有多个MTJ单元的存储器装置的代表性无线通信装置的框图。
具体实施方式
图1是代表性磁性隧道结(MTJ)结构102的沉积层的常规排列的特定说明性实施例的横截面图。一般来说，MTJ结构102包含底部电极104和磁性隧道结(MTJ)堆叠102，其沉积在底部电极104上。MTJ堆叠102包含多个层，所述多个层包含第一铁磁层110、隧道结或隧道势垒层112和第二铁磁层114，其中隧道势垒层112夹在第一铁磁层110与第二铁磁层114之间。第一铁磁层110和第二铁磁层114可称为参考层(即固定层)和自由层，或反之亦然。MTJ结构102进一步包含沉积在MTJ堆叠102上的顶部电极106和沉积在顶部电极106的顶部上的高级图案化膜(APF)层108。
在特定实例中，可将硬掩膜116沉积在APF层108和底部抗反射涂层(BARC)上，且将光致抗蚀剂118沉积在硬掩膜116的顶部上。在光致抗蚀剂118上用光刻方式界定图案，且将所述图案转印到硬掩膜116。硬掩膜116将图案转印到APF膜层108。可根据图案界定来移除APF膜层108、顶部电极106和MTJ堆叠102的若干部分以形成图2的MTJ结构200。
图2是经图案化的MTJ结构200的横截面图，所述结构是通过移除APF膜层108且移除顶部电极层106和MTJ堆叠102的若干部分而形成的。MTJ结构200包含底部电极104、经图案化的MTJ堆叠102和顶部电极106。顶部电极106展现出特有的拐角圆化和氧化202。氧化202可在顶部电极106的表面的至少一部分上引入电绝缘层。此氧化可不利地影响顶部电极与另一电导体之间的电连接。
图3是在沉积间隔物层302和层间电介质层304之后的代表性MTJ结构300(其对应于图2中说明的经图案化的MTJ结构200)的横截面图，随后执行化学机械平面化或空白蚀刻以移除层间电介质层304和间隔物层302的一部分。MTJ结构300包含底部电极104、MTJ堆叠102和顶部电极106。顶部电极106展现出拐角圆化和氧化202。另外，拐角圆化和氧化202已使得MTJ堆叠的一部分(如在306处指示)暴露。
图4是在沉积第二电极402之后的代表性MTJ结构400(对应于图3的MTJ结构300)的横截面图。在此实例中，即使在执行预清洁工艺以移除氧化物202时，氧化物202也不能被完全移除，或者306处的凹进部分可增加。MTJ结构400包含底部电极104、MTJ堆叠102、顶部电极106、间隔物层302和层间电介质层(IDL)304。第二电极402沉积在顶部电极106、间隔物层302和IDL304上。MTJ堆叠102的暴露部分306可使第二电极402/顶部电极106与MTJ堆叠102内的隧道势垒(即，图1中说明的隧道势垒112)之间的距离减小。此减小的距离在操作期间可能对MTJ结构400的性能具有不合意的影响。确切地说，MTJ堆叠102的暴露部分306可能对接触电阻具有不合意的影响，且可能潜在地暴露或损坏MTJ堆叠102内的隧道结(即，图1中说明的隧道势垒112)。
图5是包含衬底上的沉积层的排列的磁性隧道结(MTJ)结构500的特定说明性实施例的横截面图。MTJ结构500包含底部电极502和沉积在底部电极502上的MTJ堆叠504。MTJ堆叠504包含多个层，所述多个层包含第一铁磁层516、隧道结或隧道势垒层518和第二铁磁层520，其中隧道势垒层518夹在第一铁磁层516与第二铁磁层520之间。第一铁磁层516和第二铁磁层520可称为参考层(即，固定层)和自由层，或反之亦然。MTJ结构500进一步包含顶部电极506、沉积在顶部电极506上的牺牲层508和沉积在牺牲层508上的高级图案化膜(APF)510、沉积在APF 510上的硬掩膜512和沉积在硬掩膜512上的光致抗蚀剂(PR)/底部抗反射涂层(BARC)514。
在特定实施例中，顶部电极506和底部电极502由钽(Ta)、钛(Ti)、钌(Ru)或其它传导性金属或其任一组合沉积。在特定实施例中，牺牲层508可由氮氧化硅、碳化硅、氮化硅、氮化钛或其任一组合沉积。
在特定实施例中，在沉积底部电极502、MTJ堆叠504和顶部电极506之后，在顶部电极506上沉积牺牲层508。牺牲层508可为具有类似于间隔物层或顶盖层且对在光刻工艺期间施加的图案界定的准确性具有很小影响或没有影响的化学性质的薄层。在特定实施例中，将牺牲层508选择为具有范围在大约10埃到大约5000埃的光分辨率。
可向MTJ堆叠504应用磁退火工艺以使与铁磁层中的至少一者(例如参考层(固定层)516)相关联的磁畴定向(即，设置磁场的方向或使磁场的方向定向)。APF 510、硬掩膜512和PR/BARC层514沉积在牺牲层508上。在特定实例中，BARC可为氮氧化硅。使用光刻工艺来施加图案界定，且根据所述图案界定和硬掩膜512在MTJ结构500上执行硬掩膜蚀刻工艺。
图6是经图案化的MTJ结构600的横截面图，经图案化的MTJ结构600表示在图案化和移除光致抗蚀剂和抗反射涂层514且移除图案化膜510、牺牲层508和顶部电极512的若干部分之后的图5的MTJ结构500。MTJ结构600包含底部电极502和MTJ堆叠504。MTJ结构600还包含顶部电极606、牺牲层608、高级图案化膜(APF)层610和硬掩膜512。
在特定说明性实施例中，应用第二蚀刻工艺以在APF 610、牺牲层608和顶部电极606上界定图案。剥除硬掩膜512和APF 610，从而留下牺牲层608和顶部电极606作为硬掩膜，如图7中所说明。
图7是磁性隧道结(MTJ)结构700的横截面图，MTJ结构700表示在移除硬掩膜层512和高级图案化膜(APF)610之后的图6的MTJ结构600。MTJ结构700包含底部电极502、MTJ堆叠504、顶部电极606和牺牲层608。牺牲层608和顶部电极606在第三MTJ蚀刻工艺期间用作硬掩膜，以将图案界定转印在MTJ堆叠504上，且任选地将图案界定转印到底部电极502。可根据图案界定来移除MTJ堆叠504和(任选地)底部电极502的若干部分，从而产生如图8中所说明的经图案化的MTJ结构。
图8是经图案化的磁性隧道结(MTJ)结构800的横截面图，经图案化的MTJ结构800表示在使用牺牲层608和顶部电极606作为硬掩膜施加图案界定之后且在根据所述图案界定移除MTJ堆叠504的若干部分之后的图7的MTJ结构700。在特定实施例中，图案界定的施加还可导致底部电极502的一部分的移除。MTJ结构800包含牺牲层608和顶部电极606、MTJ堆叠804以及底部电极502。MTJ堆叠804表示图5到图7中所说明的MTJ堆叠504的经图案化的型式。在特定实施例中，在MTJ蚀刻工艺期间，经图案化的牺牲顶盖层608的一部分可能会损失，从而产生牺牲层608(但非顶部电极606)的拐角圆化和/或氧化802。
图9是磁性隧道结(MTJ)结构900的横截面图，MTJ结构900表示在沉积间隔物层902和层间电介质层904之后的图8的MTJ结构800。MTJ结构900包含底部电极502、MTJ堆叠804、顶部电极606、牺牲层608、间隔物层(间隔物顶盖膜层)902和层间电介质层904。在特定实例中，间隔物层902和牺牲层608可由相同材料(例如氮氧化硅、碳化硅、氮化硅、氮化钛或其任一组合)形成。层间电介质层904是电介质膜。在特定实施例中，层间电介质层904可包含半导体装置的制造中常规采用的任何合适电介质材料，包含介电常数为约3.9或更小的材料(即，低k电介质层)以使传导层彼此绝缘。在特定实施例中，层间电介质材料904由二氧化硅沉积。此些电介质层或膜的形成在半导体工业中是常见的，且沉积程序是所属领域的技术人员所熟悉的。在特定实施例中，沉积间隔物层902和层间电介质904以保护MTJ堆叠804，且特别是保护MTJ堆叠804的侧壁。
图10是磁性隧道结(MTJ)结构1000的横截面图，MTJ结构1000表示在移除层间电介质层904的一部分以暴露间隔物层902的部分1002之后的图9的MTJ结构900。确切地说，向图9中所说明的MTJ结构900应用化学机械抛光(CMP)工艺以移除层间电介质层904的若干部分，以界定经处理的层间电介质层1004。在间隔物层902的顶部部分1002暴露之后，CMP工艺在间隔物层902处停止。
图11是磁性隧道结(MTJ)结构1100的横截面图，MTJ结构1100表示在应用化学机械平面化(CMP)工艺且执行蚀刻以暴露顶部电极606之后或在空白蚀刻以在衬底的平面表面1102处暴露顶部电极606之后的图10的MTJ结构1000。MTJ结构1100包含底部电极502、间隔物层902、MTJ堆叠804、层间电介质层1104和顶部电极606。顶部电极606在层间电介质层1104的平面表面1102处暴露，所述层间电介质层1104与间隔物层902大致齐平以界定平面表面1102。
图12是MTJ结构1200的横截面图，MTJ结构1200表示在执行清洁工艺之后且在沉积第二顶部电极1202以形成MTJ单元之后的图11的MTJ结构1100。MTJ结构1200包含底部电极502、间隔物层902、MTJ堆叠804、顶部电极606、层间电介质层1104和第二顶部电极1202，第二顶部电极1202沉积在平面表面1102上。一般来说，(图11中所说明的MTJ结构1100的)平面表面1102经清洁，且第二顶部电极1202被沉积在平面表面1102上以形成MTJ单元，MTJ单元经配置以存储数据值。在特定实施例中，可应用另一光和蚀刻工艺来蚀刻顶部电极1202、底部电极502或其任一组合以完成MTJ单元。
第二顶部电极1202和底部电极502可耦合到独立的线迹或其它电互连件以提供对MTJ单元的存取，以便从MTJ堆叠804内的自由磁性层所携带的磁畴读取数据位且/或向所述磁畴写入数据位。更确切地说，可使用读取/写入电流来检测/更改自由层的磁场的方向，其中磁场的方向表示数字值。在特定实施例中，MTJ结构1200可用作较大电路装置的一部分以实施逻辑处理、存储数据或其任一组合。
在特定实施例中，如相对于图5到图12而描述的形成MTJ单元的工艺产生相对于常规MTJ结构具有改进的可靠性的MTJ装置。图5中所说明的牺牲层508和图6到图10中所说明的牺牲层608减少或消除顶部电极606的腐蚀、氧化和拐角圆化，从而改进MTJ单元的电接触电阻和整体完整性。另外，例如通过使用牺牲层508和608，降低了蚀刻工艺期间暴露MTJ结构的侧壁的风险。在特定实例中，可将牺牲膜层508和608选择为具有类似于间隔物膜902或其它顶盖层的化学性质，其不会干扰MTJ装置1200的性能。在特定实施例中，将牺牲层508和608的化学性质选择为使得牺牲层可相对于顶部电极606的厚度较薄，同时仍提供充分的保护以防止顶部电极的拐角圆化。另外，可将牺牲层508和608选择为相对于图5和图6中所说明的APF层510和610具有对图案界定的分辨率具有很小影响或没有影响的化学结构，以允许准确转印图案界定以界定顶部电极606。在特定实施例中，将牺牲层厚度选择为具有范围在大约10埃到大约5000埃的光分辨率。
图13和图14是说明在衬底上形成磁性隧道结(MTJ)单元的方法的特定实施例的流程图。在1302，在衬底上沉积底部电极。底部电极可由钛(Ti)、钌(Ru)、钽(Ta)、另一导电材料或其任一组合沉积。移动到1304，沉积多个磁性隧道结(MTJ)层，包含夹在两个磁性膜层之间的隧道势垒，以便形成MTJ结构。通常，两个磁性膜层由铁磁材料沉积，且隧道势垒(即，隧道结层)由靶材沉积/氧化。继续到1306，在MTJ结构上沉积顶部电极。进行到1308，在顶部电极上沉积牺牲顶盖膜层以保护顶部电极。前进到1310，执行磁退火工艺以使与固定层(即，两个磁性膜层中的至少一者)相关联的磁场定向。
移动到1312，在牺牲膜层上沉积高级图案化膜(APF)层。APF膜层可从许多光致抗蚀性材料中选择以接收图案界定。继续到1314，在APF膜层上沉积硬掩膜层。在1316，在硬掩膜层上沉积具有光致抗蚀性(PR)材料层的底部抗反射涂层(BARC)。在图5处说明所得结构的实例。继续到1318，执行光致抗蚀剂工艺以向结构施加光致抗蚀剂图案界定。进行到1320，剥除光致抗蚀性材料和BARC层，且方法前进到1322，其在图14处继续。
参看图14，在1322，方法前进到1402，且根据光致抗蚀剂图案界定来蚀刻硬掩膜、APF膜层和牺牲层以及顶部电极(见，例如图6)。移动到1404，剥除APF层和硬掩膜层(见，例如图7)。继续到1406，使用牺牲层和顶部电极作为硬掩膜来蚀刻MTJ堆叠和(任选地)底部电极(见，例如图8)。进行到1408，在结构(其包含牺牲层)上沉积间隔物顶盖膜层。前进到1410，沉积层间电介质层(IDL)。图9处展示从1408和1410获得的结构的实例。
继续到1412，对层间电介质(IDL)执行化学机械平面化(CMP)工艺，在间隔物顶盖膜层(例如图10)处停止移动到1414，蚀刻间隔物顶盖膜层以暴露顶部电极(例如，图11)。进行到1416，预清洁所述结构，且在顶部电极上沉积第二顶部电极(例如，图12)。继续到1418，对顶部电极、底部电极或其任一组合执行光蚀刻工艺。所述方法在1420结束。
图15是在衬底上形成MTJ单元的方法的第二特定说明性实施例的流程图。在1502，在衬底上沉积磁性隧道结(MTJ)结构，其中MTJ结构包含传导层(例如，底部电极)。所述MTJ结构包含夹在两个磁性层之间的隧道结。在特定实施例中，可对MTJ结构执行退火工艺以界定MTJ结构的磁性层中的至少一者(即，固定磁性层)的磁定向以形成MTJ装置。可在MTJ结构上沉积顶部电极层。前进到1504，在沉积高级图案化膜(APF)层、硬掩膜层和光致抗蚀剂膜层之前，在顶部传导层(即，顶部电极)上沉积牺牲层。在特定实施例中，牺牲层是电绝缘材料，例如氮氧化硅、碳化硅、氮化硅或氮化钛。在特定实施例中，将牺牲层厚度选择为具有范围在大约10埃到大约5000埃的光分辨率。
移动到1506，在牺牲膜层上沉积高级图案化膜(APF)层、硬掩膜层和光致抗蚀性层。继续到1508，将至少一个图案界定施加到光致抗蚀剂层、硬掩膜层、APF层、牺牲层和顶部电极层。进行到1510，根据至少一个图案界定移除光致抗蚀剂、硬掩膜和APF材料，且执行MTJ蚀刻工艺。在特定实施例中，光致抗蚀剂/底部抗反射涂层(BARC)界定图案，且通过蚀刻将所述图案转印到硬掩膜。光致抗蚀剂/BARC和硬掩膜将图案转印到APF层、牺牲层和顶部电极层。剥除硬掩膜层和APF层，且执行MTJ蚀刻工艺。
移动到1512，沉积间隔物层和层间电介质层。在特定实施例中，间隔物层包含非磁性膜材料。在特定实例中，可由与间隔物层相同的材料沉积牺牲层。继续到1514，移除层间电介质层的一部分以暴露间隔物层的一部分。进行到1516，执行化学机械平面化(CMP)工艺以暴露传导层。在特定实施例中，暴露的传导层和第二传导层是例如钽(Ta)、钛(Ti)、钌(Ru)或其它传导金属或其任一组合等导电材料。在特定实例中，CMP艺可移除牺牲层。前进到1518，将第二传导层沉积到暴露的传导层上以产生MTJ装置。在特定实例中，在移除牺牲层之后沉积第二传导层。所述方法在1520结束。
在特定实施例中，可在第一电极(即，底部电极)上沉积磁性隧道结(MTJ)结构，其中MTJ结构包含夹在两个磁性材料层之间的隧道势垒层。在MTJ结构上沉积第二电极(即，顶部电极)，且在沉积高级图案化膜(APF)层、硬掩膜层和光致抗蚀剂/底部抗反射涂层(BARC)之前在第二电极上沉积牺牲顶盖层。在特定实例中，所述牺牲顶盖层适于在至少一个图案化工艺期间减少第二电极的氧化和腐蚀。另外，可在沉积APF层、硬掩膜层和光致抗蚀剂/BARC膜层之前对结构应用磁退火工艺。设置磁退火工艺以使与两个磁性膜层中的至少一者相关联的磁场定向。
在特定实施例中，在牺牲顶盖层上沉积APF膜层。在APF膜层上沉积硬掩膜层。在硬掩膜层上沉积包含光致抗蚀性材料的抗反射层。执行图案界定工艺以经由硬掩膜蚀刻工艺将图案界定到光致抗蚀剂、抗反射层和硬掩膜层上。剥除光致抗蚀剂/BARC。硬掩膜通过第二蚀刻工艺将图案转印到APF、牺牲和第二电极。剥除硬掩膜和APF。最后，执行MTJ蚀刻工艺以将图案转印到MTJ堆叠。
在特定实施例中，在MTJ结构上沉积间隔物层，在间隔物层上沉积层间电介质层，且选择性地移除层间电介质层的若干部分达暴露间隔物层的一部分的水平。可执行化学机械平面化(CMP)工艺以选择性地移除层间电介质层、间隔物层和牺牲层的若干部分以在平面表面处暴露第二电极。将第二传导层沉积到平面表面上，其中第二传导层以物理和电的方式耦合到第二导体。
所揭示的形成磁性隧道结(MTJ)结构的方法的实施例所提供的一个特定优点是牺牲顶盖层在光刻和蚀刻(或光蚀刻)工艺期间保护MTJ结构的顶部电极以减少氧化、腐蚀和拐角圆化。提供的另一特定优点在于，在施加用于光蚀刻的高级图案化膜之前沉积在顶部电极上的牺牲层使MTJ结构的侧壁处的凹进部分减少。在特定实例中，牺牲层在顶部顶盖层蚀刻工艺期间使顶部电极和MTJ结构的侧壁的不合意的腐蚀或蚀刻减少，所述顶部顶盖层蚀刻工艺为顶部电极打开接触窗。提供的又一特定优点在于，改进(即放大)了第二顶部电极清洁和沉积工艺窗，且还改进了MTJ工艺和所得的MTJ结构的总体可靠性。
图16是包含具有多个MTJ单元的存储器装置的代表性无线通信装置的框图。图16是包含MTJ单元的存储器阵列1632和包含MTJ单元阵列的磁阻随机存取存储器(MRAM)1666的通信装置1600的说明性实施例的框图，存储器阵列1632和磁阻随机存取存储器1666耦合到处理器，例如数字信号处理器(DSP)1610。通信装置1600还包含MTJ单元的高速缓存存储器装置1664，其耦合到DSP 1610。MTJ单元的高速缓存存储器装置1664、MTJ单元的存储器阵列1632和包含多个MTJ单元的MRAM装置1666可包含根据如相对于图5到图15而描述的工艺形成的MTJ单元。
图16还展示显示器控制器1626，其耦合到数字信号处理器1610并耦合到显示器1628。编码器/解码器(CODEC)1634也可耦合到数字信号处理器1610。扬声器1636和麦克风1638可耦合到CODEC 1634。
图16还指示无线控制器1640可耦合到数字信号处理器1610并耦合到无线天线1642。在特定实施例中，输入装置1630和电源1644耦合到芯片上系统1622。此外，在特定实施例中，如图16中说明，显示器1628、输入装置1630、扬声器1636、麦克风1638、无线天线1642和电源1644在芯片上系统1622外部。然而，显示器1628、输入装置1630、扬声器1636、麦克风1638、无线天线1642和电源1644每一者可耦合到芯片上系统1622的组件，例如接口或控制器。
所属领域的技术人员将进一步了解，可将结合本文所揭示的实施例而描述的各种说明性逻辑块、配置、模块、电路和算法步骤实施为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件与软件的这种可互换性，上文已大体依据各种说明性组件、块、配置、模块、电路和步骤的功能性描述了各种说明性组件、块、配置、模块、电路和步骤。将此功能性实施为硬件还是软件取决于特定应用和强加在整个系统上的设计约束。所属领域的技术人员可针对每一特定应用以不同方式实施所描述的功能性，但此类实施决策不应被解译为导致与本发明的范围偏离。
提供对所揭示实施例的先前描述是为了使所属领域的任何技术人员能够制作或使用所揭示的实施例。对这些实施例的各种修改对于所属领域的技术人员来说将是显而易见的，且本文中所界定的一般原理可在不脱离本发明的精神或范围的情况下应用于其它实施例。因此，本发明无意限于本文所示的实施例，而是将被赋予与如由所附权利要求书界定的原理和新颖特征一致的最宽可能范围。

Claims (22)

1.一种形成磁性隧道结结构的方法，其包括：
在衬底上形成包含传导层的磁性隧道结MTJ结构；
在所述传导层上沉积牺牲层；
在所述牺牲层上沉积无定形碳层，其中所述牺牲层经选择相对于所述无定形碳层具有对图案界定的分辨率没有影响的化学结构；以及
在沉积在所述牺牲层上的所述无定形碳层上沉积一个或更多个硬掩膜层及光致抗蚀剂层，其中所述无定形碳层位于所述牺牲层和所述一个或更多个硬掩膜层及光致抗蚀剂层之间。
2.根据权利要求1所述的方法，其进一步包括
将至少一个图案界定施加到所述一个或更多个硬掩膜层和光致抗蚀剂层以及所述无定形碳层。
3.根据权利要求2所述的方法，其进一步包括根据所述至少一个图案界定移除所述一个或更多个硬掩膜层和光致抗蚀剂层以及所述无定形碳层。
4.根据权利要求2所述的方法，其进一步包括图案化和移除所述牺牲层。
5.根据权利要求4所述的方法，其进一步包括在移除所述牺牲层之后在所述传导层上沉积第二传导层。
6.根据权利要求1所述的方法，其中所述传导层包括钽(Ta)、钛(Ti)、钌(Ru)中的一者或其任一组合。
7.根据权利要求1所述的方法，其中所述牺牲层包括氮氧化硅、碳化硅、氮化硅、氮化钛中的至少一者或其任一组合。
8.根据权利要求1所述的方法，其进一步包括在所述牺牲层上沉积非磁性间隔物膜。
9.根据权利要求8所述的方法，其中所述牺牲层由与所述非磁性间隔物膜相同的材料组成。
10.根据权利要求1所述的方法，其中将所述牺牲层厚度选择为具有范围在10埃到5000埃的光分辨率。
11.根据权利要求1所述的方法，其进一步包括使所述MTJ结构退火以界定所述MTJ结构的固定层的磁定向以形成MTJ装置。
12.一种形成磁性隧道结结构的方法，其包括：
在衬底上沉积第一电极；
在所述第一电极上形成磁性隧道结MTJ结构，所述MTJ结构包含在两个磁性层之间的隧道势垒层；
在所述MTJ结构上沉积第二电极；
在沉积无定形碳层之前在所述第二电极上沉积牺牲顶盖层，所述牺牲顶盖层用以在至少一个图案化工艺期间减少所述第二电极的氧化和腐蚀；
在所述牺牲顶盖层上沉积所述无定形碳层，其中所述牺牲顶盖层经选择相对于所述无定形碳层具有对图案界定的分辨率没有影响的化学结构；以及
在所述无定形碳层上沉积硬掩膜层，其中所述无定形碳层位于所述牺牲盖层和所述硬掩膜层之间。
13.根据权利要求12所述的方法，其进一步包括对所述MTJ结构执行磁退火工艺以使与所述两个磁性层中的至少一者相关联的磁场定向。
14.根据权利要求13所述的方法，其进一步包括在所述硬掩膜层上沉积抗反射层。
15.根据权利要求14所述的方法，其进一步包括：
执行图案界定工艺以将至少一个图案界定到所述抗反射层上；以及
根据所述至少一个图案界定工艺来选择性地移除所述抗反射层、所述硬掩膜层、所述无定形碳层、所述牺牲顶盖层和所述第二电极的若干部分。
16.根据权利要求15所述的方法，其进一步包括：
在所述牺牲顶盖层上沉积间隔物层；
在所述间隔物层上沉积层间电介质层；
选择性地移除所述层间电介质层的一部分达到暴露所述间隔物层的一部分的水平；以及
应用化学机械平面化(CMP)以选择性地移除所述层间电介质层、所述间隔物层和所述牺牲顶盖层的若干部分以在平面表面上暴露所述第二电极。
17.根据权利要求16所述的方法，其进一步包括将传导层沉积到所述平面表面上，其中所述传导层以物理和电的方式耦合到第二导体。
18.一种形成磁性隧道结结构的方法，其包括：
形成包含位于两个磁性层之间的隧道势垒层的磁性隧道结MTJ结构；
在所述MTJ结构上沉积顶部电极；
在将无定形碳层沉积到所述顶部电极上之前将牺牲顶盖层沉积到所述顶部电极上；
在所述牺牲顶盖层上沉积所述无定形碳层，其中所述牺牲顶盖层经选择相对于所述无定形碳层具有对图案界定的分辨率没有影响的化学结构；以及
在所述无定形碳层上沉积硬掩膜层，其中所述无定形碳层位于所述牺牲盖层和所述硬掩膜层之间。
19.根据权利要求18所述的方法，其进一步包括：
在所述硬掩膜层上沉积光致抗蚀剂层；
执行第一光图案化工艺以在所述硬掩膜层中界定图案；
根据所述所界定的图案选择性地移除所述硬掩膜层的一部分；
移除所述光致抗蚀剂层；以及
执行第二蚀刻工艺以将第二图案转印到所述无定形碳层、所述牺牲顶盖层和所述顶部电极。
20.根据权利要求19所述的方法，其进一步包括：
移除所述硬掩膜层和所述无定形碳层；以及
使用所述牺牲顶盖层和所述顶部电极作为硬掩膜在所述MTJ结构上界定第二图案。
21.根据权利要求20所述的方法，其进一步包括根据所述第二图案选择性地移除所述MTJ结构的一部分。
22.根据权利要求21所述的方法，其进一步包括：
在所述MTJ结构和所述牺牲顶盖层上沉积间隔物层；
在所述间隔物层上沉积层间电介质层；
选择性地移除所述层间电介质层的一部分以暴露所述间隔物层的靠近所述牺牲顶盖层的部分；
执行化学机械平面化(CMP)工艺以移除所述层间电介质层、所述间隔物层和所述牺牲顶盖层的一部分以界定平面表面并在所述平面表面处暴露所述顶部电极；以及
在所述顶部电极上沉积传导层。
CN200880123576.XA 2007-11-20 2008-11-20 形成磁性隧道结结构的方法 Expired - Fee Related CN101911327B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/943,042 2007-11-20
US11/943,042 US9136463B2 (en) 2007-11-20 2007-11-20 Method of forming a magnetic tunnel junction structure
PCT/US2008/084185 WO2009067594A1 (en) 2007-11-20 2008-11-20 Method of forming a magnetic tunnel junction structure

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201410720114.3A Division CN104576921A (zh) 2007-11-20 2008-11-20 形成磁性隧道结结构的方法

Publications (2)

Publication Number Publication Date
CN101911327A CN101911327A (zh) 2010-12-08
CN101911327B true CN101911327B (zh) 2014-12-31

Family

ID=40410202

Family Applications (2)

Application Number Title Priority Date Filing Date
CN200880123576.XA Expired - Fee Related CN101911327B (zh) 2007-11-20 2008-11-20 形成磁性隧道结结构的方法
CN201410720114.3A Pending CN104576921A (zh) 2007-11-20 2008-11-20 形成磁性隧道结结构的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201410720114.3A Pending CN104576921A (zh) 2007-11-20 2008-11-20 形成磁性隧道结结构的方法

Country Status (6)

Country Link
US (2) US9136463B2 (zh)
EP (1) EP2223356A1 (zh)
JP (2) JP2011504301A (zh)
KR (1) KR20100096191A (zh)
CN (2) CN101911327B (zh)
WO (1) WO2009067594A1 (zh)

Families Citing this family (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8504054B2 (en) * 2002-09-10 2013-08-06 Qualcomm Incorporated System and method for multilevel scheduling
US20100327248A1 (en) * 2009-06-29 2010-12-30 Seagate Technology Llc Cell patterning with multiple hard masks
KR101073132B1 (ko) * 2009-07-02 2011-10-12 주식회사 하이닉스반도체 자기터널접합 장치 제조방법
US8735179B2 (en) * 2009-08-27 2014-05-27 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US8492858B2 (en) 2009-08-27 2013-07-23 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US8912012B2 (en) 2009-11-25 2014-12-16 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US8278122B2 (en) * 2010-01-29 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming MTJ cells
KR101168346B1 (ko) * 2010-07-21 2012-07-25 에스케이하이닉스 주식회사 반도체 메모리 및 그 제조방법
US20130075840A1 (en) * 2011-02-09 2013-03-28 Avalanche Technology, Inc. Method for fabrication of a magnetic random access memory (mram) using a high selectivity hard mask
KR101870873B1 (ko) * 2011-08-04 2018-07-20 에스케이하이닉스 주식회사 반도체 소자의 제조방법
US8536063B2 (en) * 2011-08-30 2013-09-17 Avalanche Technology Inc. MRAM etching processes
KR20130034260A (ko) * 2011-09-28 2013-04-05 에스케이하이닉스 주식회사 반도체 장치의 제조방법
CN103187522B (zh) * 2011-12-30 2015-04-08 中芯国际集成电路制造(北京)有限公司 半导体器件制造方法
US8748197B2 (en) * 2012-03-14 2014-06-10 Headway Technologies, Inc. Reverse partial etching scheme for magnetic device applications
US10553785B2 (en) * 2012-04-20 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetoresistive random access memory device and method of making same
US9023219B2 (en) * 2012-04-26 2015-05-05 Everspin Technologies, Inc. Method of manufacturing a magnetoresistive device
US8901687B2 (en) 2012-11-27 2014-12-02 Industrial Technology Research Institute Magnetic device with a substrate, a sensing block and a repair layer
US9130156B2 (en) * 2013-02-08 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Process to remove film from semiconductor devices
GB2526461B (en) * 2013-03-15 2019-04-03 Intel Corp Logic chip including embedded magnetic tunnel junctions
KR102054819B1 (ko) 2013-05-22 2019-12-11 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9257636B2 (en) 2013-09-11 2016-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Perpendicular magnetic random-access memory (MRAM) formation by direct self-assembly method
US9564582B2 (en) * 2014-03-07 2017-02-07 Applied Materials, Inc. Method of forming magnetic tunneling junctions
JP6548415B2 (ja) * 2014-03-18 2019-07-24 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 犠牲挿入層を用いるスピン移動トルク磁気デバイスで使用可能な垂直磁気異方性磁気接合を提供する方法
CN104953026B (zh) * 2014-03-27 2017-11-14 朗姆研究公司 蚀刻非挥发性金属材料的方法
US10003014B2 (en) * 2014-06-20 2018-06-19 International Business Machines Corporation Method of forming an on-pitch self-aligned hard mask for contact to a tunnel junction using ion beam etching
KR20160004744A (ko) 2014-07-04 2016-01-13 에스케이하이닉스 주식회사 반도체 메모리를 포함하는 전자 장치
US9865798B2 (en) 2015-02-24 2018-01-09 Qualcomm Incorporated Electrode structure for resistive memory device
US10008662B2 (en) * 2015-03-12 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Perpendicular magnetic tunneling junction (MTJ) for improved magnetoresistive random-access memory (MRAM) process
US10115891B2 (en) * 2015-04-16 2018-10-30 Toshiba Memory Corporation Magnetoresistive memory device and manufacturing method of the same
US9847473B2 (en) * 2015-04-16 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. MRAM structure for process damage minimization
US9818935B2 (en) 2015-06-25 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode connection
US11245069B2 (en) * 2015-07-14 2022-02-08 Applied Materials, Inc. Methods for forming structures with desired crystallinity for MRAM applications
US10163479B2 (en) 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
WO2017048271A1 (en) * 2015-09-18 2017-03-23 Intel Corporation Spin transfer torque memory (sttm), methods of forming the same using a non-conformal insulator, and devices including the same
WO2017048270A1 (en) * 2015-09-18 2017-03-23 Intel Corporation Spin transfer torque memory (sttm), methods of forming the same using volatile compound forming elements, and devices including the same
US9905751B2 (en) * 2015-10-20 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic tunnel junction with reduced damage
CN105374936A (zh) * 2015-12-01 2016-03-02 中电海康集团有限公司 一种双磁性隧道结的刻蚀方法
US10454021B2 (en) 2016-01-29 2019-10-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same
US10811595B2 (en) 2016-04-01 2020-10-20 Intel Corporation Techniques for forming logic including integrated spin-transfer torque magnetoresistive random-access memory
CN107403865B (zh) * 2016-05-18 2020-07-14 上海磁宇信息科技有限公司 一种双重图形技术图案化磁性隧道结的方法
CN107452874B (zh) * 2016-05-30 2020-07-14 上海磁宇信息科技有限公司 一种磁性隧道结自对准钽掩模的形成方法
KR102468257B1 (ko) 2016-08-08 2022-11-18 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
CN107785485B (zh) * 2016-08-31 2021-06-01 中电海康集团有限公司 一种磁性隧道结的制备方法
US10460781B2 (en) 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
US10366774B2 (en) 2016-09-27 2019-07-30 Spin Memory, Inc. Device with dynamic redundancy registers
US10360964B2 (en) 2016-09-27 2019-07-23 Spin Memory, Inc. Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device
US10818331B2 (en) 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US10437491B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register
US10446210B2 (en) 2016-09-27 2019-10-15 Spin Memory, Inc. Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers
US10437723B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device
CN108232005B (zh) * 2016-12-09 2021-12-17 上海磁宇信息科技有限公司 一种横向修剪缩微磁性隧道结图案的方法
CN108232007A (zh) * 2016-12-21 2018-06-29 上海磁宇信息科技有限公司 一种气体团簇离子束修剪被刻蚀后的磁性隧道结的方法
KR102634750B1 (ko) * 2017-01-10 2024-02-13 삼성전자주식회사 자기 기억 소자
KR102368033B1 (ko) 2017-09-20 2022-02-25 삼성전자주식회사 자기 저항 메모리 소자의 제조 방법
KR102401181B1 (ko) 2017-10-11 2022-05-24 삼성전자주식회사 정보 저장 패턴을 포함하는 반도체 소자
US10446741B2 (en) * 2017-10-23 2019-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple hard mask patterning to fabricate 20nm and below MRAM devices
US10481976B2 (en) 2017-10-24 2019-11-19 Spin Memory, Inc. Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers
US10656994B2 (en) 2017-10-24 2020-05-19 Spin Memory, Inc. Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques
US10489245B2 (en) 2017-10-24 2019-11-26 Spin Memory, Inc. Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them
US10529439B2 (en) 2017-10-24 2020-01-07 Spin Memory, Inc. On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects
US10541361B2 (en) * 2017-11-30 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic random access memory and manufacturing method thereof
US10811594B2 (en) * 2017-12-28 2020-10-20 Spin Memory, Inc. Process for hard mask development for MRAM pillar formation using photolithography
US10891997B2 (en) 2017-12-28 2021-01-12 Spin Memory, Inc. Memory array with horizontal source line and a virtual source line
US10360962B1 (en) 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10395711B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Perpendicular source and bit lines for an MRAM array
US10395712B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Memory array with horizontal source line and sacrificial bitline per virtual source
US10424726B2 (en) 2017-12-28 2019-09-24 Spin Memory, Inc. Process for improving photoresist pillar adhesion during MRAM fabrication
US10424723B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction devices including an optimization layer
US10784439B2 (en) 2017-12-29 2020-09-22 Spin Memory, Inc. Precessional spin current magnetic tunnel junction devices and methods of manufacture
US10886330B2 (en) 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10546624B2 (en) 2017-12-29 2020-01-28 Spin Memory, Inc. Multi-port random access memory
US10367139B2 (en) 2017-12-29 2019-07-30 Spin Memory, Inc. Methods of manufacturing magnetic tunnel junction devices
US10840436B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10438996B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Methods of fabricating magnetic tunnel junctions integrated with selectors
US10438995B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Devices including magnetic tunnel junctions integrated with selectors
US10446744B2 (en) 2018-03-08 2019-10-15 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US11107978B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US10734573B2 (en) 2018-03-23 2020-08-04 Spin Memory, Inc. Three-dimensional arrays with magnetic tunnel junction devices including an annular discontinued free magnetic layer and a planar reference magnetic layer
US10784437B2 (en) 2018-03-23 2020-09-22 Spin Memory, Inc. Three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US11107974B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer
US10411185B1 (en) 2018-05-30 2019-09-10 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
US10593396B2 (en) 2018-07-06 2020-03-17 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10600478B2 (en) 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10559338B2 (en) 2018-07-06 2020-02-11 Spin Memory, Inc. Multi-bit cell read-out techniques
US10692569B2 (en) 2018-07-06 2020-06-23 Spin Memory, Inc. Read-out techniques for multi-bit cells
US10650875B2 (en) 2018-08-21 2020-05-12 Spin Memory, Inc. System for a wide temperature range nonvolatile memory
US10520818B1 (en) * 2018-09-18 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Critical dimension (CD) uniformity of photoresist island patterns using alternating phase shifting mask
US10699761B2 (en) 2018-09-18 2020-06-30 Spin Memory, Inc. Word line decoder memory architecture
US11374170B2 (en) * 2018-09-25 2022-06-28 Applied Materials, Inc. Methods to form top contact to a magnetic tunnel junction
US10971680B2 (en) 2018-10-01 2021-04-06 Spin Memory, Inc. Multi terminal device stack formation methods
US11621293B2 (en) 2018-10-01 2023-04-04 Integrated Silicon Solution, (Cayman) Inc. Multi terminal device stack systems and methods
US10497858B1 (en) * 2018-12-21 2019-12-03 Applied Materials, Inc. Methods for forming structures for MRAM applications
US11107979B2 (en) 2018-12-28 2021-08-31 Spin Memory, Inc. Patterned silicide structures and methods of manufacture
JP2020191320A (ja) 2019-05-20 2020-11-26 東京エレクトロン株式会社 基板製造方法、及び、処理システム
CN112151672B (zh) * 2019-06-28 2023-07-25 北京时代全芯存储技术股份有限公司 积层体的制造方法
CN112531103B (zh) * 2019-09-19 2023-05-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030181056A1 (en) * 2002-03-22 2003-09-25 Applied Materials, Inc. Method of etching a magnetic material film stack using a hard mask
CN1656580A (zh) * 2002-04-30 2005-08-17 微米技术有限公司 磁性随机存储器器件的成形方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0421913A (ja) * 1990-05-17 1992-01-24 Hitachi Ltd パターン形成方法及びこの方法を用いて形成した薄膜磁気ヘッド
JPH06306647A (ja) 1993-04-21 1994-11-01 Hitachi Ltd パタ−ン形成方法と薄膜磁性素子
US5835003A (en) * 1995-09-29 1998-11-10 Hewlett-Packard Company Colossal magnetoresistance sensor
US6110751A (en) * 1997-01-10 2000-08-29 Fujitsu Limited Tunnel junction structure and its manufacture and magnetic sensor
JP2871670B1 (ja) * 1997-03-26 1999-03-17 富士通株式会社 強磁性トンネル接合磁気センサ、その製造方法、磁気ヘッド、および磁気記録／再生装置
US6242770B1 (en) 1998-08-31 2001-06-05 Gary Bela Bronner Diode connected to a magnetic tunnel junction and self aligned with a metallic conductor and method for forming the same
US6573030B1 (en) * 2000-02-17 2003-06-03 Applied Materials, Inc. Method for depositing an amorphous carbon layer
US6730561B2 (en) * 2001-06-06 2004-05-04 Applied Materials, Inc. Method of forming a cup capacitor
JP4281285B2 (ja) 2002-03-14 2009-06-17 ソニー株式会社 トンネル磁気抵抗効果素子及び磁気メモリ装置
US6815248B2 (en) 2002-04-18 2004-11-09 Infineon Technologies Ag Material combinations for tunnel junction cap layer, tunnel junction hard mask and tunnel junction stack seed layer in MRAM processing
US6794695B2 (en) * 2002-04-29 2004-09-21 Hewlett-Packard Development Company, L.P. Magneto resistive storage device having a magnetic field sink layer
US6704220B2 (en) 2002-05-03 2004-03-09 Infineon Technologies Ag Layout for thermally selected cross-point MRAM cell
JP4034115B2 (ja) 2002-05-14 2008-01-16 富士通株式会社 半導体装置の製造方法
US6984585B2 (en) 2002-08-12 2006-01-10 Applied Materials Inc Method for removal of residue from a magneto-resistive random access memory (MRAM) film stack using a sacrificial mask layer
US7183120B2 (en) 2002-10-31 2007-02-27 Honeywell International Inc. Etch-stop material for improved manufacture of magnetic devices
US7105361B2 (en) * 2003-01-06 2006-09-12 Applied Materials, Inc. Method of etching a magnetic material
US20040175934A1 (en) 2003-03-04 2004-09-09 International Business Machines Corporation Method for improving etch selectivity effects in dual damascene processing
US6841484B2 (en) 2003-04-17 2005-01-11 Chentsau Ying Method of fabricating a magneto-resistive random access memory (MRAM) device
US6849465B2 (en) 2003-06-20 2005-02-01 Infineon Technologies Ag Method of patterning a magnetic memory cell bottom electrode before magnetic stack deposition
JP4254430B2 (ja) 2003-08-07 2009-04-15 ソニー株式会社 半導体装置の製造方法
US7009266B2 (en) * 2003-08-29 2006-03-07 Applied Spintronics Technology, Inc. Method and system for providing a magnetic element including passivation structures
US7259062B2 (en) * 2003-10-24 2007-08-21 Hewlett-Packard Development Company, Lp. Method of making a magnetic tunnel junction device
JP2005166896A (ja) * 2003-12-02 2005-06-23 Toshiba Corp 磁気メモリ
US20050141148A1 (en) * 2003-12-02 2005-06-30 Kabushiki Kaisha Toshiba Magnetic memory
US6969895B2 (en) 2003-12-10 2005-11-29 Headway Technologies, Inc. MRAM cell with flat topography and controlled bit line to free layer distance and method of manufacture
US7115993B2 (en) * 2004-01-30 2006-10-03 Tokyo Electron Limited Structure comprising amorphous carbon film and method of forming thereof
US7368299B2 (en) 2004-07-14 2008-05-06 Infineon Technologies Ag MTJ patterning using free layer wet etching and lift off techniques
TWI252559B (en) 2004-12-31 2006-04-01 Ind Tech Res Inst Method for connecting magnetoelectronic element with conductive line
US7241632B2 (en) * 2005-04-14 2007-07-10 Headway Technologies, Inc. MTJ read head with sidewall spacers
US7444738B2 (en) * 2005-07-29 2008-11-04 Everspin Technologies, Inc. Method for tunnel junction sensor with magnetic cladding
US8331063B2 (en) * 2009-07-10 2012-12-11 Tdk Corporation Magnetoresistive effect element in CPP-type structure and magnetic disk device
US8735179B2 (en) * 2009-08-27 2014-05-27 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
JP2013012546A (ja) * 2011-06-28 2013-01-17 Toshiba Corp 不揮発性記憶装置の製造方法
JP2014056941A (ja) * 2012-09-12 2014-03-27 Toshiba Corp 抵抗変化型メモリ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030181056A1 (en) * 2002-03-22 2003-09-25 Applied Materials, Inc. Method of etching a magnetic material film stack using a hard mask
CN1656580A (zh) * 2002-04-30 2005-08-17 微米技术有限公司 磁性随机存储器器件的成形方法

Also Published As

Publication number Publication date
US20090130779A1 (en) 2009-05-21
EP2223356A1 (en) 2010-09-01
US9136463B2 (en) 2015-09-15
JP2013243395A (ja) 2013-12-05
CN101911327A (zh) 2010-12-08
CN104576921A (zh) 2015-04-29
WO2009067594A1 (en) 2009-05-28
KR20100096191A (ko) 2010-09-01
JP2011504301A (ja) 2011-02-03
US20160005959A1 (en) 2016-01-07

Similar Documents

Publication Publication Date Title
CN101911327B (zh) 形成磁性隧道结结构的方法
US10847715B2 (en) Magnetoresistive device and method of manufacturing same
TWI282162B (en) Magnetic yoke structures in MRAM devices to reduce programming power consumption and a method to make the same
US7476329B2 (en) Methods for contacting conducting layers overlying magnetoelectronic elements of MRAM devices
US7097777B2 (en) Magnetic switching device
US6806546B2 (en) Passivated magneto-resistive bit structure
US6911156B2 (en) Methods for fabricating MRAM device structures
US20040127054A1 (en) Method for manufacturing magnetic random access memory
JP2004128229A (ja) 磁性メモリ及びその製造方法
CN109713006B (zh) 一种制作磁性随机存储器单元阵列及其周围电路的方法
US7368299B2 (en) MTJ patterning using free layer wet etching and lift off techniques
US11056643B2 (en) Magnetic tunnel junction (MTJ) hard mask encapsulation to prevent redeposition
KR100561859B1 (ko) 컨택홀이 없는 나노 크기의 자기터널접합 셀 형성 방법
CN109994600B (zh) 一种磁性随机存储器的制作方法
KR20030078136A (ko) 마그네틱 램의 제조방법
US20020086448A1 (en) Method for manufacturing a semiconductor device
CN111668364B (zh) 一种磁存储器件的制备方法及磁存储器件
US10756137B2 (en) MTJ patterning without etch induced device degradation assisted by hard mask trimming
CN108735893A (zh) 一种磁性随机存储器底电极接触及其形成方法
CN107546321B (zh) 一种磁性随机存储器顶电极及其形成方法
CN114335330A (zh) 半导体结构及其形成方法
CN111863865A (zh) 一种赝磁性隧道结单元
JP2018147933A (ja) 半導体素子の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20141231

Termination date: 20151120

EXPY Termination of patent right or utility model