CN101794816A - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件，具备：第一导电型的半导体衬底；形成在半导体衬底上的第一导电型的第一半导体区；以及在第一半导体区内，相对于半导体衬底在衬底面方向上分别离开地形成的第二导电型的第二半导体区。关于第二半导体区的活性化的杂质浓度的相对于半导体衬底在衬底面方向上的积分值即电荷量、与关于第一半导体区的活性化的杂质浓度的相对于半导体衬底在衬底面方向上的积分值即电荷量之差，总是为正数，且从第二半导体区的两端的接合面中的半导体衬底侧的第一接合面的深度朝向第二半导体区的两端的接合面中的与第一接合面相反一侧的第二接合面的深度增加。

Description

半导体器件
本申请享有2009年1月23日提出的专利申请的优先权。
技术领域
本发明涉及半导体器件，特别涉及各种开关电源等功率电子领域中使用的功率半导体器件。
背景技术
MOS型场效应晶体管(以下称为“MOSFET”)、绝缘栅型双极晶体管(以下称为“IGBT”)等半导体器件具有高速开关特性以及几十～几百V的反向阻断电压(以下称为“耐压”)。因此，这些半导体器件广泛用于家用电气设备、通信设备、以及车载用电动机等电力变换那样的控制领域中。为了达成使用了这些半导体器件的电源系统的小型化、高效化、以及低功耗化，需要降低构成系统的半导体器件的导通状态下的电阻(以下称为“导通电阻”)。即，强烈要求MOSFET、IGBT具有高耐压以及低导通电阻。
一般，半导体器件在截止状态下被施加了高电压时，漂移区耗尽而保持电压。MOSFET、IGBT等半导体器件为了得到高耐压而具有杂质浓度比较低的漂移区，所以电阻变大，元件的导通电阻中所占的漂移电阻的比例增大，结果是导通电阻也变大。因此，在这些半导体器件中，耐压与导通电阻具有折衷的关系，存在由该材料决定的界限。
相对于此，作为用于降低该漂移电阻的结构，已知超结(superjunction)结构(参照“Theory of semiconductor super junctiondevices”(T.Fujihira，Jpn，J.Appl.Phys.，Vol.36(1997)，pp6254-6262))。该超结结构是指，在漂移区中在相对电流路径垂直的方向上交替配置了p型半导体层和n型半导体层的结构。
在一般的半导体器件中，在对漏电极施加了高电压时，耗尽层从与源电极连接的p型基区与n型漂移区的pn结合面扩展，所以在该pn结合面的电场强度达到了临界电场时发生雪崩击穿。因此，一般的半导体器件的耐压由n型漂移区的杂质浓度以及耗尽层距离决定。
相对于此，在超结结构中，除了与n型漂移区的pn结合面以外，耗尽层还从漂移区中的p型半导体层与n型半导体层的pn结扩展。因此，向p型基区与n型漂移区的pn结合面的电场集中被缓和，漂移区整体的电场上升，结果是，即使在使n型半导体层的杂质浓度高于通常的半导体器件的漂移区的情况下也得到高耐压。进而，在半导体器件的导通状态下，由于电流流过高浓度的n型半导体层，所以与具有与超结结构相同程度的耐压的一般的半导体器件相比，能够将超结结构的导通电阻设为1/5左右。
但是，对于超结结构，也要求进一步降低导通电阻。为了进一步降低超结结构的导通电阻，需要提高n型半导体层的杂质浓度。在该情况下，为了保持耐压必需使n型半导体层耗尽化，所以需要减小n型半导体层与p型半导体层的宽度。即，需要增加各自的半导体层的长宽比。
此处，作为用于形成超结结构的方法，例如已知如下方法：从n型外延层表面通过反应离子蚀刻(以下称为“RIE”)形成沟，而使p型层外延生长(参照日本特开2007-12801号公报)；以及将在高电阻的外延层中通过离子注入以及扩散而选择性地形成n型以及p型的埋入层、层叠高电阻的外延层并与下层同样地通过离子注入以及扩散而形成n型以及p型的埋入层的工序反复多次的制造方法(参照日本特开2004-14554号公报)。
在日本特开2007-12801号公报所公开的方法中，以高长宽比在沟内部外延生长高质量的硅，通过高的浓度控制性来埋入杂质，所以该方法是难易度非常高的方法。
相对于此，在日本特开2004-14554号公报所公开的方法中，虽然离子注入、外延生长等工序的次数增加，但由于具有高的控制性，所以该方法一般被用作形成超结结构的工艺，也实现了产品化。
但是，在日本特开2004-14554号公报所公开的方法中，必须将各高电阻的外延层的厚度制作成以高浓度连接上下的n型以及p型的扩散层的程度。但是，为了得到高的长宽比，需要减小相邻的p型以及n型的扩散层的间隔，但相互重合且相互抵消的杂质浓度增加，所以加工裕量(process margin)变小。
相对于此，为了减少相互抵消的杂质浓度，考虑缩短扩散长度的方法，因此，为了不使上下的扩散层以高浓度连接，必须减小外延层的厚度。
但是，由于漂移区的整体厚度大致相等，所以在缩短扩散长度来使外延层变薄的方法中，离子注入以及外延生长的工序次数增加，制造成本上升。
但是，超结结构由于具有与一般的双重扩散型MOS(以下称为“DMOS”)结构不同的漂移区，所以耐压与导通电阻的折衷的关系得到改善。另一方面，超结结构的分布图(profile)是特异的漂移区的分布图，所以与p型以及n型的柱型(pillar)分布图相关，与DMOS相比电场分布较大地不同。因此，需要最适合地设计在DMOS中没有的超结结构部，通过DMOS等开关元件来满足一般的静态特性，同时还需要提高雪崩耐量、可靠性这样的性能。
相对于此，已知如下方法：对并排的pn结构的n型半导体层以及p型半导体层的区域的宽度或杂质浓度进行控制，使表面侧的p型区的杂质浓度大于邻接的n型区，使背面侧的p型区的杂质浓度小于n型区，从而改善pn结构部中的电场分布，提高雪崩耐量(参照日本特开2004-72068号公报)。在日本特开2004-72068号公报所公开的方法中，除了雪崩耐量以外，为了确保开关特性以及元件的可靠性，还需要漂移区的pn结构的分布图设计。例如，在日本特开2004-72068号公报所公开的方法中，进行如下分布图设计：在漂移区的中位形成电场的峰值点，远离栅电极而形成雪崩点，从而确保元件的可靠性。
但是，在使用日本特开2004-72068号公报公开的方法在漂移区的中位形成电场的峰值点时，由于栅电极附近的雪崩击穿，栅电位借助于栅氧化膜而变化，发生向栅电极的反馈电流，还有可能对雪崩耐量造成影响(参照S.-C.Lee，K.-H.oh，H.-C.Jang，J.-G.Lee，S.-S.Kim，and C.-M.Yun，“Investigation of Gate Oscillation ofPower MOSFETs Induced by Avalanche Mode Operation”PowerSemiconductor Devices and IC’s，2007 IEEE InternationalSymposium on 27-30 May 2006 Page(s)：113-116)。
另外，在文献“Investigation of Gate Oscillation of PowerMOSFETs Induced by Avalanche Mode Operation”中，虽然言及了针对雪崩耐量的影响，但在日本特开2004-72068号公报所公开的方法中，由于在栅电极附近存在高电场部位，所以开关特性也受到影响。其结果，发生向栅电极的反馈电流，而成为开关噪声的原因。
另外，在日本特开2004-72068号公报所公开的方法中，如果向栅电极的反馈电流变多，则栅绝缘膜的可靠性降低。例如，如果由于雪崩击穿而发生的载流子被栅绝缘膜捕捉，则元件的阈值电压变动，特性(阈值电压以及漏源间的泄漏)变化。
另外，在日本特开2004-72068号公报所公开的方法中，由于pn结构的分布图，依赖于漏源间电压的耗尽层的伸展方式变化，所以开关时的电容变化不同。
即，在以往的超结结构中，难以同时提高雪崩耐量和元件的可靠性。
发明内容
根据本发明的第一方式，提供一种半导体器件，其特征在于，具备：
第一导电型的半导体衬底；
形成在上述半导体衬底上的第一导电型的第一半导体区；以及
在上述第一半导体区内，相对于上述半导体衬底在衬底面方向上分别离开地形成的多个第二导电型的第二半导体区，
关于上述第二半导体区的活性化的杂质浓度的相对于上述半导体衬底在衬底面方向上的积分值即电荷量、与关于上述第一半导体区的活性化的杂质浓度的相对于上述半导体衬底在衬底面方向上的积分值即电荷量之差，总是为正数，且从上述第二半导体区的两端的接合面中的上述半导体衬底侧的第一接合面的深度朝向上述第二半导体区的两端的接合面中的与上述第一接合面相反一侧的第二接合面的深度增加。
根据本发明的第二方式，提供一种半导体器件，其特征在于，具备：
第一导电型的半导体衬底；
形成在上述半导体衬底上的第一导电型的第一半导体区；以及
在上述第一半导体区内，相对于上述半导体衬底在衬底面方向上分别离开地形成的多个第二导电型的第二半导体区，
关于上述第二半导体区的活性化的杂质浓度的相对于上述半导体衬底在衬底面方向上的积分值即电荷量、与关于上述第一半导体区的活性化的杂质浓度的相对于上述半导体衬底在衬底面方向上的积分值即电荷量之差，在上述第二半导体区的两端的接合面中的上述半导体衬底侧的第一接合面附近的深度处大致为0且总是为正数，且从上述第一接合面的深度朝向上述第二半导体区的两端的接合面中的与上述第一接合面相反一侧的第二接合面的深度增加。
附图说明
图1是示出本发明的实施例的半导体器件的结构的剖面图，以及是示出实质的杂质浓度I(atom/cm3)以及实质的电荷量Q(atom/cm2)与深度的关系的曲线。
图2是示出以往的半导体器件以及图1的半导体器件的电场分布的曲线。
图3是示出以往的半导体器件以及图1的半导体器件的输出容量与漏源间电压的关系的曲线。
图4是示出本发明的实施例的变形例1的半导体器件的结构的剖面图，以及是示出实质的杂质浓度I(atom/cm3)以及实质的电荷量Q(atom/cm2)与深度的关系的曲线。
图5是示出本发明的实施例的变形例2的半导体器件的结构的剖面图，以及是示出实质的杂质浓度I(atom/cm3)以及实质的电荷量Q(atom/cm2)与深度的关系的曲线。
图6是示出本发明的实施例的其他变形例的半导体器件的实质的电荷量Q(atom/cm2)与深度的关系的曲线。
具体实施方式
以下，参照附图对本发明的实施例进行说明。另外，以下的实施例是本发明的实施的一个方式，并不限定本发明的范围。
首先，在本发明的实施例中，将作为关于半导体区的活性化的杂质浓度的相对于半导体衬底在水平方向(以下称为“衬底面方向”)上的积分值的量定义为“电荷量”。
接下来，参照图1对本发明的实施例的半导体器件的结构进行说明。图1(A)是示出本发明的实施例的半导体器件的结构的剖面图，图1(B)是示出实质的杂质浓度I(atom/cm3)与深度的关系的曲线，图1(C)是示出实质的电荷量Q(atom/cm2)与深度的关系的曲线。
如图1(A)所示，半导体器件具备：使用埋入了n型(以下称为“第一导电型”)的杂质的硅而形成的半导体衬底100；形成在半导体衬底100上的第一导电型的第一半导体区102；在第一半导体区102内，相对于半导体衬底100在衬底面方向(X方向)上分别离开地形成的多个p型(以下称为“第二导电型”)的第二半导体区104；与第二半导体区104连接的第二导电型的第三半导体区106；形成在第三半导体区106上的第一导电型的第四半导体区108；形成在第三半导体区106上的第二导电型的第五半导体区110；以及在第一半导体区102、第三半导体区106、及第四半导体区108的一部分的表面的上方隔着绝缘膜112形成的栅电极114。另外，半导体器件具备：在半导体衬底100的与第一半导体区102不相接的面上形成的成为漏电极的第一主电极116；与第四半导体区108的一部分的表面以及第五半导体区110的整个表面连接，并形成在绝缘膜112上的成为源电极的第二主电极118。
第一半导体区102的X方向的宽度Wn在第一半导体区102与第二半导体区104的半导体衬底100侧(漏电极侧)的接合面(以下称为“第一接合面B”)的深度处是WBn，在与第一接合面B相反一侧(源电极侧)的接合面(以下称为“第二接合面T”)的深度处是WTn，在相对于半导体衬底100的垂直方向(Y方向)上，从第一接合面B的深度朝向第二接合面T的深度是恒定的(WBn＝WTn)。即，第二接合面T是第二半导体区104与作为第二导电型的基层的第三半导体区106的接合面。
第二半导体区104的X方向的宽度Wp在第一接合面B的深度处是WBp，在第二接合面T的深度处是WTp，在相对于半导体衬底100的垂直方向(Y方向)上，从第一接合面B的深度朝向第二接合面T的深度是恒定的(WBp＝WTp)。
如图1(B)所示，第二半导体区104的活性化的杂质浓度与第一半导体区102的杂质浓度之差，在第一接合面B的深度处是0以上，在相对于半导体衬底100的垂直方向(Y方向)上，从第一接合面B的深度朝向第二接合面T的深度增加。
其结果，如图1(C)所示，第二半导体区104的电荷量Qp与第一半导体区102的电荷量Qn之差ΔQ，在第一接合面B的深度处是0以上(ΔQB≥0)，在相对于半导体衬底100的垂直方向(Y方向)上，从第一接合面B的深度朝向第二接合面T的深度增加(QBn≤QBp、QTn＜QTp、ΔQB＜ΔQT)。
接下来，参照图2以及图3对图1的半导体器件的特性进行说明。图2的(A)以及(B)是示出以往的半导体器件的电场分布的曲线，(C)是示出图1的半导体器件的电场分布的曲线。图3的曲线(A)以及(B)是示出以往的半导体器件的输出容量与漏源间电压的关系的曲线，曲线(C)是示出图1的半导体器件的输出容量与漏源间电压的关系的曲线。
图2(A)示出以宽度以及杂质浓度成为恒定的方式分别形成了p型以及n型的半导体区的以往的半导体器件的电场分布。如图2(A)所示，由于p型以及n型的半导体区的宽度以及杂质浓度恒定，所以电场分布是矩形。其结果，在极其靠近pn结构的栅电极的位置，出现雪崩击穿时的电场峰值点。
图2(B)示出与日本特开2004-72068号公报对应的半导体器件的电场分布。如图2(B)所示，在与日本特开2004-72068号公报对应的半导体器件中，在pn结构的深度方向的中点附近出现雪崩击穿时的电场峰值点。
图2(C)示出图1的半导体器件的电场分布。如图2(C)所示，第二半导体区104与第一半导体区102的杂质浓度之差，在第一接合面B的深度处是0以上，从第一接合面B的深度朝向第二接合面T的深度增加，所以在第一接合面B的深度处成为高电场，在第二接合面T的深度处成为低电场。
如图2(A)至(C)所示，在图1的半导体器件中，与以往的半导体器件相比，在第一接合面B的深度出现电场峰值点，雪崩点远离栅电极114，所以雪崩耐量被改善。另外，由于开关时向栅电极114反馈的反馈电流得到抑制，所以开关时的噪声降低。
另外，图3(A)是示出以往的DMOS结构的半导体器件的漏源间电压与输出容量的关系的曲线，图3(B)是示出与日本特开2004-72068号公报对应的半导体器件的漏源间电压与输出容量的关系的曲线，图3(C)是示出图1的半导体器件的漏源间电压与输出容量的关系的曲线，如图3(A)至(C)所示，在图1的半导体器件中，与以往的半导体器件相比，依赖于漏源间电压的输出容量的变化变得急剧。其结果，开关时的漂移区的受主以及施主的充放电时间被缩短，所以开关时间被缩短。特别地，在包括半导体器件的电路以高频动作上，开关时间的缩短是重要的特性。由于该输出容量的变化变得急剧，所以内置的pn二极管的恢复速度提高(即逆恢复时间trr缩短)，所以内置的pn二极管的逆恢复特性也改善。
接下来，参照图4对本发明的实施例的变形例1进行说明。图4(A)是示出本发明的实施例的变形例1的半导体器件的结构的剖面图，图4(B)是示出实质的活性化的杂质浓度I(atom/cm3)与深度的关系的曲线，图4(C)是示出实质的电荷量Q(atom/cm2)与深度的关系的曲线。
如图4(A)所示，第一半导体区102的X方向的宽度Wn在第一半导体区102与第二半导体区104的半导体衬底100侧(漏电极侧)的第一接合面B的深度处是WBn，在与第一接合面B相反一侧(源电极侧)的第二接合面T的深度处是WTn，在相对于半导体衬底100的垂直方向(Y方向)上，从第一接合面B的深度朝向第二接合面T的深度减少(WBn＞WTn)。
第二半导体区104的X方向的宽度Wp，在第一接合面B的深度处是WBp，在第二接合面T的深度处是WTp，在相对于半导体衬底100的垂直方向(Y方向)上，从第一接合面B的深度朝向第二接合面T的深度增加(WBp＜WTp)。
如图4(B)所示，第二半导体区104的杂质浓度Ip与第一半导体区102的杂质浓度In之差ΔI，在相对于半导体衬底100的垂直方向(Y方向)上，从第一接合面B的深度朝向第二接合面T的深度总是大于0并且是恒定的(0＜ΔIB＝ΔIT)。
其结果，如图4(C)所示，第二半导体区104的电荷量Qp与第一半导体区102的电荷量Qn之差ΔQ，在第一接合面B的深度处是0以上(ΔQB≥0)，在相对于半导体衬底100的垂直方向(Y方向)上，从第一接合面B的深度朝向第二接合面T的深度增加(QBn≤QBp、QTn＜QTp、ΔQB＜ΔQT)。
例如，图4(A)的半导体器件的制造方法如下所述。使用光刻技术，选择性地进行RIE，从而在第一半导体区102中形成沟。此时，对沟附加角度，以使在相对于半导体衬底100的垂直方向(Y方向)上，从第二接合面T的深度朝向第一接合面B的深度使第二半导体区104的宽度变窄。之后，使第二半导体区104外延生长。之后，形成上部的MOSFET区。
接下来，参照图5对本发明的实施例的变形例2进行说明。图5(A)是示出本发明的实施例的变形例2的半导体器件的结构的剖面图，图5(B)是示出实质的杂质浓度I(atom/em3)与深度的关系的曲线，图5(C)是示出实质的电荷量Q(atom/cm2)与深度的关系的曲线。
如图5(A)所示，第一以及第二半导体区102、104分别具有由具有同样的形状的多个单位层(层L1至L6)构成的层叠结构。相对于半导体衬底100在衬底面方向上的第二半导体区104的中心部(实线(1))的活性化的杂质浓度示出在相对于半导体衬底100的垂直方向上具有浓淡的波形的分布。各单位层(层L1至L6)是包括活性化的杂质浓度高的高浓度部分、和夹住该高浓度部分的活性化的杂质浓度低的低浓度部分的层。即，在第二半导体区102的各单位层(层L1至L6)中，一个高浓度部分被夹在两个低浓度部分中。该层叠结构是在相对于半导体衬底100的垂直方向(Y方向)上反复形成了各单位层(层L1至L6)的结构。
在各单位层(层L1至L6)中，第一半导体区102的X方向的宽度Wn在边界bi与边界bi+1的中间的深度处最小，除了半导体衬底100侧(漏电极侧)的包括第一接合面B的单位层(以下称为“第一单位层”)(层1)而在边界bi与边界bi+1的深度处最大。例如，单位层(层L2)的第一半导体区102的X方向的宽度Wn在边界b1与边界b2的中间的深度处最小，在边界b1以及边界b2的深度处最大。
如图5(A)所示，在各单位层(层1至L6)中，第二半导体区104的X方向的宽度Wp在边界bi与边界bi+1的中间的深度处最大，除了第一单位层(层L1)而在边界bi以及边界bi+1的深度处最小。例如，单位层(层L2)的第二半导体区104的X方向的宽度Wp在边界b1与b2的中间的深度处最大，在边界b1以及边界b2的深度处最小。
另外，边界bi处的第二半导体区104的活性化的杂质浓度低于边界bi与边界bi+1的中间部的杂质浓度。这样，第一以及第二半导体区102、104在相对于半导体衬底100的垂直方向上，以夹住第二半导体区104的高浓度部分的低浓度部分的边界间的厚度被分割成多个单位层(层L1至L6)。
另外，如图5(B)所示，在各单位层(层L1至L6)中，第二半导体区104的杂质浓度与第一半导体区102的杂质浓度之差在半导体衬底100侧(漏电极侧)的边界bi的深度处是0以上，在边界bi与边界bi+1的中间的深度处最大。
其结果，如图5(C)所示，关于各单位层(层L1至L6)的电荷量，第二半导体区104的电荷量Qp与第一半导体区102的电荷量Qn之差ΔQ在第一单位层(层L1)中是0以上(ΔQB≥0)，在相对于半导体衬底100的垂直方向(Y方向)的各单位层(层L1至L6)上，从第一单位层(层L1)朝向包括与第一接合面B相反一侧(源电极侧)的第二接合面T的单位层(以下称为“第二单位层”)(层6)增加(ΔQB＜ΔQT)。
例如，图5(A)的半导体器件的制造方法如下所述。在半导体衬底100上形成n型的半导体层。之后，反复多次选择性地注入n型的杂质以及p型的杂质的工序、和在其上使n-型区外延生长的工序。此时，为了形成各单位层(层L1至L6)的n型扩散层以及p型扩散层，选择任意的杂质浓度。另外，也可以省略注入n型的杂质的工序，而多次反复向n型的外延层注入p型的杂质的工序、和在其上使n型区外延生长的工序。
另外，在本发明的实施例中，说明了在相对于半导体衬底100的垂直方向(Y方向)上，从第一接合面B的深度朝向第二接合面T的深度，第一以及第二半导体区102、104的电荷量Qn、Qp具有线性特性的例子，但也可以如图6所示，第一以及第二半导体区102、104的电荷量Qn、Qp中的至少一个具有非线性特性。
在本发明的实施例中，将第一半导体区102与第二半导体区104的反复间距(各第二半导体区104的离开距离)设为恒定，所以总是WBp+WBn＝WTp+WTn。
另外，在本发明的实施例中，说明了半导体器件的剖面，但也可以设为pn结构的分布图在纵深方向(未图示)上延伸(条纹)，也可以设为相对于n型层，p型区点状地存在。
另外，在本发明的实施例中，说明了使用硅形成半导体衬底100的例子，但不限于此，也可以使用SiC、GaN等来形成。
另外，在本发明的实施例中，说明了具有源漏结构的纵型的半导体器件，但不限于此，例如，能够应用于10V～1000V以上这样的各种耐压系的半导体器件。
根据本发明的实施例，在第一接合面B的深度出现电场峰值点，雪崩点远离栅电极114，所以能够提高雪崩耐量，并且，能够提高元件的可靠性。
另外，根据本发明的实施例，开关时向栅电极114反馈的反馈电流得到抑制，所以能够降低开关时的噪声。
另外，根据本发明的实施例，第二半导体区104的电荷量Qp与第一半导体区102的电荷量Qn之差ΔQ在第一接合面B的深度处成为0以上，仅漂移区的深的部分的电场变高，所以能够进一步提高雪崩耐量。
另外，根据本发明的实施例，当第二半导体区104的电荷量Qp与第一半导体区102的电荷量Qn之差ΔQ在第一接合面B附近的深度处大致是0时，能够降低半导体器件的导通电阻。即，第二半导体区104的电荷量Qp越小，半导体器件的导通电阻越小。

Claims (10)

1.一种半导体器件，其特征在于，具备：
第一导电型的半导体衬底；
形成在上述半导体衬底上的第一导电型的第一半导体区；以及
在上述第一半导体区内，相对于上述半导体衬底在衬底面方向上分别离开地形成的多个第二导电型的第二半导体区，
关于上述第二半导体区的活性化的杂质浓度的相对于上述半导体衬底在衬底面方向上的积分值即电荷量、与关于上述第一半导体区的活性化的杂质浓度的相对于上述半导体衬底在衬底面方向上的积分值即电荷量之差，总是为正数，且从上述第二半导体区的两端的接合面中的上述半导体衬底侧的第一接合面的深度朝向上述第二半导体区的两端的接合面中的与上述第一接合面相反一侧的第二接合面的深度增加。
2.根据权利要求1所述的半导体器件，其特征在于，
上述第二半导体区的相对于上述半导体衬底在衬底面方向的宽度在相对于上述半导体衬底的垂直方向上是恒定的，
上述第二半导体区的活性化的杂质浓度在相对于上述半导体衬底的垂直方向上，从上述第一接合面的深度朝向上述第二接合面的深度增加。
3.根据权利要求1所述的半导体器件，其特征在于，
上述第二半导体区的相对于上述半导体衬底在衬底面方向的宽度，在相对于上述半导体衬底的垂直方向上，从上述第一接合面的深度朝向上述第二接合面的深度变宽，
上述第二半导体区的活性化的杂质浓度是恒定的。
4.根据权利要求1所述的半导体器件，其特征在于，
上述第一以及第二半导体区分别具有多个单位层的层叠结构，
关于上述第一以及第二半导体区的活性化的杂质浓度的相对于上述半导体衬底在衬底面方向上的积分值即电荷量示出相对于上述半导体衬底在垂直方向上具有浓淡的波形的分布，
关于上述第一半导体区的各单位层的活性化的杂质浓度的相对于上述半导体衬底在衬底面方向上的积分值即电荷量包括两个高浓度部分和夹在上述两个高浓度部分中的低浓度部分，
关于上述第二半导体区的活性化的杂质浓度的相对于上述半导体衬底在衬底面方向上的积分值即电荷量包括两个低浓度部分和夹在上述两个低浓度部分中的高浓度部分，
上述第二半导体区的各单位层的高浓度部分的电荷量、与上述第一半导体区的各单位层的低浓度部分的电荷量之差，总是为正数，且从上述第一接合面的单位层朝向上述第二接合面的单位层增加。
5.根据权利要求4所述的半导体器件，其特征在于，
上述第二半导体区的各单位层的高浓度部分的电荷量从上述第一接合面的深度朝向上述第二接合面的深度增加。
6.一种半导体器件，其特征在于，具备：
第一导电型的半导体衬底；
形成在上述半导体衬底上的第一导电型的第一半导体区；以及
在上述第一半导体区内，相对于上述半导体衬底在衬底面方向上分别离开地形成的多个第二导电型的第二半导体区，
关于上述第二半导体区的活性化的杂质浓度的相对于上述半导体衬底在衬底面方向上的积分值即电荷量、与关于上述第一半导体区的活性化的杂质浓度的相对于上述半导体衬底在衬底面方向上的积分值即电荷量之差，在上述第二半导体区的两端的接合面中的上述半导体衬底侧的第一接合面附近的深度处大致为0且总是为正数，且从上述第一接合面的深度朝向上述第二半导体区的两侧的接合面中的与上述第一接合面相反一侧的第二接合面的深度增加。
7.根据权利要求6所述的半导体器件，其特征在于，
上述第二半导体区的相对于上述半导体衬底在衬底面方向上的宽度在相对于上述半导体衬底的垂直方向上是恒定的，
上述第二半导体区的活性化的杂质浓度在相对于上述半导体衬底的垂直方向上，从上述第一接合面的深度朝向上述第二接合面的深度增加。
8.根据权利要求6所述的半导体器件，其特征在于，
上述第二半导体区的相对于上述半导体衬底在衬底面方向的宽度，在相对于上述半导体衬底的垂直方向上，从上述第一接合面的深度朝向上述第二接合面的深度变宽，
上述第二半导体区的活性化的杂质浓度是恒定的。
9.根据权利要求6所述的半导体器件，其特征在于，
上述第一以及第二半导体区分别具有多个单位层的层叠结构，
关于上述第一以及第二半导体区的活性化的杂质浓度的相对于上述半导体衬底在衬底面方向上的积分值即电荷量示出在相对于上述半导体衬底的垂直方向上具有浓淡的波形的分布，
关于上述第一半导体区的各单位层的活性化的杂质浓度的相对于上述半导体衬底在衬底面方向上的积分值即电荷量包括两个高浓度部分和夹在上述两个高浓度部分中的低浓度部分，
关于上述第二半导体区的各单位层的活性化的杂质浓度的相对于上述半导体衬底在衬底面方向上的积分值即电荷量包括两个低浓度部分和夹在上述两个低浓度部分中的高浓度部分，
上述第二半导体区的各单位层的高浓度部分的电荷量、与上述第一半导体区的各单位层的低浓度部分的电荷量之差，总是为正数，且从上述第一接合面的单位层朝向上述第二接合面的单位层增加。
10.根据权利要求9所述的半导体器件，其特征在于，
上述第二半导体区的各单位层的高浓度部分的电荷量从上述第一接合面的深度朝向上述第二接合面的深度增加。
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