CN101770977A - 半导体器件导线的绝缘方法 - Google Patents

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Abstract

本发明公开一种用以使半导体器件的导线绝缘的方法。所述方法的一个实施方案包括在半导体衬底的单元区域上形成第一位线堆叠结构和在所述半导体衬底的周边区域上形成第二位线堆叠结构，以及形成旋涂式电介质(SOD)层以填充在所述第一与第二位线堆叠结构之间。所述方法还包括回蚀刻所述SOD层，以暴露所述第一和第二位线堆叠结构的上侧部，选择性地移除在所述周边区域上存在的所述SOD层的部分，以及沉积高密度等离子体(HDP)绝缘层以覆盖在所述单元区域上存在的所述SOD层的部分并填充在所述周边区域上存在的所述第二位线堆叠结构之间。

Description

半导体器件导线的绝缘方法
相关申请
本发明要求在2008年12月26日所提出的韩国专利申请10-2008-0134833的优先权，通过引用将其全部内容并入本文。
技术领域
本发明一般涉及一种半导体器件，更具体涉及一种用以使半导体器件的导线绝缘的方法。
背景技术
随着半导体器件的集成度增加，电路导线(wire)例如位线的设计规则(design rule)急剧减小。例如，由于动态随机存取存储器(DRAM)的设计规则减小至40nm以下并且需要34nm的设计规则，需要一种用以填充位线之间的间隙以有效地使位线绝缘的方法。由于位线的关键尺寸(CD)急剧减小，所以层间绝缘层很难有效填充位线之间的间隙。
为了形成层间绝缘层，已使用在位线之间沉积高密度等离子体(HDP)绝缘体的工艺。然而，由于随着设计规则的减小，同时位线之间的间隙的深宽比(aspect ratio)增加，因此利用HDP绝缘层有效地填充于位线之间变得困难。此外，在DRAM器件中，已大大地扩大位线之间的间隙的深宽比，因为在位线上引入的覆盖层逐渐变厚并且在位线的侧壁上引入间隔物。因为覆盖层用以在随后形成自行对准接触孔的工艺中作为蚀刻阻挡，所以需要覆盖层以较大厚度来形成。当如此增加位线之间的间隙的深宽比时，更加难利用HDP绝缘层填充于位线之间。因此，需要发展一种可更有效地在位线之间填充并使之绝缘的层间绝缘层的形成方法。
发明内容
本发明的实施方案涉及半导体器件制造方法，其中该方法填充半导体器件的诸如位线的导线之间的窄间隙，以使位线有效地且可靠地绝缘。
在一个实施方案中，一种用以使半导体器件的导线绝缘的方法包括：在半导体衬底的单元区域上形成第一位线堆叠结构(bit line stacks)和在半导体衬底的周边区域上形成第二位线堆叠结构。该方法包括：形成间隔层，间隔层覆盖第一及第二位线堆叠结构；形成第一掩模，第一掩模选择性地暴露所述间隔层的在单元区域上存在的部分；蚀刻间隔层的暴露部分，以留下在周边区域上存在的间隔层的其它部分作为蚀刻停止层；以及选择性地将间隔物附着至第一位线堆叠结构的侧壁上。该方法还包括形成可流动绝缘材料的第一绝缘层，第一绝缘层填充于第一与第二位线堆叠结构之间；回蚀刻第一绝缘层以暴露第一及第二位线堆叠结构的上侧部；选择性地移除第一绝缘层的在周边区域上存在的部分；以及形成比第一绝缘层更致密的第二绝缘层，以覆盖第一绝缘层的在单元区域上存在的部分和填充在周边区域上存在的第二位线堆叠结构。
在另一个实施方案中，一种用以使半导体器件的导线绝缘的方法包括：在半导体衬底的单元区域上形成第一位线堆叠结构和在半导体衬底的周边区域上形成第二位线堆叠结构。该方法包括：形成旋涂式电介质(SOD)层，以填充于第一与第二位线堆叠结构之间；回蚀刻SOD层以暴露第一及第二位线堆叠结构的上侧部；选择性地移除SOD层的部分；以及沉积高密度等离子体(HDP)绝缘层，以覆盖SOD层的在单元区域上存在的部分和填充于周边区域上存在的第二位线堆叠结构之间。
第一和第二位线堆叠结构的形成优选包括：在半导体衬底上形成下绝缘层；在下绝缘层上依次沉积位线导电层及覆盖层；图案化位线导电层和覆盖层，以形成第一和第二位线堆叠结构；形成间隔层，以覆盖第一和第二位线堆叠结构；形成第一掩模，第一掩模选择性地暴露间隔层的在单元区域上存在的部分；以及蚀刻间隔层的暴露部分，以留下间隔层的在周边区域上存在的其它部分作为蚀刻停止层，以及选择性地将间隔物附着至第一位线堆叠结构的侧壁。
该方法可以进一步包括在位线导电层和下绝缘层之间形成阻挡金属层。
所述选择性移除SOD层的部分优选包括：形成第二掩模，第二掩模暴露SOD层的在周边区域上存在的部分；以及蚀刻第二掩模所暴露的SOD层的部分，以暴露蚀刻停止层。
在另一实施方案中，一种用以使半导体器件的导线绝缘的方法包括：形成下绝缘层；以及在下绝缘层上依次沉积位线导电层和覆盖层。该方法还包括：图案化位线导电层和覆盖层，以形成第一和第二位线堆叠结构，其中第一位线堆叠结构具有小于第二位线堆叠结构的关键尺寸(CD)和间隔；形成间隔层以覆盖第一和第二位线堆叠结构；选择性地蚀刻间隔层的覆盖第一位线堆叠结构的部分，以留下间隔层的覆盖第二位线堆叠结构的其它部分作为蚀刻停止层，以及选择性地将间隔物附着至第一位线堆叠结构的侧壁。该方法还包括：形成SOD层，以填充于第一和第二位线堆叠结构之间；回蚀刻SOD层，以暴露出第一和第二位线堆叠结构的上侧部；选择性地蚀刻SOD层的在第二位线堆叠结构之间存在的部分，以暴露蚀刻停止层。此外，该方法包括沉积HDP绝缘层，以覆盖SOD层的未蚀刻部分和填充于第二位线堆叠结构之间；形成穿过HDP绝缘层以与第二位线堆叠结构对准的金属接触；以及形成电连接至金属接触的金属线。
SOD层的形成优选包括：涂敷聚硅氮烷(polysilazane)以覆盖位线堆叠结构；在氢气和氧气氛中固化涂敷的聚硅氮烷层；以及实施化学机械抛光(CMP)，以平坦化所述固化的聚硅氮烷层。
SOD层的回蚀刻优选包括以稀释的氢氟酸(HF)湿蚀刻SOD层。
金属接触的形成优选包括：形成穿过HDP绝缘层和第二位线堆叠结构的覆盖层的接触孔，以暴露位线导电层；以及通过CVD来沉积填充接触孔的钨层。
如以上所述，本发明的实施方案可提供有效地填充半导体器件的导线如位线之间的窄间隙以有效且可靠地使位线绝缘的方法。
通过在下文中结合附图和权利要求所进行的详细说明，对本领域技术人员而言本发明的其他特征将会变得显而易见。
附图说明
为了更完整了解本发明，应参考下面详细说明和附图。
图1至7是描述依据本发明一个实施方案的用以使半导体器件的导线绝缘的方法的剖面图。
本发明公开的方法允许各种形式的实施方案，但是在附图中图示说明了本发明的特定实施方案，同时应该理解，这些实施方案用于说明性目的，而不是意欲用以将本发明限定至所述的特定实施方案。
具体实施方式
当设计规则减小至约34nm并且导线例如位线之间的间隔因此而变窄时，优选实施方案提供了用以利用诸如旋涂式电介质(SOD)层的可流动绝缘层来填充导线之间的间隔并使之绝缘的方法。通过旋涂在半导体衬底上涂敷SOD化学品、从涂层排出溶剂、然后固化涂层以将该层氧化成为氧化硅(SiO2)，从而形成SOD层。SOD层可由聚硅氮烷基材料所形成。聚硅氮烷层需要相对低的固化温度，以氧化成为氧化硅。与旋涂式玻璃(SOG)层(例如，含氢硅酸盐类)不同，聚硅氮烷层在固化时可相对地限制内部空洞(internal void)的产生。因此，可避免在固化SOG时所常见的内部空洞以及极端收缩的形成。
虽然可引入SOD层(使用聚硅氮烷)，以在30nm尺度的半导体器件中的位线之间充分填充和绝缘，但是根据实验报告，当SOD层因后续热处理而伴随有热预算时，在SOD层中产生裂缝。在本发明的实施方案中，要避免这样的裂缝产生，利用SOD层部分填充位线堆叠结构之间的间隔，然后通过高密度等离子体(HDP)沉积氧化硅层或更致密绝缘层。HDP绝缘层用以稳定地确保SOD层，以避免在SOD层中产生裂缝。
在一个实施方案中，可通过采用SOD和HDP氧化层的双层结构，来改善位线之间的填隙特性同时限制位线的弯曲。并且，由于通过旋涂来涂敷SOD层，所以可在位线的两侧上对称地生长SOD层。因此，可避免在通过沉积生长绝缘层时伴随绝缘层的非对称沉积，因此可防止因非对称沉积而造成位线的弯曲。
同时，在诸如DRAM的半导体器件中，以相对高密度来图案化其中设置有构成存储单元的晶体管和电容器的单元区域。因此，在此单元区域中以相对小CD和间隔来设置位线，该位线通过单元晶体管检测数据信号。换句话说，以小间距配置位线。相反地，在其中布置有用以驱动单元晶体管或控制电路的操作的周边区域中，位线以相对大的CD和间隔来延伸。在周边区域上所延伸的位线连接至金属接触，此金属接触电连接至在位线的上部分中所形成的金属线。
金属接触形成为穿过使得在周边区域中位线绝缘的绝缘层。此时，当SOD层包含于绝缘层中时，更难在形成金属接触的工艺中沉积钨。当使SOD层暴露于钨沉积工艺时，可观察到阻碍沉积的从SOD层的气体或有机蒸气的释放。因为这种释放气体(out-gassing)阻碍钨的沉积，所以无法在金属接触与位线之间的界面中沉积钨，因而，造成空洞。在一个实施方案中，为了限制因采用SOD层所造成的金属接触的不良沉积或金属接触孔的不良填充，采用选择性地移除在周边区域上所沉积的SOD层的部分的工艺。因为从周边区域选择性地移除SOD层然后沉积HDP绝缘层，以覆盖在单元区域上存在的SOD层的部分，所以HDP绝缘层置于金属接触周围。因此，可限制在形成金属接触时因从SOD层释放气体所造成的不良沉积。
通过避免在周边区域中采用SOD层，可限制在周边区域中的绝缘层的隆起(lift-off)。可使在周边区域中所布置的图案(例如，位线)彼此分隔，并且这些图案可布置成为隔离图案。因此，可涂敷SOD层，以占据宽的区域。然而，当此宽区域只被SOD层占据时，观察到由于SOD层本身的强度弱，使得SOD层在此部分中隆起或剥离作为平面状态(planar phase)。在一个实施方案中，通过在周边区域中避免SOD，可根本地防止SOD层的隆起或剥离。
图1至7是图示说明依据一个实施方案的用以使半导体器件的导线绝缘的方法的剖面图。
参考图1，在包括单元区域101及周边区域103的半导体衬底100上形成位线300和覆盖层330的堆叠结构。在半导体衬底100上形成下绝缘层200，在下绝缘层200上直接沉积用于位线300的位线导电层(例如，钨层)。虽然在钨层和下绝缘层200上可以引入阻挡金属层301例如氮化钛层或粘合剂层，但是可去除此阻挡金属层301，因为钨层通过物理气相沉积(PVD)来形成。钨层可通过穿过下绝缘层200的连接接触(未显示)而连接至在半导体衬底100上所实现的晶体管(未显示)。此连接接触可由通过化学气相沉积(CVD)所沉积的钨层来形成。
在位线导电层上沉积在后续工艺中形成层间绝缘层的绝缘材料，例如对氮化硅(Si3N4)具有蚀刻选择性的氧化硅(SiO2)，由此沉积覆盖层330。覆盖层330可形成有充分厚的厚度，以在形成储存节点接触时用作抵抗蚀刻的蚀刻阻挡。储存节点接触连接至电容器的储存节点(未显示)，其设计成位于位线300上。储存节点接触形成为线型自对准接触(SAC)。用以保护位线300的覆盖层330在孔型SAC中引入时具有相对薄的厚度。相比较之下，在线型SAC中需要具有相当厚的厚度的覆盖层330。在线型SAC中，以线型形状形成接触孔，横越多个位线300。覆盖层330的蚀刻量相对大，化学机械抛光(CMP)的抛光量亦相对大。
在一个实施方案中，当位线300由具有约
Figure G2009101653733D0000061
厚的钨层所形成时，用作硬掩模的覆盖层330可形成为具有位线300的厚度的1至3倍的厚度。例如，覆盖层330可形成为500至
Figure G2009101653733D0000062
的厚度。
在位线300上沉积覆盖层330，然后通过选择性蚀刻工艺图案化覆盖层330，以在单元区域101上形成第一位线310和覆盖层330的堆叠结构以及在周边区域103上形成第二位线320和覆盖层330的堆叠结构。第一位线310和覆盖层330的堆叠结构的第一CD以及第一位线310和覆盖层330的相邻堆叠结构之间的第一间隔分别比第二位线320和覆盖层330的堆叠结构的第二CD以及第二位线320和覆盖层330的相邻堆叠结构之间的第二间隔更窄。第二位线320的第二CD相对大，以确保金属接触的接触容限，因为使后续金属接触对准和连接至第二位线320。
在图案化第一位线310和第二位线320的堆叠结构之后，形成覆盖位线300和覆盖层330的间隔层340。间隔层340可包括氮化硅。例如，在以15sccm及6000sccm分别提供硅烷(SiH4)和氨(NH3)并控制工艺炉的压力为300Torr之后，可在约710℃温度下沉积氮化硅。氮化硅的沉积层通过此低压沉积而具有150至
Figure G2009101653733D0000063
的厚度。
参考图2，形成第一掩模401，第一掩模401选择性地暴露间隔层340的位于单元区域101中的部分。选择性地蚀刻由第一掩模401所暴露的间隔层340的部分，以形成附着至第一位线310和覆盖层330的堆叠结构侧壁的间隔物341。优选以使用诸如四氟化碳(CF4)的碳氟化合物基蚀刻气体的干式蚀刻工艺来实施蚀刻过程。可通过涂敷光刻胶然后曝光和显影光刻胶来形成第一掩模401。在形成间隔物341的工艺中所留下的间隔层340的其它部分(亦即，间隔物340的位于周边区域103上的部分)留下做为蚀刻停止层343。之后，选择性地移除第一掩模401。
参考图3，形成旋涂式电介质(SOD)层500，以填充位线300堆叠结构之间的空隙/空洞。通过旋涂在半导体衬底100上涂敷诸如聚硅氮烷的SOD化学品并在热夹具上将SOD化学品保持在约150℃温度下约180秒，以使溶剂从涂层挥发。之后，通过对其提供氧化气氛，以固化涂敷的聚硅氮烷层，因而使涂敷的聚硅氮烷层氧化成氧化硅，以形成SOD层500。为了提供氧化气氛，以1L∶2L的体积比提供氢气(H2)与氧气(O2)。在约500℃温度下实施固化约1小时。通过此固化工艺，使聚硅氮烷涂层氧化并转变成为氧化硅层。
因为通过涂敷诸如液态聚硅氮烷的化学品来形成SOD层500，所以可有效地在第一位线310之间的窄间隙进行填充并使之绝缘。因为通过涂敷形成SOD层500，所以可避免在HDP氧化物的沉积时所伴随的非对称沉积。换言之，在第一位线310的两侧上的SOD层500的生长量相等，因而可实施对称生长或涂敷。因此，可根本地防止第一位线310因非对称沉积而弯曲。
可形成在周边区域103上所沉积的SOD层500，以便占据比在单元区域101中更宽的区域。换言之，SOD层500可填充并占据不具有第二位线320的隔离区域。通过后续热处理使其中下部图案位于宽区域中的SOD层500的部分过度收缩或变形，实验上观察到这部分隆起或剥离成为平面缺陷(planar defect)501的现象。要限制此平面缺陷501，在一个实施方案中，在随后工艺中选择性地移除会导致此平面缺陷501的SOD层500的部分。
参考图4，通过回蚀工艺使SOD层500凹陷，以便暴露位线300的侧壁。可以使用在纯水中稀释至约100∶1的氟氢酸(HF)蚀刻剂的湿式蚀刻工艺来实施回蚀刻工艺。在实施湿式蚀刻工艺前，实施通过CMP来平坦化SOD层(在图3中所示的500)的工艺，以确保SOD层500均匀地凹陷。实施湿式蚀刻工艺，以移除约
Figure G2009101653733D0000071
的厚度，以便在位线300之间形成凹部。
参考图5，在通过回蚀刻而凹陷的SOC层500上形成包括光刻胶图案的第二掩模403，第二掩模403使得周边区域103开放。选择性地蚀刻移除在周边区域103上所暴露的SOD层500的部分。没有蚀刻在单元区域101上的SOD层500的部分，因为第二掩模401保护/遮着它。实施该蚀刻工艺，直到暴露下面的蚀刻停止层343的表面，以从周边区域103基本移除SOD层500。蚀刻停止层343保护下绝缘层200及防止对绝缘可靠性的损伤。可使用在纯水中稀释成约100∶1的HF溶液来实施此蚀刻工艺。之后，选择性地移除第二掩模403。
参考图6，形成层间绝缘层，层间绝缘层覆盖在第一位线310堆叠结构之间留下的SOD层500的部分、填充第一位线310之间的空隙/空洞、覆盖在周边区域103上所暴露的停止层343的部分并填充第二位线320之间的空隙/空洞。层间绝缘层由比SOD层500更致密的绝缘层所形成，并因而具有硬的层特性。层间绝缘层亦由在后续热处理或金属接触沉积工艺中可限制释放气体的绝缘材料所形成。例如，通过HDP沉积形成具有优越填隙特性的氧化硅绝缘层600做为层间绝缘层。HDP绝缘层600因具有比SOD层500更硬的层特性而限制可能在后续热处理或其它处理中发生并且可能造成内部裂缝的SOD层500的过度收缩。并且，HDP绝缘层600用以填充空隙/空洞并在周边区域103中的第二位线320之间进行绝缘。
在30nm设计规则的半导体器件的情况中，可使用HDP绝缘层600，以填充第一位线310(具有相对窄的第一间隔)之间的空隙/空洞并使第一位线310之间绝缘以及填充第二位线320(具有相对宽的第二间隔)之间的空隙/空洞。这样，使周边区域103中的第二位线320绝缘的HDP绝缘层600可限制不期望的释放气体，这种释放气体限制在后续金属接触形成工艺中的沉积。因为沉积HDP绝缘层600的工艺包括等离子体沉积工艺以及在沉积后伴随的干式(或湿式)蚀刻和沉积处理(如果需要的话)，所以可限制在其中留下释放气体的源。
参考图7，在HDP绝缘层600上形成包括氧化硅的上绝缘层700。形成接触孔701，接触孔701穿过上绝缘层700、HDP绝缘层600及第二位线320的覆盖层330。之后，通过CVD沉积用以填充接触孔701的层(例如，钨层)，随后，通过CMP形成金属接触810。形成优选包括铝层的金属线830，并使金属线830电连接至金属接触810上。
采用此金属接触810，以施加电信号至位线300或从位线300提取电信号至外部。形成用于此金属接触810的接触孔701，并与第二位线320对准，但是因工艺的一定失准而使HDP绝缘层600暴露于或设置为非常靠近接触孔701。HDP绝缘层600基本不包括释放气体的源，因而，在用以填充接触孔701的钨层的沉积时，基本没有引起并限制从SOD层500至接触部801中的释放气体。相反地，当SOD层500留在HDP绝缘层600的适当位置中时，释放气体会阻碍钨层的沉积，因为SOD层500内包含非常多释放气体的源。
在本发明的实施方案中，因为在接触孔701周围设置HDP绝缘层600，所以可在金属接触810的沉积时根本地防止释放气体。因此，可限制因释放气体所造成的钨层的不良沉积或接触孔701的不良填充，由此增加金属接触810与第二位线320之间的电连接的可靠性。
本发明的上述实施方案是示例性的而非限定性的。在其中方法和组成被描述成包括步骤或材料的整个说明书中，可以预期，这些方法或组成也可以由所述方法或材料的任意组合来主要构成，或者由其构成，除非有相反的描述。虽然已关于特定实施方案描述了本发明，但是对本领域技术人员而言显而易见的是，可以作出各种变化和修改而不背离由所附权利要求限定的精神和范围。

Claims (11)

1.一种用以使半导体器件的导线绝缘的方法，所述方法包括：
在半导体衬底的单元区域上形成第一位线堆叠结构和在所述半导体衬底的周边区域上形成第二位线堆叠结构；
形成旋涂式电介质(SOD)层，以填充在所述第一与第二位线堆叠结构之间；
回蚀刻所述SOD层，以暴露所述第一及第二位线堆叠结构的上侧部；
选择性地移除所述SOD层的在所述周边区域上存在的部分；和
沉积高密度等离子体(HDP)绝缘层，以覆盖所述SOD层的在所述单元区域上存在的部分并填充在所述周边区域上存在的所述第二位线堆叠结构之间。
2.根据权利要求1所述的方法，其中所述第一及第二位线堆叠结构的形成包括：
在所述半导体衬底上形成下绝缘层；
在所述下绝缘层上依次沉积位线导电层和覆盖层；
图案化所述位线导电层及所述覆盖层，以形成所述第一及第二位线堆叠结构；
形成间隔层，以覆盖所述第一及第二位线堆叠结构；
形成第一掩模，所述第一掩模选择性地暴露出所述间隔层的位于所述单元区域上的部分；和
蚀刻所述间隔层的所述暴露部分以留下所述间隔层的在所述周边区域上存在的其它部分作为蚀刻停止层，并选择性地将间隔物附着至所述第一位线堆叠结构的侧壁。
3.根据权利要求2所述的方法，还包括在所述位线导电层与所述下绝缘层之间形成阻挡金属层。
4.根据权利要求2所述的方法，其中选择性移除所述SOD层的所述部分包括：
形成第二掩模，所述第二掩模暴露出所述SOD层的在所述周边区域上存在的部分；和
蚀刻所述SOD层的由所述第二掩模暴露的部分，以暴露出所述蚀刻停止层。
5.根据权利要求1所述的方法，其中所述SOD层的形成包括：
涂敷聚硅氮烷，以覆盖所述位线堆叠结构；
在氢气及氧气气氛中固化所述涂敷的聚硅氮烷层；和
实施化学机械抛光(CMP)，以平坦化所述固化的聚硅氮烷层。
6.根据权利要求1所述的方法，其中所述SOD层的回蚀刻包括以稀氢氟酸(HF)湿蚀刻所述SOD层。
7.一种用以使半导体器件的导线绝缘的方法，所述方法包括：
在半导体衬底的单元区域上形成第一位线堆叠结构和在所述半导体衬底的周边区域上形成第二位线堆叠结构；
形成间隔层，以覆盖所述第一及第二位线堆叠结构；
形成第一掩模，所述第一掩模选择性地暴露出所述间隔层的位于所述单元区域上的部分；
蚀刻所述间隔层的所述暴露部分以留下所述间隔层的在所述周边区域上存在的其它部分作为蚀刻停止层，并选择性地将间隔物附着至所述第一位线堆叠结构的侧壁；
形成可流动绝缘材料的第一绝缘层，所述第一绝缘层填充于所述第一与第二位线堆叠结构之间；
回蚀刻所述第一绝缘层，以暴露出所述第一及第二位线堆叠结构的上侧部；
选择性地移除所述第一绝缘层的在所述周边区域上存在的部分；和
形成比所述第一绝缘层更致密的第二绝缘层，以覆盖所述第一绝缘层的在所述单元区域上存在的部分并填充在所述周边区域上存在的所述第二位线堆叠结构。
8.根据权利要求7所述的方法，其中所述第一绝缘层包括聚硅氮烷层，所述第二绝缘层包括HDP绝缘层。
9.一种用以使半导体器件的导线绝缘的方法，所述方法包括：
形成下绝缘层；
在所述下绝缘层上依次沉积位线导电层和覆盖层；
图案化所述位线导电层和所述覆盖层，以形成第一及第二位线堆叠结构，其中所述第一位线堆叠结构具有小于所述第二位线堆叠结构的关键尺寸(CD)和间隔；
形成间隔层，以覆盖所述第一及第二位线堆叠结构；
选择性地蚀刻所述间隔层的覆盖所述第一位线堆叠结构的部分，以留下所述间隔层的覆盖所述第二位线堆叠结构的其它部分作为蚀刻停止层，以及选择性地将间隔物附着至所述第一位线堆叠结构的侧壁；
形成SOD层，以填充于所述第一与第二位线堆叠结构之间；
回蚀刻所述SOD层，以暴露出所述第一及第二位线堆叠结构的上侧部；
选择性地蚀刻所述SOD层的在所述第二位线堆叠结构之间存在的部分，以暴露出所述蚀刻停止层；
沉积HDP绝缘层，以覆盖所述SOD层的未蚀刻部分并填充于所述第二位线堆叠结构之间；
形成穿过所述HDP绝缘层以与所述第二位线堆叠结构对准的金属接触；和
形成电连接至所述金属接触的金属线。
10.根据权利要求9所述的方法，其中所述SOD层的形成包括：
涂敷聚硅氮烷，以覆盖所述位线堆叠结构；
在氢气及氧气气氛中固化所述涂敷的聚硅氮烷层；和
实施化学机械抛光(CMP)，以平坦化所述固化的聚硅氮烷层。
11.根据权利要求9所述的方法，其中所述金属接触的形成包括：
形成穿过所述HDP绝缘层和所述第二位线堆叠结构的所述覆盖层的接触孔，以暴露出所述位线导电层；和
通过化学气相沉积法(CVD)沉积填充所述接触孔的钨层。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111640753A (zh) * 2020-01-21 2020-09-08 福建省晋华集成电路有限公司 存储器及其形成方法
CN113284852A (zh) * 2021-05-14 2021-08-20 长鑫存储技术有限公司 存储器的制作方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI579970B (zh) * 2015-12-22 2017-04-21 華邦電子股份有限公司 半導體裝置及其製造方法
KR102491694B1 (ko) * 2016-01-11 2023-01-26 삼성전자주식회사 반도체 소자의 제조 방법
US10304680B1 (en) * 2017-12-22 2019-05-28 Macronix International Co., Ltd. Fabricating semiconductor devices having patterns with different feature sizes
US10636655B2 (en) * 2018-03-19 2020-04-28 Applied Materials, Inc. Methods for asymmetric deposition of metal on high aspect ratio nanostructures
CN113675201B (zh) * 2021-08-24 2024-01-23 福建省晋华集成电路有限公司 半导体存储装置及其形成方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100366634B1 (ko) * 2000-10-27 2003-01-09 삼성전자 주식회사 반도체 소자의 제조 방법
TWI278958B (en) * 2002-06-03 2007-04-11 Hynix Semiconductor Inc Method for fabricating semiconductor device
TW200504932A (en) * 2003-07-31 2005-02-01 Winbond Electronics Corp Dual-damascene opening structure, and fabrication method for dual-damascene interconnect
KR100607193B1 (ko) * 2004-12-24 2006-08-01 삼성전자주식회사 게이트 패턴의 상부에 적어도 하나의 저항 패턴을 갖는플레시 메모리들 및 그 형성방법들
KR20060074715A (ko) * 2004-12-28 2006-07-03 주식회사 하이닉스반도체 반도체메모리장치 및 그 제조 방법
KR100722787B1 (ko) * 2005-04-25 2007-05-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR100822604B1 (ko) * 2006-02-23 2008-04-16 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR100772722B1 (ko) * 2006-03-31 2007-11-02 주식회사 하이닉스반도체 플래쉬 메모리 소자의 소자분리 방법
KR100753038B1 (ko) * 2006-06-29 2007-08-30 주식회사 하이닉스반도체 반도체 소자의 컨택 플러그 형성방법
KR20080001279A (ko) * 2006-06-29 2008-01-03 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR20080055162A (ko) 2006-12-14 2008-06-19 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7952165B2 (en) * 2007-01-10 2011-05-31 International Business Machines Corporation Heterojunction bipolar transistor (HBT) with self-aligned sub-lithographic metal-semiconductor alloy base contacts
KR20080093521A (ko) * 2007-04-17 2008-10-22 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
US20090004839A1 (en) * 2007-06-28 2009-01-01 Hynix Semiconductor Inc. Method for fabricating an interlayer dielectric in a semiconductor device
KR100875656B1 (ko) 2007-08-14 2008-12-26 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111640753A (zh) * 2020-01-21 2020-09-08 福建省晋华集成电路有限公司 存储器及其形成方法
CN111640753B (zh) * 2020-01-21 2021-12-17 福建省晋华集成电路有限公司 存储器及其形成方法
CN113284852A (zh) * 2021-05-14 2021-08-20 长鑫存储技术有限公司 存储器的制作方法
CN113284852B (zh) * 2021-05-14 2022-03-15 长鑫存储技术有限公司 存储器的制作方法

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