KR20080093521A - 반도체 소자 및 그의 제조 방법 - Google Patents

반도체 소자 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 셀 영역 및 주변 영역을 포함하는 반도체 기판, 셀 영역에 형성된 게이트, 비트라인 및 커패시터, 주변 영역에 형성된 하부 금속배선 및 하부 금속배선과 상부 금속 배선을 연결시키는 콘택 플러그를 포함하며, 콘택 플러그는 전원전압보다 높은 전압이 인가되는 영역에서 다수개가 형성되어 하부 금속배선과 상부 금속 배선을 연결시키는 반도체 소자로 이루어진다.
콘택 플러그, 고전압, 과부하, 단락, 티타늄, MOCVD

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and manufacturing method thereof}
도 1a 내지 도 1f는 본 발명의 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 2는 본 발명에 따른 콘택 플러그가 포함된 반도체 소자의 사진이다.
도 3은 본 발명에 따른 반도체 소자의 결함 테스트 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트
104 : 스페이서 106 : 제1 절연막
108 : 랜딩 플러그 110 : 제2 절연막
112 : 하부 금속배선 114 : 금속배선 스페이서
116 : 제3 절연막 118 : 식각 정지막
120 : 스토리지노드 콘택 플러그 122 : 제4 절연막
124 : 커패시터 126 : 제5 절연막
128 : 하드 마스크막 패턴 130 : 고전압 콘택 플러그
132 : 상부 금속배선
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 고전압이 인가되는 콘택 플러그를 다수개로 형성함으로써 고전압에 의한 콘택 불량을 개선하는 반도체 소자 및 그의 형성 방법에 관한 것이다.
반도체 소자는 다수의 게이트 들과 전압을 전달하는 금속배선들 및 하부구조와 상부구조를 연결하는 콘택 플러그들을 포함한다. 이 중에서 콘택 플러그는 주로 금속배선과 게이트 또는 접합영역을 연결하는 역할을 하는데, 외부전압(예를 들어, Vdd 또는 Vss)이 인가된다.
특히, 콘택 플러그들 중에서도 고전압 콘택 플러그는 인가받은 전압을 반도체 소자 내의 각 부분으로 전달하여 소자를 작동시키는 중간 역할을 한다. 이를 위해, 고전압 콘택 플러그는 소자 내부에서 증폭된 전압(예를 들면, 외부전압의 2배에 해당하는 전압)을 인가받아 전달한다. 이러한 고전압은 콘택 플러그의 형성이 불량한 경우, 특정 지역에 과부하를 유발하여 상기 특정 지역뿐만 아니라 인접한 주변 소자들에게도 영향을 줄 수 있다. 이로 인해, 소자에 단선을 유발하게 되어 반도체 소자의 리페어(repair)가 매우 어려워진다.
본 발명은 고전압이 인가되는 영역의 콘택 플러그를 다수개로 형성함으로써 고전압에 따른 스트레스를 분산시키고 이에 따라 소자의 불량 발생률을 낮출 수 있다.
본 발명에 따른 반도체 소자는, 셀 영역 및 주변 영역을 포함하는 반도체 기판을 포함한다. 셀 영역에 형성된 게이트, 비트라인 및 커패시터를 포함한다. 주변 영역에 형성된 하부 금속배선을 포함한다. 하부 금속배선과 상부 금속 배선을 연결시키는 콘택 플러그를 포함하며, 콘택 플러그는 전원전압보다 높은 전압이 인가되는 영역에서 다수개가 형성되어 하부 금속배선과 상부 금속 배선을 연결시키는 반도체 소자를 포함하는 반도체 소자로 이루어지며, 콘택 플러그는 두 개의 콘택 플러그로 형성된다.
본 발명에 따른 반도체 소자의 제조 방법은, 셀 영역 및 주변 영역이 정의된 반도체 기판에 게이트, 비트라인, 하부 금속배선 및 커패시터를 포함한 하부 구조를 형성한다. 하부 금속배선이 노출되도록 다수개의 콘택 홀을 형성한다. 하부 금속배선과 상부 금속 배선을 연결시키는 콘택 플러그를 형성하며, 콘택 플러그는 전원전압보다 높은 전압이 인가되는 영역에 다수개 형성하여 하부 금속배선과 상부 금속 배선을 연결시키는 콘택 플러그를 형성한다. 콘택 플러그 상부에 금속배선을 형성하는 단계를 포함하는 반도체 소자의 제조 방법으로 이루어진다.
콘택 홀을 형성하는 단계는, 하부구조 상부에 층간 절연막을 형성한다. 층간 절연막 상부에 제1 개방 영역 및 제2 개방 영역을 포함하는 마스크막 패턴을 형성한다. 마스크막 패턴에 따라 식각 공정을 실시하여 하부 금속배선의 일부가 노출되도록 층간 절연막을 식각하는 단계를 포함한다.
제1 개방 영역은 고전압이 인가되는 영역이고, 제2 개방 영역은 고전압보다 낮은 전압이 인가되는 영역이다.
제1 개방 영역은 다수개의 개방 영역이 하나의 쌍을 이루고, 제2 개방 영역은 각각 하나씩 형성되고, 제1 및 제2 개방 영역 각각은 다수개의 개방 영역이 쌍을 이룬다.
콘택 플러그를 형성하기 전에, 콘택 홀이 형성된 반도체 기판에 클리닝 공정 실시하는 단계를 더 포함한다.
클리닝 공정은 질산 및 과산화수소수의 혼합용액을 사용하여 실시하며, 콘택 플러그 형성 후, 콘택 플러그 상부에 금속배선을 형성하는 단계를 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1f는 본 발명의 반도체 소자 및 그의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 셀 영역과 주변 영역으로 구획된 반도체 기판(100)의 셀 영역에 게이트(102)를 형성한다. 예를 들면, 게이트(102)는 도전막과 게이트 전극막이 적층된 구조로 형성할 수 있다. 게이트(102)를 형성한 후, 게이트(102)의 측벽에 스페이서(104)를 형성하고, 게이트(102)가 모두 덮이도록 반도체 기판(100) 상에 층간 절연막용 제1 절연막(106)을 형성한다. 셀 영역의 게이트(102) 사이의 접합여역 상에 금속막을 형성하여 랜딩 플러그(108)를 형성한다.
도 1b를 참조하면, 랜딩 플러그(108) 및 제1 절연막(106)을 포함한 반도체 기판(100)상에 층간 절연막용 제2 절연막(110)을 형성한다. 제2 절연막(110)에 금속배선 콘택 홀을 형성한다. 예를 들면, 셀 영역의 일부 랜딩 플러그(108)가 드러나도록 콘택 홀을 형성할 수 있다. 제2 절연막(110) 상부에 하부 금속배선(112)을 형성한다. 하부 금속배선(112)은 금속막(112a) 및 하드 마스크막(112b)을 형성한 후, 패터닝하여 형성할 수 있다. 셀 영역에 형성된 하부 금속배선(112)은 비트라인용으로 사용될 수 있다.
하부 금속배선(112)을 포함한 반도체 기판(100) 상에 층간 절연막용 제3 절연막(116) 및 식각 정지막(118)을 형성한다. 식각 정지막(118) 상부에 랜딩 플러그(108) 영역의 일부가 개방된 마스크막 패턴(미도시)을 형성하고, 마스크막 패턴(미도시)에 따라 식각 정지막(118) 및 제3 절연막(116)을 패터닝 하여 랜딩 플러그(108)의 일부가 드러나도록 콘택 홀을 형성한다. 콘택 홀 내부에 금속막을 채우고 식각 정지막(118)이 드러나도록 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정을 실시한다. 이로써, 일부 랜딩 플러그(108)와 접하는 스토 리지노드 콘택 플러그(120)를 형성한다.
도 1c를 참조하면, 스토리지노드 콘택 플러그(120) 및 식각 정지막(118) 상부에 층간 절연막용 제4 절연막(122)을 형성한다. 제4 절연막(122)의 일부에 커패시터를 형성하기 위한 콘택 홀을 형성한다. 예를 들면, 스토리지노드 콘택 플러그(120)가 노출될 수 있는 영역에 콘택 홀을 형성한다. 콘택 홀의 표면상에 스토리지전극(124a)을 형성하고, 스토리지전극(124a)을 포함한 제4 절연막(122) 상에 유전막(124b) 및 플레이트 전극(124c)을 순차적으로 형성하여 커패시터(124)를 형성한다. 도면에는 도시되지 않았지만, 주변 영역의 일부에서는 유전막(124b) 및 플레이트 전극(124c)을 패터닝 하여 후속 콘택 플러그와 접하지 않도록 한다.
커패시터(124)를 포함한 제4 절연막(122) 상부에 층간 절연막용 제5 절연막(126)을 형성한다. 제5 절연막(126) 상부에 콘택 홀(CH1 및 CH2) 영역이 개방된 하드 마스크막 패턴(128)을 형성한다.
특히, 하드 마스크막 패턴(128)의 개방 영역 중, 고전압 콘택 플러그가 형성될 영역에는 다수개의 개방 영역을 형성함으로써 다수의 콘택 플러그를 형성할 수 있도록 한다. 본 발명에서는 두 개의 콘택 홀(CH1 및 CH2) 영역이 개방된 경우를 예로 들었다. 다수개의 콘택 플러그를 형성하는 이유에 대하여는 후술하기로 한다.
도 1d를 참조하면, 하드 마스크막 패턴(128)을 따라 제5 절연막(126), 제4 절연막(122), 식각 정지막(118), 제3 절연막(116) 및 하드 마스크막(112b)의 일부를 식각하여 금속막(112a)이 노출되도록 콘택 홀을 형성한다. 식각 공정은 건식 식각 공정으로 실시할 수 있다.
도 1e를 참조하면, 하드 마스크막 패턴(도 1d의 128)을 제거하고, 콘택 홀(도 1d의 CH1 및 CH2) 내부의 불순물을 제거하기 위한 클리닝 공정을 실시한다. 클리닝 공정은 질산 및 과산화수소수의 혼합용액을 사용하여 실시할 수 있다. 클리닝 공정을 실시함으로써 후속 콘택 플러그의 저항을 감소시킬 수 있다.
콘택 홀(도 1d의 CH1 및 CH2) 내부에 금속막을 채우고 제5 절연막(126)이 드러나도록 화학적 기계적 연마(CMP) 공정을 실시함으로써 다수의 고전압 콘택 플러그들(130)을 형성한다. 도면에는 도시되지 않았지만, 고전압 콘택 플러그들(130)을 제외한 다른 콘택 플러그들은 각각의 금속배선들에 하나씩 연결되거나, 다수개로 연결될 수 있다. 고전압 콘택 플러그(130)용 금속막으로는 티타늄(titanium; Ti) 또는 티타늄나이트라이드(TiN)을 사용하여 형성하는 것이 바람직하다. 티타늄(Ti)막 또는 티타늄나이트라이드(TiN)막을 형성하는 방법으로는 물리적 기상 증착법(physical vacuum deposition; PVD) 또는 화학적 기상 증착법(chemical vacuum deposition; CVD)을 사용하여 실시할 수 있다. 이 중에서도 고전압 콘택 플러그(130)의 막질을 향상시키기 위해 화학적 기상 증착법(CVD)을 사용하는 것이 바람직하다. 예를 들면, 화학적 기상 증착법(CVD) 중에서도 MOCVD(Metal-Organic CVD) 또는 순차플로우증착법(Sequential Flow Deposition; SFD)으로 실시하는 것이 바람직하다.
고전압 콘택 플러그(130)를 다수개 형성하는 이유에 대하여 설명하면 다음과 같다. 반도체 소자에는 다수 개의 콘택 플러그들이 형성되어 있지만, 그 중에서도 소자 내의 각 부분으로 전압을 전달하는 고전압 콘택 플러그는 일반적인 외부전압 보다 높은 고전압을 전달한다. 이러한 고전압은 반도체 소자 내부에서 증폭된 외부전압으로써 외부전압의 약 두 배 가량의 전압 레벨로 인가된다. 이에 따라, 고전압 콘택 플러그(130)는 다른 외부전압을 전달하는 콘택 플러그들에 비해 스트레스를 많이 받게 된다. 이로 인하여 반도체 소자의 특정 부위에 과부하가 걸려 결함이 발생할 수 있다.
이러한 과부하를 방지하기 위하여, 하나의 금속배선에 고전압을 전달하는 콘택 플러그(130)를 다수개(예를 들면, 두 개) 형성하면 고전압이 인가되더라도 콘택 플러그, 하부 금속배선(112) 및 상부 금속배선이 받는 스트레스를 분산시킬 수가 있다.
도 1f를 참조하면, 고전압 콘택 플러그(130) 및 제5 절연막(126) 상부에 금속배선(132)을 형성한다. 이때, 하나의 금속배선(132) 패턴이 다수개의 고전압 콘택 플러그(130) 모두와 접하도록 형성한다.
도 2는 본 발명에 따른 콘택 플러그가 포함된 반도체 소자의 사진이다.
도 2를 참조하면, 다수개의 고전압 콘택 플러그를 적용한 반도체 소자의 사진이다. 콘택 플러그를 포함한 일반적인 반도체 소자의 구조(201)는 사진에서 나타나지 않지만 각각의 금속배선에 단수의 콘택 플러그가 형성된다. 이에 비해, 본 발명에서 제시한 구조(202)는 고전압 콘택 플러그는 다수개(예를 들어, 두 개) 형성하고, 일반 콘택 플러그는 단수개로 형성할 수 있다. 또한, 일반 콘택 플러그도 다수개 형성해도 무관하다.
도 3은 본 발명에 따른 반도체 소자의 결함 테스트 사진이다.
도 3을 참조하면, 하나의 금속배선에 쌍을 이루는 다수개의 콘택 플러그들 중 어느 하나의 콘택 플러그에 결함이 발생하더라도 동일한 쌍의 다른 콘택 플러그가 전압을 전달하는 역할을 지속시킬 수 있으므로 소자의 결함 발생률을 감소시킬 수 있다. 고전압 인가 시 결함 발생을 테스트한 사진에서 밝은 사각형으로 표시되는 지점이 결함 발생 영역인데, 단수의 콘택 플러그가 형성된 반도체 소자(301)에 비해 다수의 콘택 플러그가 쌍을 이루는 반도체 소자(302)에서 결함 발생 영역이 현저히 감소하였음을 알 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 고전압이 인가되는 영역에서 다수의 콘택 플러그들이 쌍을 이루어 고전압 콘택 플러그를 형성함으로써, 고전압 인가 시 스트레스를 분산시켜 과부하 발생을 억제할 수 있다. 또한, 쌍을 이루는 다수개의 콘택 플러그들 중 어느 하나에 결함이 발생하더라도 나머지 콘택 플러그가 동작을 지속시킬 수 있으므로 리페어(repair) 동작을 가능하게 할 수 있고, 이로 인해 반도체 소자의 결함 발생률을 낮출 수 있다.

Claims (9)

  1. 셀 영역 및 주변 영역을 포함하는 반도체 기판;
    상기 셀 영역에 형성된 게이트, 비트라인 및 커패시터;
    상기 주변 영역에 형성된 하부 금속배선; 및
    상기 하부 금속배선과 상부 금속 배선을 연결시키는 콘택 플러그를 포함하며, 상기 콘택 플러그는 전원전압보다 높은 전압이 인가되는 영역에서 다수개가 형성되어 상기 하부 금속배선과 상기 상부 금속 배선을 연결시키는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 콘택 플러그는 두 개의 콘택 플러그로 형성된 반도체 소자.
  3. 셀 영역 및 주변 영역이 정의된 반도체 기판에 게이트, 비트라인, 하부 금속배선 및 커패시터를 포함한 하부 구조를 형성하는 단계;
    상기 하부 금속배선이 노출되도록 다수개의 콘택 홀을 형성하는 단계;
    상기 하부 금속배선과 상부 금속 배선을 연결시키는 콘택 플러그를 형성하며, 상기 콘택 플러그는 전원전압보다 높은 전압이 인가되는 영역에 다수개 형성하여 상기 하부 금속배선과 상기 상부 금속 배선을 연결시키는 상기 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그 상부에 금속배선을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서, 상기 콘택 홀을 형성하는 단계는,
    상기 하부구조 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상부에 제1 개방 영역 및 제2 개방 영역을 포함하는 마스크막 패턴을 형성하는 단계; 및
    상기 마스크막 패턴에 따라 식각 공정을 실시하여 상기 하부 금속배선의 일부가 노출되도록 상기 층간 절연막을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제1 개방 영역은 고전압이 인가되는 영역이고, 상기 제2 개방 영역은 상기 고전압보다 낮은 전압이 인가되는 영역인 반도체 소자의 제조 방법.
  6. 제 4 항에 있어서,
    상기 제1 개방 영역은 다수개의 개방 영역이 하나의 쌍을 이루고, 상기 제2 개방 영역은 각각 하나씩 형성되는 반도체 소자의 제조 방법.
  7. 제 4 항에 있어서,
    상기 제1 및 제2 개방 영역 각각은 다수개의 개방 영역이 쌍을 이루는 반도체 소자의 제조 방법.
  8. 제 3 항에 있어서, 상기 콘택 플러그를 형성하기 전에,
    상기 콘택 홀이 형성된 상기 반도체 기판에 클리닝 공정 실시하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 클리닝 공정은 질산 및 과산화수소수의 혼합용액을 사용하여 실시하는 반도체 소자의 제조 방법.
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