CN101677080B - 一种存储单元阵列的制造方法与存储装置 - Google Patents

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Abstract

本发明是有关于一种存储单元阵列的制造方法与存储装置，其是基于蘑菇状相变化存储单元阵列，其是由形成一分离层于一接点阵列之上、形成一隔离层于分离层之上、以及由蚀刻工艺形成一存储元件开口阵列于隔离层之中而完成。蚀刻掩膜是形成于存储元件开口中，其形成方法是补偿了存储元件开口的尺寸变化，因为开口的尺寸变化会受到蚀刻工艺的影响。蚀刻掩膜是用以蚀刻穿过分离层以定义一电极开口阵列。电极材料是沉积于电极开口之中；以及存储元件是形成于存储元件开口中。这些存储元件以及底电极是为自动对准的。

Description

一种存储单元阵列的制造方法与存储装置
技术领域
本发明是有关于一种存储单元阵列的制造方法与存储装置，其是使用可程序电阻材料的高密度存储装置及其制造方法，而可程序电阻材料包括相变化材料如硫属化物等。
背景技术
包括采用相变化材料在内的可程序电阻材料，已经广泛运用于非挥发随机存取存储单元中。相变化材料，诸如硫属化物材料等，可利用集成电路施加适当的电流以在结晶态与非晶态之间转换相态。大致为非晶态的较大致为结晶态的具有较高的电阻率，由此即可感知资料。
相变化材料可在存储单元的主动区域中，于大致为结晶固态相的第一结构与大致为非晶固态相的第二结构之间进行转换。“非晶”是指相较于单晶而言，较无固定晶向的结构，例如较结晶相具有更高的电阻率等特性。“结晶”则指相对于非晶结构而言，较有固定晶向的结构，例如较非晶相具有更低的电阻率等特性。通常而言，可于完全非晶态与完全结晶态之间，利用电流变换相变化材料的相态。非晶态与结晶态转换所影响的其它材料性质，尚包括原子排列、自由电子密度、与活化能。此种材料可转换为两种相异的固态相，亦可转换为两种固态相的组合，故可于完整非晶相与完整结晶相之间，形成灰阶地带，材料的电性亦将随之转换。
非晶态转换至结晶态的过程，通常采用较低的操作电压，其电流需足以将相变化材料的温度提升至相变化温度与熔点之间。由结晶态转换为非晶态的过程，则通常需要较高的操作电压；此后称此过程为“重置”(reset)。因为此一过程需要一短时间且高密度的电流脉冲，以熔化或破坏结晶结构，随后快速冷却相变化材料，经淬火处理，将至少一部分的相变化结构稳定为非晶态。此一过程，由重置电流将相变化材料由结晶态转变为非晶态，而我们希望尽量降低重置电流的强度。欲降低重置电流的强度，可降低存储单元中主动区域的大小。降低主动区域大小的技术，包含降低电极与相变化材料的接点区域面积，因此可在主动区域中获得较高的电流密度，而以较小的电流绝对值通过相变化材料元件。
在集成电路结构中制作小孔洞(pores)，为此项技术发展方向之一；同时，亦采用少量的可程序电阻材料填充该小孔洞。显示小孔洞发展的专利包含：Ovshinsky，“Multibit Single Cell Memory Element HavingTapered Contact”，U.S.Pat，No.5,687,112，专利发证日期1997年11月11日；Zahorik et al.，“Method of Making Chalcogenide[sic]MemoryDevice”，U.S.Pat.No.5,789,277，专利发证日期1998年8月4日；Doanet al.，“Controllable Ovonic Phase-Change Semiconductor MemoryDevice and Methods of Gabracting the Same，”U.S，Pat.No.6,150,253，专利发证日期2000年11月21日，以及Reinberg，“Chalcogenide MemoryCell with a Plurality of Chalcogenide Electrodes，”U.S.Pat.No.5,920,788，专利发证日期1999年7月6日。
另一种发展中的存储单元结构，亦称为蘑菇状结构，其是因为其典型结构中底部电极上的主动区域的形状而得名。该种结构是形成小电极区域，使的与较大区域的相变化材料连接，同时通常利用较大的电极与相变化材料的另一面连接。电流由小接点区域流向大接点区域者，可用做存储单元的读取、设定、与重置操作。小电极区域可将电流密度集中于接触点上，因此相变化材料中的主动区域可限制在接近于接触点的小区域中。举例而言，参见Ann et al.，“Highly reliable 50nm contact celltechnology for 256Mb PRAM”，VLSI Technology 2005 Digest of TechnicalPapers，第98-99页，2005年6月4日；Denison，国际公开号WO2004/055916A2“Phase Change Memory and Method Therefore”，公开日期2004年7月1日；以及Song et al.，美国专利申请公开号US2005/0263829A1，“Semiconductor Devices Having Phase Change MemoryCells，Electronic Systems Employing the Same and Methods ofFabri cat ing the Same”，公开日期2005年12月1日。
用以制造非常微小底电极的一先前技术，是如Ahn et al.所发表的论文所述，称为介层孔中栓塞工艺，并且包括形成一介电填充层于存储单元的存取电路之上、在介电填充层中蚀刻介层孔以形成一开口而形成与此电路的电性连接、以及沉积电极材料于此介层孔中。所生成的结构接着被平面化以将介层孔中的电极材料外露。接着沉积相变化材料并图案化，以与电极连接。虽然此介层孔中栓塞工艺技术适用于形成非常微小的底电极结构，但此技术也被证实有可靠性以及良率的问题。举例而言，如Ahn et al.所言，研究证实此方法难以在非常微小的介层孔与其底部以下的存取电路之间，形成可靠的电连接。此缺憾造成存储单元阵列中的某些存储单元永久地与存取电路之间形成断路。请同时参见Horii，et al.，“A Novel soTechnology Using N-doped GeSbTe Films for Phase Change RAM，”2003Symposium on VLSI TEechnology，Digest of Technical Papers；Hwang，et al.，“Full Integration and Reliability Evaluation of Phase-ChangeRAM Based on0.24um-CMOS-Technologies，”2003 Symposium on VLSITechnology，Digest of Technical Papers；Lai，et al.，“OUM-180nmNonvolatile Memory Cell Element Technology for Stand Alone andEmbedded Applications，”IEDM2001.
此外，Ahn et al.亦提到在介层孔中栓塞工艺中，难以确保在针对存储单元阵列进行平面化工艺后，栓塞电极所外露的顶端面积为均匀的。由于底电极的上表面积会影响在相变化材料中的电流密度，并且是此类型相变化存储单元的临界尺寸之一，故接点区域的变化会导致在单一阵列中各存储单元产生剧烈的操作变化。
在形成介层孔中栓塞电极时会产生另一个问题，其原因在于难以均匀地填充介层孔。尤其，因为在微小孔洞中的薄膜沉积动力学特性，使得所生成的栓塞可能包括一空洞，因为在还没有完全填满的前介层孔的顶端就已经封闭了。将此结构平面化之后可能会将空洞暴露出来，因而在电极栓塞的上表面生成一个孔洞。后续在电极上形成相变化材料层的时候，这些孔洞可能会造成问题。
用以制造具有柱状底电极的蘑菇状存储单元的另一技术，是描述于本发明申请人的另一审查中美国专利申请案11/764,678，其申请日为2007/6/18。
此外，在Ahn et al.的方法中所制造的介层孔，是利用蚀刻工艺而制造，而蚀刻工艺具有最小特征尺寸，因此典型地其所生成的介层孔的直径，会有最大达最小特征尺寸的5％的变化量。在某些方法中，侧壁是形成于介层孔中，以减少用于形成电极的介层孔的截面积，进而降低存储单元的临界尺寸。此侧壁形成工艺牵涉到侧壁材料的顺形沉积，其在介层孔的侧壁具有均匀的厚度，并因此将介层孔的尺寸变异带入到临界尺寸本身。相似的，在美国专利申请案号No.11/764,678号中所使用的方法，柱状结构是利用一蚀刻工艺而对光刻胶剂进行图案化、接着修剪图案中的光刻胶元件以减少其在最小蚀刻特征尺寸下的尺寸。经修剪的光刻胶元件是用以做为形成底电极的蚀刻掩膜，并定义存储单元的临界尺寸。此工艺也把光刻胶元件的最小特征尺寸变异带到存储单元的临界尺寸中。因此，对于大约为90纳米的蚀刻最小特征尺寸而言，其横跨一阵列大约有5％的分布，其介层孔直径可以最多变异达4.5纳米。此4.5纳米变异是根据先前技术而实施在次蚀刻特征尺寸中。因此，一底电极表面其名义上的直径为30纳米、并且利用先前技术所形成的，可能在整个阵列中会有4.5纳米的直径变化，对于一圆形表面而言，可能会有大约30％的关键接点面积变异。一可程序电阻存储单元的临界尺寸变异会减低其良率，并且使得从此存储单元进行程序化与读取的技术变得更复杂。
制造非常小尺寸结构时会遭遇到的另一个问题，是对准的问题。当使用个别的蚀刻步骤制造不同结构时，这些结构或至少其中一结构的尺寸必须足够大，以允许在蚀刻工艺中的对准误差。这些工艺要求会限制设计存储单元时的弹性，并且造成这些存储单元的性能变异。
因此，较佳是可提供一种可靠的方法，以制造一存储单元结构其对于底电极的临界尺寸以及与底电极进行电连接的完整性方面，具有自动对准且自动收敛的控制，而此种结构则适用于高密度集成电路存储装置中。
发明内容
本发明的目的是有关于一种存储装置，其是基于蘑菇状结构的相变化存储单元阵列，其是具有一自动对准底电极，包含一柱状的电极材料延伸自一对应的存储元件，其包含一可程序电阻材料，通过一分离层与对应的存取电路连接。此存储元件包括可程序电阻材料于对应的介层孔之中，其中介层孔具有底表面其具有底表面区域且此柱状物具有一顶表面具有表面积远小于底表面区域。此处所描述用以制造此等装置的技术，其中介于此存储元件与自动对准底电极之间的接点区域临界尺寸会在此阵列间收敛至一更小区域，而与制造此装置的蚀刻工艺或是其它工艺所造成的变异无关。
一种实施此存储单元的工艺包括提供一具有接点阵列的基板，该接点与存取电路耦接。一分离层形成于一接点阵列上以自该存储元件与基板分离。在一特定实施例中，此分离层或许可以包括一作为蚀刻停止材料的氮化硅。之后，形成一具有与此分离层不同蚀刻特性的隔离层如二氧化硅或类似材料于该分离层之上。一个称为存储元件开口的介层孔阵列，利用蚀刻工艺形成于隔离层之上。此存储元件开口是使用一个停止于分离层表面或之中的工艺形成。之后，蚀刻掩膜形成于此阵列的存储元件开口中，最好是使用一工艺可以补偿蚀刻工艺形成此存储元件开口时的存储元件开口直径或宽度的变异。用于在分离层中形成底电极开口的蚀刻工艺时的蚀刻掩膜会与存储元件开口自动对准。电极材料被沉积在所述电极开口中，以形成一底电极阵列而连接至该接点阵列中的对应接点。存储元件，如包含相变化材料的可程序电阻材料形成于存储元件开口中的底电极阵列之上。顶电极形成并与存储元件连接。
当蚀刻掩膜时用以补偿形成此阵列中存储元件开口变异的工艺技术于此处描述。一种技术包含形成一牺牲层于该隔离层之上；以及该存储元件开口阵列的形成步骤包括：在该牺牲层中形成第一上开口部分、并在该分隔层中形成第二下开口部分。该第一与第二开口部分分别具有第一与第二宽度，使得该牺牲层具有一悬凸部位。因此，此牺牲层的开口宽度是小于此隔离层的开口宽度。一填充材料如二氧化硅被沉积于该存储元件开口阵列的开口中，该工艺是致使空洞形成于该下开口部分之中，所述空洞的宽度是由该第一宽度与该第二宽度之间的差异所决定。非等向性地蚀刻该填充材料，以将所述空洞打开，并接着继续非等向性地蚀刻该填充材料至所述空洞底部，以将分离层裸露出来。在此情况下，所述裸露区域的宽度是实质上等于所述空洞的宽度。于下开口侧壁部分的填充材料是定义出蚀刻掩膜。在此情况下，此蚀刻掩膜所定义的开口尺寸变异是取决于悬凸的尺寸，其是由第一宽度与该第二宽度之间的差异所决定。此尺寸无关于，且可以被控制于一个远小于，由蚀刻工艺所导致的存储元件开口变异的尺寸。
此处所描述的一个替代技术包含沉积电极材料于所述电极开口之后，从该存储元件开口阵列中移除该蚀刻掩膜。沉积电极材料于所述电极开口中、以及于该存储元件开口阵列上的一层中。非等向性地蚀刻该电极材料层以形成电极材料侧壁于所述存储元件开口中、并形成底电极于所述电极开口中。所述电极材料侧壁是与所述底电极分离以避免底电极与顶电极之间短路。沉积该可程序电阻材料于所述存储元件开口中、所述底电极之上，以及连接至所述电极材料侧壁。形成位线于该可程序电阻材料之上、并连接至所述电极材料侧壁以提供所述顶电极与该可程序电阻材料之间一较大的接点区域。根据此工艺，此侧壁层是为顶电极结构的一部份，此存储元件包含可程序电阻材料，及底电极是自动对准的。
在另一个替代实施例中，此电极材料在移除掩膜的前被沉积于电极开口中。此电极材料层被非等向性蚀刻以在电极开口中形成底电极，且从该存储元件开口阵列的所述存储元件开口中移除所述蚀刻掩膜。沉积该可程序电阻材料于所述存储元件开口中并与所述底电极连接。位线，或是其它的顶电极结构，形成于该可程序电阻材料之上并与之连接，以提供该顶电极。
此处所描述的一种存储装置，包括一存储元件阵列，其包括可程序电阻材料；一底电极阵列，其中所述存储元件具有底表面且该底表面具有底表面积，而该底电极具有上表面，该上表面是连接至对应的该存储元件的底表面并位于所述底表面的中央，该底电极的上表面的表面积是实质上小于所述对应存储元件的底表面积，且其中该底电极阵列是自动对准至该存储元件阵列；以及顶电极是连接至该存储元件阵列中的所述存储元件，其接点面积是大于底表面积。
此处所描述的一种存储装置，包括一基板包括存取元件阵列，其具有一对应的接点阵列及多条字符线与存取元件阵列耦接。一分离层于基板与字符线阵列之上。一底电极阵列包含柱状电极材料通过此分离层与对应的接点阵列连接。一隔离层于分离层之上包含一介层孔阵列于对应的底电极阵列的底电极上，包括可程序电阻材料于介层孔中并与底电极连接。多条位线与介层孔中的可程序电阻材料电性连接，以提供自底电极通过对应的可程序电阻材料元件至外围电路的电流路径。
在此处所描述的技术中，在此阵列中的介层孔，因此及存储元件，各自具有宽度是落在由形成其的蚀刻工艺及其它工艺所决定的一分布区间之内。此底电极阵列中的底电极具有与形成此介层孔图案化工艺无关的另一分布区间内的宽度。因此，此阵列中一特定介层孔的宽度会与此阵列中至少另一特定介层孔的宽度相差最多达到一特定介层孔宽度的5％到10％。相对而言，此与特定介层孔中存储元件连接的底电极上表面宽度之间的差异，是远小于介层孔之间的宽度差异，只是悬凸尺寸的5％到10％，其是远小一特定介层孔宽度的5％到10％。
附图说明
为进一步说明本发明的实施例、特征、目的及优点等将可通过下列实施例及附图的说明，以获得充分了解，其中：
图1是绘示依据本发明揭露一实施例的集成电路装置的方块图。
图2是绘示本发明的图1中一部分概要代表的存储阵列。
图3A是绘示依据本发明揭露一实施例的一存储单元剖面图，其具有自动对准及置中的底电极。
图3B是绘示本发明的图3A中一存储单元的该存储元件及底电极的平视图。
图4是绘示依据本发明揭露一实施例的存储单元阵列的剖面图，所示的一半导体基板包含存取电路。
图5-图15是绘示根据一第一方法的一可程序电阻存储单元阵列的制造流程的不同阶段。
图16-图20是绘示根据一第二方法的一可程序电阻存储单元阵列的制造流程的不同阶段。
图21是绘示所发明所述的一种补偿在上述使用蚀刻工艺以形成临界尺寸蚀刻掩膜中特征尺寸变动的方法。
图22是绘示在所选择的存储单元中一存储阵列临界尺寸变化的启发式附图。
具体实施方式
以下将参照图1至图22来详述本发明。
参照图1，依据本发明可制作的一种集成电路10的简化示意方块图。电路10包含存储阵列11，其是利用此处所描述的具有自动对准及自动收敛临界尺寸的底电极的相变化存储单元。一字符线(或列)译码器12与多条字符线13具有电性通讯，且安排于此存储阵列11的列方向上。位线(或行)译码器14是与多条位线15具有电性通讯，以由存储阵列11中的相变化存储单元沿着行方向上进行读取资料或写入资料。地址经由总线16，提供至字符线译码器12以及位线译码器14。方块17中的感应放大器与资料输入结构，包含读取、设置及重置模式的电流源，经由数据总线18与位线译码器14耦合。资料由集成电路10上的输入/输出端口，或由集成电路10之上的其它内部或外部的资料源到经由资料输入线19，到达方块17的资料输入结构。在此例示实施例中，集成电路10亦包含其它电路20，例如可为通用目的的处理器、特殊目的的应用电路、或由相变化存储单元阵列支持的模块组合，提供系统单芯片的功能。资料由方块17中的感应放大器，经过资料输出线21，到达集成电路10的输入/输出端口，或者到达集成电路10的其它内部或外部资料终端。
本实施例采用控制器22，其是利用偏压安排状态机器，控制偏压安排供应电压及电流源23的状态，例如读取、程序化、擦除、擦除验证、以及程序化验证电压或电流供应给字符线及位线，并使用一存取控制过程控制字符线/源极线的操作。控制器22可采用已知技术所使用的特殊目的逻辑电路。在另一替代实施例中，控制器22包含一通用目的处理器，其可整合至相同集成电路，以执行计算机程序，藉以控制装置的运作。在又一实施例中，可采用特殊目的逻辑电路与通用目的处理器的组合，以完成控制器22。
如图2所示，阵列11的各存储单元包含一个存取晶体管(或其它存取装置，例如二极管)、以及相变化元件，其中四个存取晶体管是绘示如24、25、26、27，而四个相变化元件是绘示如28、29、30、31。各存取晶体管24、25、26、27的源极是共同连接至一源极线32，源极线32是在一源极线终端33结束。在另一实施例中，这些选择装置的源极线之间不具电性连接，而可以独立控制。多条字符线13(包括字符线34与35)是沿着第一方向平行延伸。字符线34、35是与字符线译码器12具有电性通讯。存取晶体管24、26的栅极是连接至一共同字符线(例如字符线34)，而存取晶体管25、27的栅极是共同连接至字符线35。图中显示多条位线15(包括位线36、37)。相变化元件28是连接于存取晶体管24的漏极与位线36，而相变化元件29是连接于存取晶体管25的漏极与位线36。相似地，相变化元件30是连接于存取晶体管26的漏极与位线37，而相变化元件31是连接于存取晶体管27与位线37。需注意的是，在图中为了方便起见，仅绘示四个存储单元，在实务中，阵列11可包括上千个至上百万个此种存储单元。同时，亦可使用其它阵列结构。
图3A是显示根据本发明一实施例具有自动对准及自动收敛临界尺寸的底电极的存储单元结构38的剖面示意图。此外，此底电极基本上是位于此存储元件54表底面的中央。此存储单元结构38形成于包含接点阵列的基板39上，例如一层间介电层43的接点42。一包含介电材料与一如电极48的底电极阵列的分离层49，将此接点阵列与上方的存储元件54分隔。此底电极阵列是与接点阵列对准，例如底电极48是与接点42电性连接。此接点42具有一底表面与一存取元件45连接，例如由一字符线所控制的一晶体管或二极管，以与参考电压线耦接。一包含介电材料与一包含元件54的相变化存储元件阵列的分离层，于分离层49之上，与底电极阵列对准。此存储元件(例如元件54)是形成于介层孔之内，此处称为存储元件开口，于其下所述此与底电极(例如电极48)自动对准的介电材料之内。在图3A所示的实施例中，此介层孔的侧壁是由此电极材料包覆，以形成导电侧壁层51。一位线41于此存储元件阵列之上，且与导电侧壁层51及可程序电阻材料于介层孔内连接。此位线41与行选取电路及其它已知的元件耦接以完成此阵列。
在此实施例中，此底电极48具有低于此分离层49上表面的一上表面。此可程序电阻材料填入此凹陷及介层孔中如图所示。此延伸进入凹陷的可程序电阻材料会有区域性地增加电流密度的倾向，且减少此存储材料中主动区域的体积。如图3A中所示，此存储元件具有一底表面与此分离层49连接，此底电极48具有一包含此凹陷区域的底表面区域，而且此底电极48具有一于此实施例凹陷区域内的顶表面区域，具有一表面积是实质上小于此存储元件底表面。此存储元件底表面积是主要由图案化此介层孔的工艺所决定，而此底电极顶表面积是由补偿图案化此介层孔的工艺变异的工艺所定义，其是与此介层孔自动对准并置于中央。此外，此顶电极与存储元件在接点表面区域连接，此接点表面区域面积是远大于此底表面区域。此存储单元主动区域的大小是主要由此与可程序电阻材料连接的小的底电极顶表面区域所决定。
存储单元的实施例，包含利用相变化的存储材料，其中包含硫属化物材料以及其它材料，作为存储元件54。硫属化物可能包含氧(O)、硫(S)、硒(Se)、碲(Te)等四种元素，为元素周期表第VIA族的一部分。硫属化物包含硫族元素的化合物，以及一种正电性较强的元素或化合物基(radical)；硫属化物合金则包含硫族元素与其它元素的组合，例如过渡金属。硫属化物合金通常包含一种以上的元素周期表第IVA族元素，例如锗(Ge)和锡(Sn)。通常，硫属化物合金中包含一种以上的锑(Sb)、镓(Ga)、铟(In)、与银(Ag)元素。文献中已有许多种类的相变化存储器材料，例如下列合金：Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te、以及Te/Ge/Sb/S。Ge/Sb/Te的合金家族中，许多合金组合均可作为相变化存储器材料，此类组合可特定为TeaGebSb100-(a+b)，其中a与b代表原子百分比，总原子组成为100％。已有研究人员指出，效能最佳的合金，其沉积材料中的Te平均浓度均低于70％，通常低于60％，而其范围多为23％至58％之间，最佳浓度又为48％至58％的Te。Ge的浓度则为5％以上，范围约为8％至30％之间，通常低于50％。最佳实施例中，Ge的浓度范围约为8％至40％。此一组成中，最后一项主要组成元素为Sb。(Ovshinsky’112patent，columns10-11)。另一研究人员所评估的特定合金包含Ge2Sb2Te5、GeSb2Te4、与GeSb4Te7(Noboru Tamada，“Potential of Ge-Sb-TePhase-Change Optical Disks for High-Data-Rate-Recording”，SPIE v.3109，pp.28-37(1997))。就更为普遍的面向，过渡金属，例如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)，与上述元素的合金，均可能与Ge/Sb/Te组成相变化合金，并使其具备程序可程序电阻的性质。可作为存储器材料的特定范例，见于Ovshinsky’112at column11-13，此处的所载的范例即为参考上述文献所为的组合。
在某些实施例中，可在硫属化物及其它相变化材料中掺杂物质以改善使用掺杂硫属化物作为存储元件的导电性、转换温度、熔化温度及其它等性质。代表性的掺杂物质为：氮、硅、氧、二氧化硅、氮化硅、铜、银、金、铝、氧化铝、钽、氧化钽、氮化钽、钛、与氧化钛。可参见美国专利第6,800,504号与美国专利申请US2005/0029502号。
相变化合金可于一第一结构态与第二结构态之间切换，其中第一结构态是指此材料大体上为非晶固相，而第二结构态是指此材料大体上为结晶固相。这些合金是至少为双稳定的(bistable)。此词汇“非晶”是用以指称一相对较无次序的结构，其较的一单晶更无次序性，而带有可侦测的特征如比结晶态更高的电阻值。此词汇“结晶”是用以指称一相对较有次序的结构，其较的非晶态更有次序，因此包括有可侦测的特征例如比非晶态更低的电阻值。典型地，相变化材料可电切换至完全结晶态与完全非晶态之间所有可侦测的不同状态。其它受到非晶态与结晶态的改变而影响的材料特中包括，原子次序、自由电子密度、以及活化能。此材料可切换成为不同的固态、或可切换成为由两种以上固态所形成的混合物，提供从非晶态至结晶态之间的灰阶部分。此材料中的电性质亦可能随的改变。
代表性的硫属化物材料具有以下的特性：GexSbyTez，其中x:y:z＝2:2:5，或其它成分为x：0—5；y：0—5；z：0—10。以氮、硅、钛或其它元素掺杂的GeSbTe亦可被使用。用来形成硫属化物材料的示范方法，是利用PVD溅镀或磁电管(magnetron)溅镀方式，其反应气体为氩气、氮气、及/或氦气等以及硫属化物，在压力为1mTorr至100mTorr。此沉积步骤一般是于室温下进行。一长宽比为1—5的准直器(collimater)可用以改良其填入表现。为了改善其填入表现，亦可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器亦是可行的。有时需要在真空中或氮气环境中进行一沉积后退火处理，以改良硫属化物材料的结晶态。此退火处理的温度典型地是介于100℃至400℃，而退火时间则少于30分钟。
硫属化物材料的厚度是随着细胞结构的设计而定。一般而言，硫属化物的厚度大于8纳米的可以具有相变化特性，使得此材料展现至少双稳定的电阻态。可预期某些材料亦合适于更薄的厚度。
使用GST或是类似硫属化物的存储单元实施例中，合适作为此例示实施例中的底电极及导电衬垫层51的材料包含氮化钛、氮化钽、钨及掺杂硅。或是替代地，电极可以是氮化铝钛、氮化铝钽等，或是其它导体可为由钛、钨、钼、铝、钽、铜、铂、铱、镧、镍、钌、及氧的群组中所选出的一元素或者多种元素。
合适作为此例示实施例中隔离层的材料包含二氧化硅。一个合适作为此例示实施例中分离层的材料包含氮化硅。此作为隔离层与分离层材料的选取是具有不同的蚀刻特性，因此其可如以下所描述的被选择性地蚀刻。
图3B是显示根据本发明一实施例具有自动对准及自动收敛临界尺寸的底电极的存储单元结构38的平面示意图。此导电衬垫层51于此介层孔内，而可程序电阻材料构成的存储元件54于导电衬垫层51内侧，与底电极48的顶表面如图中所示。此底电极48的顶表面区域是由虚线表示以指示此底电极48是位于相变化存储元件54的下方。如图中所示，存储元件54是圆柱型，且具有一直径(也称为宽度)等于F，其最好是用于形成此介层孔的蚀刻工艺的最小特征尺寸。此底电极48是柱状，且其在此实施例中也具有圆形上表面，其具有一直径(也称为宽度)等于CD(特征尺寸)，其是此存储单元的一特征尺寸。此底电极48如以下所描述的也是置于中央且与介层孔自动对准。
此尺寸F会根据形成此介层孔的蚀刻与蚀刻工艺而在一区间△F内变动。此尺寸CD是与一用来补偿△F变动的工艺相关，则因此CD会在小于△F的区间内变动。此用来补偿△F变动的工艺会导致特征尺寸CD自动收敛至一更小的区间△CD，以改善此存储阵列操作的均匀性，并改善良率及简化所需的感应及程序化电路。
图4是显示根据本发明一实施例存储单元57阵列的剖面示意图，其是显示于一半导体基板59上的存取电路与层间介电层43的接点42阵列耦接。字符线61、62和源极线60形成于层间介电层43中。半导体基板59内的掺杂区域63、64是作为存取晶体管的终端。于栅极介电层之中的字符线61、62是作为存取晶体管的栅极，以耦接至共同源极线60的接点42。在其它的实施例中，此存取电路可以利用二极管来取代晶体管，以消除字符线的需要。存储单元57和58是利用与图3A中相同的参考符号。
图5至图15根据本发明一第一实施例制作如前述存储单元的制作流程步骤示意图，为了简化起见仅显示此工艺中不同阶段的一单一存储单元，并省略基板内的存取电路。
图5显示此工艺第一步骤完成结构的剖面示意图，包含沉积分离层46的介电材料，隔离层47的介电材料以及牺牲上层66的介电材料。在此实施例中，牺牲上层及分离层包含氮化硅，而隔离层包含氧化硅。此层次的选取是可以具有以下所描述的蚀刻选择性。此外，也使用一蚀刻工艺以形成一掩膜67来定义接点42之上的开口阵列。
图6显示此工艺第二步骤完成结构的剖面示意图，其中使用掩膜67来形成结构之上的开口68。此开口68是先利用第一蚀刻通过牺牲层66，其是使用适用于牺牲层的蚀刻配方，以形成一上方开口段。然后再利用第二蚀刻，或继续使用第一蚀刻假如蚀刻工艺可以共享的话，通过隔离层47，而在抵达接点42之前停止于分离层46之上或之中。此开口68延伸通过牺牲层66和隔离层47，而裸露分离层的上表面。
此开口68的直径或宽度最好是与使用工艺的最小特征尺寸相近，通常是一蚀刻最小特征尺寸，以形成此开口。使用传统的蚀刻技术，此开口68的直径或宽度可以是大约90纳米，且通常在5％到10％变异，及相当于大约是4.5纳米到9纳米。
图7显示此工艺第三步骤完成结构的剖面示意图，其中开口68会被进行选择性的侧削工艺，例如使用稀释的氢氟酸溶液以缓慢地除去隔离层中的氧化硅，然而保留牺牲层66和分离层46中的氮化硅。此开口68则会包含一上方开口段73U其具有一第一宽度74，以及一下方开口段73L其具有一第二宽度75。此悬凸72部分的尺寸是相当于宽度74和75差距的一半，而以悬凸尺寸76表示。此悬凸尺寸76是由此选择性蚀刻工艺所决定，且可以均匀地分布于此阵列之中，且不会被尺寸F的变异所严重影响(见以下图21及图22中的讨论)。
在替代的工艺中，此上方牺牲层包含一材料可以选择性的扩展以形成悬凸。举例而言，使用复晶硅作为上方牺牲层材料，将第6图中的结构氧化会导致长出悬凸72部分而不会增加分离层46或隔离层47的体积。
图8显示一化学气相沉积所生成填充材料77，例如一非晶硅或其它材料，之后的剖面示意图，其是使用一工艺可以大致相同的速率在上方开口段73U及一下方开口段73L侧壁长出一氧化硅层，导致在填充内部时会在开口上方封闭完成前形成一空洞78。其它具有在高深宽比介层孔内长出顺形层能力且蚀刻特性搭配的材料也可以作为填充材料77。此外，其它工艺，例如原子层沉积、物理气相沉积、低压化学气相沉积(LPCVD)或是高密度等离子体化学气相沉积(HDPCVD)可以视所使用材料及几何形状被用来沉积填充材料77。
此填充沉积会在下方开口段73L的填充材料77内产生一自动对准空洞78。此空洞78的横向尺寸或宽度主要由悬凸尺寸76所控制，且会由上方开口段73U和下方开口段73L的沉积速率而改变，而与形成此开口的蚀刻工艺无关。
图9显示一结构剖面示意图，是在使用非等向性蚀刻工艺蚀刻通过填充材料77以打开此空洞78之后，然后再继续蚀刻直到位于空洞的下的分离层区域69被裸露出来为止，以在介层孔侧边形成一作为蚀刻掩膜77a的侧壁子。此掩膜77a是作为后续工艺的蚀刻掩膜，其具有一开口尺寸大致由此空洞尺寸所决定。此非等向蚀刻也除去此牺牲层66。因此，此用来形成蚀刻掩膜的工艺可以补偿此介层孔尺寸F的变异，如同图8所描述的一般，也会在以下图21及图22中进一步解释。
使用另一蚀刻工艺蚀刻通过分离层46至此接点42的上表面81以创造一介层孔(或底电极开口)80。此介层孔80是利用非等向性蚀刻其会与掩膜77a对准。
请参阅图11，掩膜77a使用一蚀刻工艺移除，例如一使用KOH或TMAH的湿蚀刻，以重新打开介层孔，在隔离层47中创造存储元件开口82，其会与电极介层孔80自动对准，且会置于存储元件开口82中央处。
如图12所示，一电极材料层83被沉积，可以使用例如化学气相沉积，在图1中结构之上以填入介层孔80中，留下一电极材料层于此分离层46的一部分的上表面之上，于存储元件开口82内，且沿着存储元件开口82内侧壁，并在此隔离层47的一部分的上表面之上。
较佳实施例中，与存储材料构件连接的底电极的全部或部分，包含一电极材料，例如氮化钛或者其它可与相变化材料兼容的导体。其它种类的导体，诸如铝、铝合金、氮化钛、氮化钽、氮化铝钛、氮化铝钽等，可应用于拴塞结构、顶部与底部电极结构。其它导体可为由钛、钨、钼、铝、钽、铜、铂、铱、镧、镍、钌、及氧的群组中所选出的一元素或者多种元素。氮化钛为较佳实施例，因其与GST(如上述)存储材料构件具有较佳连接性、且为半导体制作通常使用的材料、同时可在GST转换的较高温度提供较佳的扩散屏障，通常约在600℃至700℃的范围。
图13显示此工艺的下一阶段，其中电极材料83被选择性地及非等向性地蚀刻，保留电极材料在底电极介层孔80内以形成底电极84，并与基板中的接点42电性连接。此工艺保留一柱状底电极及一电极材料衬垫层85于存储元件开口82的侧壁。在此例示实施例中，此底电极介层孔80内的底电极84被蚀刻以形成一凹陷87低于此分离层表面。进行过度蚀刻以形成凹陷来确保没有残留电极材料短路于底电极84与电极材料衬垫层85之间，且形成一即将由可程序电阻材料填满的凹陷以帮助提供此存储单元的小主动区域。此圆柱状底电极的上表面的直径可以由的前所描述的悬凸蚀刻所控制。举例而言，在一特定的实施例中，此圆柱状底电极的上表面的直径可以控制为大约30纳米或更小。
图14显示此工艺的下一阶段，在一相变化存储材料构件(或其它可程序电阻材料)88沉积于及填满存储元件开口82与凹陷87，且然后再施以化学机械研磨(或其它类似工艺)处理。此相变化存储材料构件88延伸进入此凹陷87中，与底电极84电性连接，且填入隔离层47的存储元件开口82内，与侧壁电极材料衬垫层85电性连接。此相变化存储材料构件88的直径(或宽度)会在存储阵列中改变至少△F，如同的前所描述过的，且会远大于底电极的直径(或宽度)90。此相变化存储材料构件88于存储阵列中的直径改变，仅会对于此存储单元的设置及重置特性造成很小的影响，因为与底电极接点的面积会对主动区域造成更大的影响。
图15显示此工艺的下一阶段，其中一金属层被图案化以定义一位线91于隔离层47的主表面之上。此位线91与侧壁电极材料衬垫层85及相变化存储材料构件88电性连接，提供一较大的接点区域于一上电极结构与此存储单元的相变化存储材料之间。
图16至图20根据本发明一第二实施例制作如前述存储单元的制作流程步骤示意图，其中此第二方法在图10的前的结构相同，而在此时，并不是如同图11中所示移除掩膜77a，而是沉积电极材料于包含掩膜77a的结构之上，如同图16中所示。如图16中所示，一电极材料层92利用如化学气相沈积，沉积于图10结构之上，以填满底电极介层孔80，于侧壁蚀刻掩膜77a及隔离层47之上。
图17显示此工艺的下一阶段，其中电极材料层92被选择性地蚀刻以除去在隔离层47上表面之上的部份电极材料层92，且进入由蚀刻掩膜77a所定义的开口中，保留作为底电极的电极材料层93于分离层46之中。
请参阅图18显示此工艺的下一阶段，掩膜77a使用一蚀刻工艺移除，例如一使用KOH或TMAH的湿蚀刻，以在隔离层47中创造存储元件开口94。
图19显示此工艺的下一阶段，其中一存储材料构件95沉积于存储元件开口94中然后再施以化学机械研磨工艺。此存储材料构件95具有一底表面与电极材料93电性连接，且与隔离层47的内表面在侧边连接。
图20显示此工艺的下一阶段，其中一金属层被图案化以定义一位线96。此位线96与具有一底表面与电极材料93电性连接，且与隔离层47的内表面在侧边连接。
图21是图8的展视图，参照本发明所述的自我对准及自我收敛目的的特性。该存储单元结构38的临界尺寸是介于该底电极与该存储材料间连接的区域。在本工艺中，这样的临界尺寸是由使用该蚀刻光罩77a形成的该底电极介层孔80的直径来决定，如图9所示。而该蚀刻掩膜77a的直径是由该图21所示的空洞78的大小来决定。该空洞78的大小则由在本工艺中该悬凸尺寸0所决定，而该悬凸尺寸0在一实施例中是由该隔离层47的选择性蚀刻来侧削该牺牲层66。在本图的绘示中，该尺寸2X是等于图6中所标示的尺寸F，以及在一范围F+ΔF中变动，如同先前所讨论。
该尺寸0亦在一范围0+Δ0中变动。因为侧削蚀刻可有效地控制使Δ0远小于ΔF，并实质地与F变动相互独立，而该空洞形成工艺与F变动相抵消。
本工艺与F变动相抵消的现象可由以下解释理解。使用一实质地均匀覆盖沉积工艺来沉积该填充材料，并使其沉积在图7中该下开口区段73L内的侧壁上，并穿过该隔离层，以约莫相同速率下使其沉积在图7中该上开口区段73U内的侧壁上，穿过该牺牲层。因此，当该填充材料层的厚度达到在该牺牲层开口宽度(2X＝F+ΔF)的一倍半时，仍留有一空洞78在该隔离层成长的填充材料的侧壁间。因为该开口是在该顶部关闭，不可能穿过该隔离层在该下开口区段内有更多的成长，并建立该空洞78。使用该填充沉积工艺使得在所有存储单元中的开口关闭，也因此当顶部关闭时，该沉积材料的厚度X随着F变动而改变。然而。在所有存储单元中该空孔的大小CD仍相等于2(0+Δ0)与F变动互相独立及抵消。
图22是包含一存储单元阵列的一存储装置的启发式图式，并绘示本发明所述制造一存储单元阵列的特征。特别是，在一装置上包含数以百万存储单元的一存储阵列涵盖了一相对大面积，当该蚀刻方式形成的介层孔会在一范围ΔF内改变，如同先前所讨论。因此，如果抽样在该阵列中一第一部份120的一存储单元，并与在该阵列中一第二部份122的另一存储单元121比较，很有可能地用来形成该存储元件的介层孔之间的变异最大可达ΔF。然而，该底电极与该存储元件相连接的表面宽度，在本发明的一实施例中其变化最多仅为2Δ0。
举例来说，使用一蚀刻工艺来进行一90纳米特征尺寸，在整个阵列中具有5％的变异率，则在一阵列中的一存储元件的宽度F其变化约在4.5纳米。而由该侧削蚀刻工艺或由悬凸成长工艺所决定的悬凸尺寸76，其在一阵列中的变异率亦为5％。如前所述，为了使CD值为40纳米，该悬凸尺寸应为20纳米。如果该悬凸工艺的变异率为5％，该悬凸尺寸0在每一侧可改变为1纳米。在一般40纳米的孔洞中这样会使得CD值在一阵列中具有2纳米或5％的一变异值。这样2纳米的变异值是实质地低于在蚀刻尺寸中的变异值。相反地，在先前技术中侧壁子技术并无法抵消该蚀刻变异值，在一般40纳米的孔洞中使得在一阵列中的变异值为4.5纳米或11.25％。本发明所述的自动收敛工艺实质地缩小在该阵列间CD值的分布。
因此，对于一例示实施例该尺寸F，对于一般F为90纳米，假设其变化在一特定范围约5％，以及当该CD值尺寸一般为40纳米，假设变化在一特定范围约5％，该存储单元119可以具有一F尺寸宽度约92纳米及一CD尺寸宽度约39纳米，或该存储单元121也可以具有一F尺寸宽度约88纳米及一CD尺寸宽度约41纳米。因此，在此例示范例中，一新颖结构会使得存储单元119的存储元件所量测到的宽度与存储单元121存储元件的宽度改变4/92或在存储单元119中F宽度的4.3％。然而，存储单元119临界尺寸的宽度与在存储单元121的宽度改变化2/92或在存储单元119中F宽度的2.2％。因此，该采样存储单元的临界尺寸变化小于该存储元件的宽度变异值，在先前技艺中是不可能的。
虽然本发明是已参照较佳实施例来加以描述，将为我们所了解的是，本发明创作并未受限于其详细描述内容。替换方式及修改样式是已于先前描述中所建议，并且其它替换方式及修改样式将为熟习此项技术的人士所思及。特别是，根据本发明的结构与方法，所有具有实质上相同于本发明的构件结合而达成与本发明实质上相同结果者皆不脱离本发明的精神范畴。因此，所有此等替换方式及修改样式是意欲落在本发明于的权利要求范围及其均等物所界定的范畴之中。任何在前文中提及的专利申请案以及印刷文本，均是列为本案的参考。

Claims (13)

1.一种存储单元阵列的制造方法，其特征在于，包括：
形成一分离层于一基板上，该基板具有一接点阵列；
形成一隔离层于该分离层之上并覆盖该接点阵列，该隔离层包括一材料，且该材料蚀刻特征是与该分离层不同；
利用一图案化工艺而形成一存储元件开口阵列于该隔离层中、该接点阵列之上的位置；
形成蚀刻掩膜于该开口阵列中的所述存储元件开口中；
利用所述蚀刻掩膜而蚀刻穿透该分离层而定义一电极开口阵列，该电极开口阵列是外露出在该接点阵列中的对应接点；
在所述电极开口中形成电极，以形成一底电极阵列而连接至该接点阵列中的对应接点，所述底电极是自动对准至该存储元件开口阵列中对应的存储元件开口、并且位于所述存储元件开口的中心；
形成存储元件于该存储元件开口阵列之中、该底电极阵列之上，所述存储元件包括可程序电阻材料，其中该存储元件的底表面具有一底表面积，且该底电极的顶表面的表面积小于该对应存储元件的该底表面积；以及
形成与所述存储元件连接的顶电极。
2.如权利要求1所述的一种存储单元阵列的制造方法，其特征在于，包括：
形成一牺牲层于该隔离层之上；以及
该存储元件开口阵列的形成步骤包括：
在该牺牲层中形成上开口部分、并在该分隔层中形成下开口部分，所述上与下开口部分分别具有第一与第二宽度，其中该第一宽度是小于该第二宽度、使得该牺牲层具有一悬凸部位；以及
该蚀刻掩膜的形成步骤包括：
利用一沉积工艺而沉积一填充材料于该存储元件开口阵列的开口中，该沉积工艺是致使空洞形成于所述下开口部分之中，所述空洞的宽度是由该第一宽度与该第二宽度之间的差异所决定；以及
非等向性地蚀刻该填充材料，以将所述空洞打开，并接着继续非等向性地蚀刻该填充材料，以将分离层位于该接点阵列中的对应接点位置外露出来，所述位置的宽度是等于所述空洞的宽度，以及停止蚀刻于该分离层之上，留下填充材料侧壁于所述下开口部分的侧边，所述下开口部分是定义该蚀刻掩膜。
3.如权利要求2所述的一种存储单元阵列的制造方法，其特征在于，包括在该蚀刻穿透该分离层时移除该牺牲层。
4.如权利要求1所述的一种存储单元阵列的制造方法，其特征在于，其中包括利用一形成蚀刻掩膜的工艺形成蚀刻掩膜，该形成蚀刻掩膜的工艺是补偿了该存储元件开口阵列中的存储元件开口的变异。
5.如权利要求1所述的一种存储单元阵列的制造方法，其特征在于，其中该形成底电极的步骤包括：
从该存储元件开口阵列中移除该蚀刻掩膜；
沉积电极材料于所述电极开口中、以及于该存储元件开口阵列内，且沿着存储元件开口的内侧壁；
非等向性地蚀刻该电极材料以形成电极材料侧壁于所述存储元件开口中、并形成底电极于所述电极开口中，所述电极材料侧壁是与所述底电极分离；以及形成所述存储元件的步骤包括：
沉积该可程序电阻材料于所述存储元件开口中、所述底电极之上，以及连接至所述电极材料侧壁；
形成位线于该可程序电阻材料之上、并连接至所述电极材料侧壁以提供所述顶电极。
6.如权利要求1所述的一种存储单元阵列的制造方法，其特征在于，其中该形成底电极的步骤包括：
沉积电极材料于位于蚀刻掩膜之下的所述电极开口中、以及该存储元件开口阵列中；
非等向性地蚀刻该电极材料以形成该底电极于所述电极开口中；
从该存储元件开口阵列的所述存储元件开口中移除所述蚀刻掩膜；以及
所述存储元件的形成步骤包括：
沉积该可程序电阻材料于所述存储元件开口中、位于所述底电极之上并与所述底电极连接；
形成位线于该可程序电阻材料之上并与之连接，以提供所述顶电极。
7.如权利要求1所述的一种存储单元阵列的制造方法，其特征在于，其中该分离层包括氮化硅，且该隔离层包括二氧化硅。
8.如权利要求1所述的制造一种存储单元阵列的方法，其特征在于，其中在该底电极阵列中的所述底电极的顶表面连接至对应的存储元件的底表面，并且所述顶表面的宽度小于30纳米。
9.一种存储装置，其特征在于，包括：
基板，该基板具有一接点阵列；
分离层，形成于所述基板上；
隔离层，形成于该分离层之上并覆盖该接点阵列，该隔离层包括一材料，且该材料蚀刻特征是与该分离层不同；存储元件开口阵列，利用一图案化工艺形成于该隔离层中、该接点阵列之上的位置；电极开口阵列，形成与所述存储元件开口中，外露出在该接点阵列中的对应接点；一存储元件阵列，形成于所述存储元件开口阵列中，其包括可程序电阻材料；
一底电极阵列，形成于所述电极开口阵列中，其中所述存储元件具有底表面且该底表面具有底表面积，而该底电极具有上表面，该上表面是连接至对应的所述存储元件的底表面并位于所述底表面的中央，该底电极的上表面的表面积小于所述对应存储元件的底表面积，且其中该底电极阵列是自动对准至该存储元件阵列；
顶电极是连接至该存储元件阵列中的所述存储元件。
10.如权利要求9所述的存储装置，其特征在于，其中该存储元件阵列中的所述存储元件是包括可程序电阻材料于对应的存储单元介层孔中，该介层孔是穿过一绝缘层，且其中该顶电极在该存储单元介层孔中包括对应的侧壁层。
11.如权利要求10所述的存储装置，其特征在于，其中所述顶电极的侧壁层是自动对准至该存储元件阵列。
12.如权利要求10所述的存储装置，其特征在于，其中所述存储元件阵列中的所述存储单元介层孔具有各别的宽度，所述存储元件阵列中的多个存储单元介层孔之间的宽度变化是落于一分布之内；
该底电极阵列中的多个所述底电极之间的宽度变化是落于另一较小的分布之内；
第一底电极之上的第一存储单元介层孔的宽度，是与至少第二底电极之上第二存储单元介层孔的宽度不同，且第一存储单元介层孔的宽度和存储单元介层孔的宽度间的差异可换算为该第一存储单元介层孔的宽度的介层孔宽度计量百分比；以及
该第一底电极的宽度与该第二底电极的宽度的差异可换算为该第一底电极的宽度的一底电极宽度计量百分比；以及
该底电极宽度计量百分比小于该第一存储单元介层孔宽度的该介层孔宽度计量百分比。
13.如权利要求9所述的存储装置，其特征在于，其中所述顶电极具有连接至所述存储元件的接点表面积，所述接点表面积是大于所述底电极的上表面的表面积。
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