CN101595551A - 临界尺寸减小及粗糙度控制 - Google Patents

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Abstract

提供了一种用于在蚀刻层形成特征的方法。光刻胶层在蚀刻层上形成。光刻胶层被图案化，以形成带有光刻胶侧壁的光刻胶特征。控制层在光刻胶层以及光刻胶特征底部上形成。共形层沉积在光刻胶特征的侧壁以及控制层上，以减小光刻胶特征的临界尺寸。利用控制层突破化学成分，在控制层打开开口。利用蚀刻化学成分将特征蚀刻入蚀刻层中，该蚀刻化学成分不同于控制层突破化学成分，其中，控制层比共形层更加抗蚀利用蚀刻化学成分的蚀刻。

Description

临界尺寸减小及粗糙度控制
技术领域
本发明涉及半导体器件的形成。
背景技术
在半导体晶片处理过程中，利用熟知的图案形成(patterning)和蚀刻处理，在晶片中限定半导体器件的特征。在这些处理中，光刻胶(PR)材料沉积于晶片上，然后曝光于由中间掩模(reticle)过滤的光。中间掩模通常为玻璃板，其图案化有典型特征几何形状，该几何形状阻止光穿过中间掩模传播。
当穿过中间掩模后，光接触光刻胶材料的表面。光改变光刻胶材料的化学组成，从而使显影剂可去除部分光刻胶材料。在正型光刻胶材料的情形下，曝光区域被去除，而在负型光刻胶材料的情形下，未曝光区域被去除。然后，蚀刻晶片，以从不再受光刻胶材料保护的区域去除下层的材料，并由此在晶片上限定期望的特征。
已知有多代光刻胶材料。深紫外(DUV)光刻胶由248nm光进行曝光。为便于理解，图1A是在基片104上的层108的横截面示意图，并且图案化的光刻胶层112位于将被蚀刻的层108上的ARL(防反射层)110上，形成堆(stack)100。光刻胶图案(pattern)具有临界尺寸(CD)，其可以是最小特征的宽度116。当前，利用常规的处理方法，对于248nm的光刻胶，该光刻胶的典型CD可以为230-250nm。因依赖于波长的光学属性，由较长波长光曝光的光刻胶具有更大的理论最小临界尺寸。
通过光刻胶图案，特征120可被蚀刻，如图1B所示。理想地，该特征的CD(特征的宽度)等于光刻胶112中特征的CD 116。实际上，由于磨蚀(faceting)、光刻胶的侵蚀或钻蚀(undercutting)，特征的CD 116可比光刻胶112的CD大。在特征的CD至少与光刻胶的CD一样大的情况下，该特征也可被逐渐减小，但是特征逐渐减小的情况下在该特征底部附近具有较小的宽度。这种逐渐减小可能会提供不可靠的特征。
为提供具有较小CD的特征，正在寻求一种利用较短波长形成的特征。193nm的光刻胶由193nm的光进行曝光。利用相移中间掩模及其它技术，使用193nm的光刻胶，可形成90-100nm CD的光刻胶图案。这将能够提供具有90-100nm CD的特征。157nm的光刻胶由157nm的光进行曝光。利用相移中间掩模和其它技术，可形成亚90nm的CD光刻胶图案。这将可提供具有亚90nm CD的特征。
相比使用较长的波长的光刻胶，使用较短波长的光刻胶可带来另外的问题。为获得接近于理论极限的CD，光刻装置应当更加精密，这需要更加昂贵的光刻设备。目前193nm的光刻胶和157nm的光刻胶可能不具有像较长波长光刻胶那样高的选择性，并且在等离子体蚀刻环境中可能更容易变形。
在导电层蚀刻中，例如在存储器件形成中，期望在不降低性能的情况下增加器件密度。
发明内容
为达到前述和根据本发明的目的，提供了一种用于在蚀刻层中形成特征的方法。光刻胶层在蚀刻层上形成。光刻胶层被图案化，以形成带有光刻胶侧壁的光刻胶特征，其中该光刻胶特征具有第一临界尺寸。控制层在光刻胶层以及光刻胶特征底部上形成。共形层(conformal layer)沉积在光刻胶特征的侧壁以及控制层上，以减小光刻胶特征的临界尺寸。利用控制层突破(breakthrough)化学成分，在控制层中打开开口。利用蚀刻化学成分将特征蚀刻入蚀刻层中，该蚀刻化学成分不同于控制层突破化学成分，其中蚀刻层特征具有第二临界尺寸，第二临界尺寸小于第一临界尺寸，并且该控制层比共形层更加抗蚀该蚀刻化学成分的蚀刻。
在本发明的另一个方面，提供了一种用于在蚀刻层中形成特征的方法。晶片被置于蚀刻室中，该晶片带有沉积于图案化的光刻胶掩模下的蚀刻层，该图案化的光刻胶掩模带有光刻胶特征。控制层在光刻胶层以及光刻胶特征底部上形成。共形层沉积于光刻胶特征的侧壁以及控制层上，以减小光刻胶特征的临界尺寸。利用第一蚀刻化学成分将开口蚀刻入控制层。利用第二蚀刻化学成分将特征蚀刻入蚀刻层，第二蚀刻化学成分不同于第一蚀刻化学成分，其中蚀刻层特征具有第二临界尺寸，该第二临界尺寸小于第一临界尺寸，并且其中控制层比共形层更加抗蚀第二蚀刻化学成分的蚀刻。该光刻胶掩模被剥除。该晶片被从该蚀刻室移走。
在本发明的另一个方面，提供了一种用于在蚀刻层中形成特征的装置，其中该蚀刻层由基片支撑，并且其中蚀刻层被带有光刻胶特征的光刻胶掩模覆盖，该光刻胶特征具有第一CD。等离子体处理室被提供，包括形成等离子体处理室罩的室壁，用于在该等离子体处理室罩中支撑基片的基片支撑件，用于调节等离子体处理室罩中压力的压力调节器，用于提供电力到等离子体处理室罩中以维持等离子体的至少一个电极，用于提供气体到等离子体处理室罩中的气体入口，以及用于从等离子体处理室罩排放气体的气体出口。气体源与气体入口流体连接(fluid connection)。气体源包括控制层气体源、沉积气体源、形貌成形(profile shaping)气体源以及蚀刻剂气体源。控制器可控地连接到气体源以及至少一个电极。控制器包括至少一个处理器和计算机可读介质。计算机可读介质包括用于提供控制层的计算机可读代码，用于提供至少两个沉积周期，以在光刻胶掩模和控制层上形成侧壁沉积，从而在该光刻胶特征中形成具有第二CD的特征的计算机可读代码，以及用于在至少三个沉积周期完成后，从蚀刻剂气体源提供蚀刻剂气体流到等离子体处理室的计算机可读代码，以及用于利用蚀刻剂气体在层中蚀刻特征的计算机可读代码，其中该层中的特征具有第三CD。用于提供控制层的计算机可读代码包括用于从控制层气体源提供控制层气体到等离子体处理室罩的计算机可读代码以及用于将该控制层气体转化为等离子体的计算机可读代码。用于提供至少两个沉积周期的计算机可读代码包括用于从沉积气体源提供沉积气体流到等离子体处理室罩的计算机可读代码，用于将沉积气体转化为等离子体的计算机可读代码，用于停止从沉积气体源到等离子体处理室罩的沉积气体流的计算机可读代码，用于在沉积气体流停止后，从形貌成形气体源提供形貌成形气体流到等离子体处理室罩的计算机可读代码，用于将形貌成形气体转化为等离子体的计算机可读代码，以及用于停止从形貌成形气体源到等离子体处理室罩的形貌成形气体流的计算机可读代码。
本发明的这些和其它特征将会在下面结合附图对本发明的详细说明中而更详细地描述。
附图说明
附图中通过实例而不是限定示出了本发明，在附图中，相同的参考标记代表相似的元件，其中：
图1A-B是根据现有技术的经蚀刻的堆的横截面示意图；
图2是可在本发明一个实施例中使用的高级别处理流程图；
图3A-E是根据本发明一个实施例的经处理的堆的横截面示意图；
图4是在光刻胶特征的侧壁上沉积层以减小CD的步骤的更加详细的流程图；
图5是可在实施本发明中使用的等离子体处理室的示意图；
图6A-B示出了一种计算机系统，其适合于实施在本发明的实施例中使用的控制器。
具体实施方式
以下结合在附图中示出的数个优选实施例，详细描述本发明。在以下描述中，将阐明数个具体的细节以提供对本发明的透彻的理解。但是，明显地，对于本领域的技术人员而言，本发明可不使用这些特定细节中的某些或全部而被实施。在另一些情形下，熟知的处理步骤和/或结构未具体描述，以避免不必要地混淆本发明。
本发明提供具有小的临界尺寸(CD)的特征。更具体地，本发明提供具有比用于蚀刻特征的光刻胶图案的CD小的CD的特征。
为便于理解，图2是可在本发明一个实施例中使用的处理的高级流程图。提供图案化的光刻胶掩模(步骤204)。图3A是在基片304上将被蚀刻的层308的横截面示意图，带有特征314的图案化的光刻胶掩模312位于将被蚀刻的层308上的ARL 310上，形成堆300。该光刻胶掩模具有光刻胶特征临界尺寸(CD)，其可以是该最小可能特征的宽度316的最宽部分。当前，利用常规的处理，对于248nm的光刻胶，该光刻胶的典型CD可为230-250nm。
然后，控制层被沉积在光刻胶掩模以及光刻胶特征的底部上(步骤206)。图3b是该图案化的光刻胶掩模312的横截面示意图，其中控制层318沉积在该光刻胶掩模312以及位于该光刻胶特征314底部的蚀刻层310的曝光部分上。
然后，共形层沉积于光刻胶特征的侧壁以及控制层上，以减小CD(步骤208)。共形沉积层320在光刻胶特征314中形成沉积层特征322，其中沉积层特征322具有减小的CD 324，CD 324小于光刻胶特征314的CD 316。优选地，沉积层特征322的减小的CD324至少比光刻胶特征的CD 316小30％(即不大于光刻胶特征的CD 316的70％)。更优选地，沉积层特征322的减小的CD 324至少比光刻胶特征的CD 316小40％(即不大于光刻胶特征的CD 316的60％)。最优选地，沉积层特征322的减小的CD 324至少比光刻胶特征的CD 316小50％(即不大于光刻胶特征的CD 316的50％)。例如，沉积层特征可具有比光刻胶特征的CD 316小99％的减小的CD 316。还期望沉积层特征322具有基本上垂直的侧壁328，侧壁与所示的非常相似。基本上垂直的侧壁的一个实例为，从底部到顶部与特征的底部成从88°到90°的角的侧壁。共形侧壁具有沉积层，该沉积层从特征的顶部到底部具有基本上相同的厚度。非共形的侧壁可形成磨蚀(faceing)或面包块形(bread-loafing)结构，这些结构提供非基本上垂直的侧壁。锥化的(tapered)侧壁(源于该磨蚀结构)或面包块形侧壁可增加沉积层CD，并提供较差的蚀刻掩模。优选地，在侧壁上的沉积比在光刻胶特征底部上的沉积更厚。更优选地，没有层被沉积在光刻胶特征的底部上的控制层上，如图3B所示。然而，在沉积层存在于光刻胶特征底部的情形下，聚合物突破(breakthrough)蚀刻步骤将蚀刻在光刻胶特征的底部上沉积的聚合物。
然后，提供控制层突破蚀刻，以打开(open)控制层(步骤210)。优选地，控制层突破蚀刻垂直穿过控制层318并有选择地蚀刻控制层318，而不会明显地侧向蚀刻沉积层320。在完成突破蚀刻后，可能具有ARC 310及层308的一些凹陷。图3C显示了当突破蚀刻完成后的控制层318。
然后，利用主蚀刻处理，穿过沉积层特征322和控制层将特征蚀刻入将被蚀刻的层308(步骤212)。优选地，主蚀刻处理是控制层更加抗蚀的蚀刻处理，从而使主蚀刻处理更加有选择地蚀刻该蚀刻层而非控制层，并且控制层比沉积层320更加抗蚀。图3D显示了蚀刻入将被蚀刻的层308的特征332。在该实例中，蚀刻入将被蚀刻的层308的特征332具有CD 336，其等于沉积层特征322的CD 324。实际上，特征332的CD 336可略微大于沉积层320的特征322的CD 324。然而，因为沉积层特征322的CD 324明显小于光刻胶312的CD 316，所以在将要被蚀刻的层308中的特征332的CD 336仍然小于光刻胶312的CD 316。优选地，蚀刻入将被蚀刻的层308中的特征332的CD 336比光刻胶特征的CD 316小至少30％，更优选地，蚀刻入将被蚀刻的层308中的特征332的CD 336比光刻胶特征的CD 316小至少40％，最优选地，蚀刻入将被蚀刻的层308中的特征332的CD 336比光刻胶特征的CD 316小至少50％。
然后，ARC、光刻胶、控制层以及沉积层可被剥除(步骤216)。这可作为一个步骤完成，或可通过一个以上的步骤完成，包括分立的沉积层去除步骤以及光刻胶剥除步骤。灰化(ashing)可用于剥除处理。图3E显示了沉积层、控制层和光刻胶掩模被去除后的堆300。可执行附加的成形步骤(步骤220)。例如，接触(contact)340可在特征中形成。为提供双镶嵌(dual damascene)结构，在接触形成之前可蚀刻沟槽。附加的处理可在接触形成之后进行。
因为控制层318比沉积层320更抗蚀该主蚀刻，所以穿过控制层的孔作为蚀刻掩模，其在线和间隔特征的情况下帮助减小线边缘变粗糙，并且在通孔/孔图案的情况下减小条痕(striation)。
图4是在光刻胶特征的侧壁上沉积层以减小CD的步骤208的更加详细的流程图。在该实施例中，在光刻胶特征的侧壁上沉积层以减小CD的步骤208包括沉积阶段404和形貌成形阶段408。如果沉积层的CD 324仅略微小于光刻胶的CD，或者如果沉积层被磨蚀化或面包块化，那么将被蚀刻的层的CD可能不小于光刻胶的CD。另外，磨蚀化或面包块化的沉积层可导致在将被蚀刻的层中的磨蚀化或不规则成形的特征。还期望最小化在光刻胶特征底部上的沉积。图4中显示的用于多个周期的两阶段沉积提供减少磨蚀化和面包块化的共形层，并且可用于防止在光刻胶特征底部的沉积。
介电蚀刻实例
在该实例中，介电层(例如二氧化硅、氮化硅、碳化硅、或低k介电(OSG，多孔低k)材料)形成蚀刻层。在其它实施例中，该蚀刻层可以是导体例如Si、金属和多晶硅。图5是可用于沉积控制层、沉积共形层、突破控制层、蚀刻该蚀刻层以及剥除的等离子体处理室500的示意图。该等离子体处理室500包括限制环502、上部电极504、下部电极508、气体源510以及排气泵520。气体源510包括第一沉积气体源512、形貌成形气体源516以及控制层气体源519。气体源510可包括附加的气体源，例如蚀刻气体源518。在等离子体处理室500中，基片304设置于下部电极508上。下部电极508包括合适的基片卡紧机构(例如，静电、机械夹具，等等)以用于固定基片304。反应器顶部528包括上部电极504，上部电极504设置为正对下部电极508。上部电极504、下部电极508以及限制环502限定受限等离子体容量(volume)。气体由气体源510提供给受限等离子体容量，并且由排气泵520，从受限等离子体容量通过限制环502和排气口排出。第一RF源544与上部电极504电连接。第二RF源548与下部电极508电连接。室壁552环绕限制环502、上部电极504、以及下部电极508。第一RF源544和第二RF源548均可包括60MHz的电源、27MHz的电源以及2MHz的电源。连接RF电源到电极的不同组合是可能的。在Exelan HPTTM的情形下(其基本上与带有附属于该室的涡轮泵的Exelan HP相同，由California，Fremont的Lam Research CorporationTM制造，可在本发明一个优选的实施例中使用)，60MHz、27MHz以及2MHz的电源组成连接到下部电极的第二RF电源548，并且上部电极接地。控制器535可控制地连接到RF源544、548、排气泵520以及气体源510。当将被蚀刻的层308是介电层(例如二氧化硅或有机硅酸盐玻璃)时，可使用Exelan HPT或2300DFC系统。
图6A和6B示出了计算机系统1300，其适合于在本发明的实施例中实施控制器535。图6A示出了计算机系统的一种可能的物理形式。当然，计算机系统可以具有多种物理形式，从集成电路、印刷电路板和小的手持设备，到大型超级计算机。计算机系统1300包括监视器1302、屏幕1304、机箱1306、磁盘驱动1308、键盘1310以及鼠标1312。磁盘1314为计算机可读介质，其用于将数据传递到计算机系统1300以及从计算机系统1300传递数据。
图6B是计算机系统1300的方框图的实例。连接到系统总线1320的是广泛种类的子系统。一个或多个处理器1322(也被称为中央处理单元，或CPU)与存储设备(包括存储器1324)相连接。存储器1324包括随机存取存储器(RAM)和只读存储器(ROM)。本领域中已熟知，ROM用于单向地传递数据和指令到CPU，而RAM典型地用于以双向的方式传递数据和指令。这些类型的存储器可包括以下描述的任何形式的计算机可读介质。固定式磁盘1326也双向地与CPU 1322相连接；其提供附加的数据存储能力，并还可包括以下描述的任何计算机可读介质。固定式磁盘1326可用于存储程序、数据等，并典型地为次级存储介质(例如，硬盘)，其速度比主存储器慢。容易理解，合适情况下，在固定式磁盘1326中保留的信息可作为虚拟存储器以标准的形式整合入存储器1324。可移式磁盘1314可采用下述的任何计算机可读介质的形式。
CPU 1322还与多种输入/输出设备相连接，例如显示器1304、键盘1310、鼠标1312和扬声器1330。通常，输入/输出设备可以是以下任何一种：视频显示器、跟踪球、鼠标、键盘、麦克风、触摸屏、传感器卡片阅读器、磁带或纸带阅读器、输入板、输入笔、声音或手写识别器、生物特征读取器、或其它的计算机。可选地，CPU1322可以利用网络接口1340与其它计算机或远程通信网络相连接。利用这样的网络接口，可以预期在执行上述方法步骤的过程中，CPU可从网络接收信息或输出信息到网络。另外，本发明的方法实施例可仅在CPU 1322上执行，或者通过网络(例如互联网)与分担该处理的一部分的远端CPU相结合而执行。
另外，本发明的实施例进一步涉及具有计算机可读介质的计算机存储产品，计算机可读介质上具有用于进行多种计算机执行的操作的计算机代码。介质和计算机代码可为本发明的目的而特别设计和构建，或者它们可以是对于计算机软件领域的技术人员而言熟知并可用的类型。计算机可读介质的实例包括，但不限于：磁介质，例如硬盘、软盘和磁带；光学介质，例如CD-ROM和全息设备；磁光介质，例如可光读的磁盘；以及特别配置为用于存储和执行程序代码的硬件设备，例如专用集成电路(ASIC)、可编程逻辑器件(PLD)、以及ROM和RAM器件。计算机代码的实例包括机器代码，例如由编译器产生，以及包括较高级别代码的文件，该较高级别代码可由利用解释程序的计算机执行。计算机可读介质还可以是计算机代码，其由载波形式体现的计算机数据信号传输，并代表可由处理器执行的指令序列。
在提供控制层206的实例中，100sccm(标准立方厘米每分钟)的化学成分C2H4在44毫托的压力下被提供，该压力通过将涡轮泵的Vat阀设置为55而建立。60MHz的RF源提供80瓦的电源。该处理维持40-50秒钟以提供控制层(步骤206)。该处理形成控制层318。
接下来，共形层被沉积于光刻胶特征的侧壁和控制层上(步骤208)。
沉积阶段404的一个实例可以是CF4沉积，其利用的化学成分为：60sccm(标准立方厘米每分钟)的Ar、75sccm的CF4以及100sccm的H2，压力为70毫托，该压力通过将涡轮泵的Vat阀设定至1000而建立。27MHz RF源提供800瓦电源，同时2MHz RF源提供400瓦电源。该阶段保持约12秒钟。
形貌成形阶段408的一个实例可使用的化学成分为：87sccm的CF4，压力为25毫托，该压力通过将涡轮泵的Vat阀设定至1000而建立。27MHz RF源提供800瓦电源，同时2MHz RF源提供0瓦电源。该阶段保持约3秒钟。
使用沉积阶段404的循环处理以及随后的成形阶段408被执行8个循环。
控制沉积阶段404和形貌成形阶段408的时间比率的能力提供了另一种控制变量。合适的比率将提供基本上垂直和共形的侧壁，如图3B所示。这种沉积层还能够保护光刻胶掩模以增加蚀刻选择性。本发明提供的可用于控制沉积形貌的其它控制参数为：循环数、总沉积时间、沉积/形貌成形时间比、气体化学成分比(例如CF4/H2)。可使用其它的气体化学成分，例如替代CF4/H2的C4F6/O2或CH3F/N2，替代CF4的CH3F/O2或CH3F/N2，等。
在不改变光刻胶的情况下形成具有较小临界尺寸的特征能力，允许在不购买新的光刻设备的情况下即可获得较小的特征。如果使用较新一代的光刻胶，本发明为较新一代的光刻胶提供了小的CD。
在其它实施例中，可使用三种或更多种不同的气体化学成分以提供三个或更多个不同的沉积阶段(deposition phase)。
提供控制层突破蚀刻，以打开控制层(步骤212)。控制层突破蚀刻的一个实例将使用的化学成分为87sccm的CF4，压力为120毫托。27MHz RF源提供800瓦的功率，同时2MHz RF源提供0瓦功率。这保持约55至65秒钟。
然后，提供主蚀刻，以穿过控制层和沉积层将特征蚀刻到蚀刻层中(步骤216)。在该实例中，在压力为70毫托下提供的蚀刻化学成分为500sccm的Ar、400sccm的N2、60sccm的CF4以及70sccm的H2。27MHz RF源提供160瓦的功率，同时2MHz RF源提供100瓦功率。这保持约8秒钟。
主蚀刻完成后，光刻胶、沉积层以及控制层可以被剥除(步骤216)。剥除化学成分200sccm的O2以10毫托提供。27MHz RF源提供300瓦功率，同时2MHz RF源提供100瓦功率。这保持约50秒钟。
保护层(控制层)的添加已被发现可减少线边缘粗糙化以及酒杯(wine glass)形态。
其它实施例可使用硬掩模作为掩模。在这种实施例中，可使用光刻胶掩模以打开硬掩模。沉积层可设置于硬掩模上以减小间隔。在该可选方案中，沉积层可在蚀刻硬掩模前设置在光刻胶上。
在该优选的实施例中，控制层是比沉积层具有更低的氟浓度的层。更优选地，控制层是聚合物层，它比沉积层具有更低的氟浓度，沉积层为具有较高氟浓度的聚合物层。最优选地，控制层是无氟的聚合物层。无氟聚合物可被称作无定形碳层或碳氢化合物聚合物，这里沉积层将为氢氟烃(hydrofluorocarbon)聚合物。为沉积无氟聚合物，可使用不带有任何氟成分的沉积气体，例如C2H4、CH4或CO。当控制层具有一些氟但少于沉积层时，可使用CH3F以形成沉积层。
已发现控制层的缺少导致所谓“酒杯形态”，其中由整个光刻胶特征形成的区域至少被略微蚀刻。除了减少线边缘粗糙化之外，还发现控制层可减少或消除酒杯形态。
在其它实施例中，蚀刻层可以是导体，例如Si、金属和多晶硅。因此可使用该创造性的方法来蚀刻多种类型的膜层，膜层可以是电介质，例如氧化物、氮化物、碳化物、低k等，或者膜层为导体材料，例如Si、多晶硅、金属等。可使用创造性的蚀刻以形成通孔(孔)或沟槽(线和间隔)。
尽管已根据数种优选的实施例描述了本发明，但存在有改变、置换、和多种可替代的等同方式，这均应落入本发明的范围之内。还应当注意，存在有多种实施本发明方法和装置的备选方式。因此，所附的权利要求意在被解释为包括所有落入本发明主旨和保护范围内的这些改变、置换和多种可替代的等同方式。

Claims (18)

1.一种用于在蚀刻层中形成特征的方法，包括：
在所述蚀刻层上形成光刻胶层；
图案化所述光刻胶层，以形成具有光刻胶侧壁的光刻胶特征，其中所述光刻胶特征具有第一临界尺寸；
在所述光刻胶层和所述光刻胶特征底部上形成控制层；
在所述光刻胶特征的所述侧壁和控制层上沉积共形层，以减小所述光刻胶特征的所述临界尺寸；
利用控制层突破化学成分在所述控制层中突破开口；以及
利用蚀刻化学成分将特征蚀刻入所述蚀刻层中，所述蚀刻化学成分不同于所述控制层突破化学成分，其中，所述蚀刻层特征具有第二临界尺寸，所述第二临界尺寸小于所述第一临界尺寸，并且其中，所述控制层比所述共形层更加抗蚀利用所述蚀刻化学成分的所述蚀刻。
2.根据权利要求1所述的方法，其中，所述在所述光刻胶特征的所述侧壁和控制层上沉积共形层，包括：
利用沉积气体化学成分形成沉积等离子体的沉积阶段；
以及
利用第二气体化学成分形成形貌成形等离子体的形貌成形阶段，其中所述第一气体化学成分不同于所述第二气体化学成分。
3.根据权利要求1-2中任一项所述的方法，其中，所述在所述光刻胶层上沉积控制层，包括：
提供无氟控制层沉积气体；以及
将所述无氟控制层沉积气体形成为等离子体。
4.根据权利要求1-3中任一项所述的方法，其中，所述在所述光刻胶层上沉积控制层，包括：
提供平滑线边缘粗糙度和条痕减少中的至少一种；
防止酒杯形态。
5.根据权利要求1-4中任一项所述的方法，其中，所述在所述侧壁上沉积所述共形层形成由氢氟烃和碳氢化合物材料中的至少一种的基本上垂直的侧壁。
6.根据权利要求1-5中任一项所述的方法，其中，所述控制层为碳氢化合物材料。
7.根据权利要求1-6中任一项所述的方法，进一步包括利用单个剥除步骤剥除所述光刻胶掩模、所述控制层和沉积的共形层。
8.根据权利要求1-6中任一项所述的方法，其中，在单个蚀刻室中执行所述形成所述控制层、沉积所述共形层、在所述控制层中蚀刻开口以及将特征蚀刻到蚀刻层中。
9.根据权利要求2-8中任一项所述的方法，其中，所述沉积阶段和所述形貌成形阶段以交替的方式重复至少一次。
10.根据权利要求1-9中任一项所述的方法，其中，所述共形层的厚度产生具有临界尺寸的共形沉积层特征，所述临界尺寸比所述第一临界尺寸至少小30％。
11.根据权利要求1-10中任一项所述的方法，其中，所述第二临界尺寸比所述第一临界尺寸至少小30％。
12.一种通过权利要求1-11中任一项所述的方法形成的半导体器件。
13.一种用于在蚀刻层中形成特征的方法，包括：
将晶片置入蚀刻室中，所述晶片具有沉积在带有光刻胶特征的、图案化的光刻胶掩模之下的蚀刻层；
在光刻胶层和所述光刻胶特征底部上形成控制层；
在所述光刻胶特征的侧壁和控制层上沉积共形层，以减小所述光刻胶特征的临界尺寸；
利用第一蚀刻化学成分在所述控制层中蚀刻开口；
利用第二蚀刻化学成分将特征蚀刻到所述蚀刻层中，所述第二蚀刻化学成分不同于所述第一蚀刻化学成分，其中，所述蚀刻层特征具有第二临界尺寸，所述第二临界尺寸小于所述第一临界尺寸，并且其中，所述控制层比所述共形层更加抗蚀所述利用所述第二蚀刻化学成分的蚀刻；
剥除所述光刻胶掩模；以及
从所述蚀刻室移除所述晶片。
14.根据权利要求13所述的方法，其中，所述在所述光刻胶特征的所述侧壁和控制层上沉积所述共形层包括执行至少两个周期的所述处理，包括：
利用沉积气体化学成分形成沉积等离子体的沉积阶段；
以及
利用第二气体化学成分形成形貌成形等离子体的形貌成形阶段，其中，所述第一气体化学成分不同于所述第二气体化学成分。
15.根据权利要求13所述的方法，其中，所述在所述光刻胶层上沉积所述控制层，包括：
提供无氟控制层沉积气体；以及
将所述无氟控制层沉积气体形成为等离子体。
16.根据权利要求13-15中任一项所述的方法，其中，所述共形层的厚度产生具有临界尺寸的共形沉积层特征，所述临界尺寸比所述第一临界尺寸至少小30％。
17.根据权利要求13-16中任一项所述的方法，其中，所述第二临界尺寸比所述第一临界尺寸至少小30％。
18.一种用于在蚀刻层中形成特征的装置，其中，所述蚀刻层由基片支撑，并且其中，所述蚀刻层被具有光刻胶特征的光刻胶掩模覆盖，所述光刻胶特征具有第一临界尺寸，包括：
等离子体处理室，包括：
室壁，其形成等离子体处理室罩；
基片支撑件，用于在所述等离子体处理室罩中支撑基片；
压力调节器，用于调节所述等离子体处理室罩中的压力；
至少一个电极，用于将电力提供到所述等离子体处理室罩中以维持等离子体；
气体入口，用于将气体提供到所述等离子体处理室罩中；以及
气体出口，用于从所述等离子体处理室罩排放气体；与所述气体入口流体连接的气体源，包括：
控制层气体源；
沉积气体源；
形貌成形气体源；以及
蚀刻剂气体源；
可控地连接到所述气体源以及所述至少一个电极的控制器，包括：
至少一个处理器；以及
计算机可读介质，包括：
用于提供控制层的计算机可读代码，包括：
用于将控制层气体从所述控制层气体源提供到所述等离子体处理室罩的计算机可读代码；以及
用于将所述控制层气体转变为等离子体的计算机可读代码；
用于提供至少两个沉积周期，以在光刻胶掩模和所述控制层上形成侧壁沉积，以便在所述光刻胶特征内形成具有第二临界尺寸的特征的计算机可读代码，包括：
用于将沉积气体流从所述沉积气体源提供到所述等离子体处理室罩的计算机可读代码；
用于将所述沉积气体转变为等离子体的计算机可读代码；
用于停止从所述沉积气体源到所述等离子体处理室罩的所述沉积气体流的计算机可读代码；
用于在所述沉积气体流停止后，将形貌成形气体流从所述形貌成形气体源提供到所述等离子体处理室罩的计算机可读代码；
用于将所述形貌成形气体转变为等离子体的计算机可读代码；以及
用于停止从所述形貌成形气体源到所述等离子体处理室罩的形貌成形气体流的计算机可读代码；
用于在所述至少两个沉积周期完成后，将蚀刻剂气体流从所述蚀刻剂气体源提供到所述等离子体处理室的计算机可读代码；以及
用于利用所述蚀刻剂气体蚀刻所述层中的特征的计算机可读代码，其中，所述层中的特征具有第三临界尺寸。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107667415A (zh) * 2015-06-11 2018-02-06 应用材料公司 用于先进图案化的线边缘粗糙度降低的保形可剥离碳膜
WO2022036549A1 (en) * 2020-08-18 2022-02-24 Applied Materials, Inc. Method of depositing a pre-etch protective layer

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7723235B2 (en) * 2004-09-17 2010-05-25 Renesas Technology Corp. Method for smoothing a resist pattern prior to etching a layer using the resist pattern
US20060134917A1 (en) * 2004-12-16 2006-06-22 Lam Research Corporation Reduction of etch mask feature critical dimensions
US7695632B2 (en) 2005-05-31 2010-04-13 Lam Research Corporation Critical dimension reduction and roughness control
US7273815B2 (en) * 2005-08-18 2007-09-25 Lam Research Corporation Etch features with reduced line edge roughness
US7682516B2 (en) * 2005-10-05 2010-03-23 Lam Research Corporation Vertical profile fixing
US7264743B2 (en) * 2006-01-23 2007-09-04 Lam Research Corporation Fin structure formation
US20070181530A1 (en) * 2006-02-08 2007-08-09 Lam Research Corporation Reducing line edge roughness
US7309646B1 (en) * 2006-10-10 2007-12-18 Lam Research Corporation De-fluoridation process
US8283255B2 (en) * 2007-05-24 2012-10-09 Lam Research Corporation In-situ photoresist strip during plasma etching of active hard mask
US8017517B2 (en) * 2007-06-07 2011-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Dual damascene process
US8262920B2 (en) * 2007-06-18 2012-09-11 Lam Research Corporation Minimization of mask undercut on deep silicon etch
KR100909629B1 (ko) * 2007-10-31 2009-07-27 주식회사 하이닉스반도체 포토마스크의 형성방법
KR101573954B1 (ko) * 2007-12-21 2015-12-02 램 리써치 코포레이션 포토레지스트 더블 패터닝
US20090191711A1 (en) * 2008-01-30 2009-07-30 Ying Rui Hardmask open process with enhanced cd space shrink and reduction
US8124537B2 (en) * 2008-02-12 2012-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method for etching integrated circuit structure
JP5102653B2 (ja) * 2008-02-29 2012-12-19 東京エレクトロン株式会社 プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体
US20090291562A1 (en) * 2008-05-20 2009-11-26 Lam Research Corporation Helium descumming
US7772122B2 (en) * 2008-09-18 2010-08-10 Lam Research Corporation Sidewall forming processes
GB2495256B (en) 2010-06-25 2014-07-23 Anastasios J Tousimis Integrated processing and critical point drying systems for semiconductor and mems devices
US20120138567A1 (en) * 2010-12-01 2012-06-07 Toshiki Hirano Nanoimprint lithography method for making a patterned magnetic recording disk using imprint resist with enlarged feature size
US8304262B2 (en) * 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
US8450212B2 (en) 2011-06-28 2013-05-28 International Business Machines Corporation Method of reducing critical dimension process bias differences between narrow and wide damascene wires
US8592327B2 (en) * 2012-03-07 2013-11-26 Tokyo Electron Limited Formation of SiOCl-containing layer on exposed low-k surfaces to reduce low-k damage
US9111746B2 (en) * 2012-03-22 2015-08-18 Tokyo Electron Limited Method for reducing damage to low-k gate spacer during etching
JP6355374B2 (ja) * 2013-03-22 2018-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8883648B1 (en) * 2013-09-09 2014-11-11 United Microelectronics Corp. Manufacturing method of semiconductor structure
GB201322931D0 (en) 2013-12-23 2014-02-12 Spts Technologies Ltd Method of etching
CN106445216B (zh) * 2015-08-12 2019-03-19 蓝思科技（长沙）有限公司 一种提高过渡性保护区域尺寸精度的方法
US9679850B2 (en) * 2015-10-30 2017-06-13 Taiwan Semiconductor Manufacturing Company Ltd. Method of fabricating semiconductor structure
WO2017111822A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Pitch division using directed self-assembly
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
US10566194B2 (en) * 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning
US10896823B2 (en) * 2018-11-21 2021-01-19 Thomas E. Seidel Limited dose atomic layer processes for localizing coatings on non-planar surfaces

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4689113A (en) * 1986-03-21 1987-08-25 International Business Machines Corporation Process for forming planar chip-level wiring
US4871630A (en) * 1986-10-28 1989-10-03 International Business Machines Corporation Mask using lithographic image size reduction
US4707218A (en) * 1986-10-28 1987-11-17 International Business Machines Corporation Lithographic image size reduction
US4801350A (en) * 1986-12-29 1989-01-31 Motorola, Inc. Method for obtaining submicron features from optical lithography technology
US5273609A (en) * 1990-09-12 1993-12-28 Texas Instruments Incorporated Method and apparatus for time-division plasma chopping in a multi-channel plasma processing equipment
US5259909A (en) * 1990-12-21 1993-11-09 Sgs-Thomson Microelectronics S.A. System and method for the checking of a reactive plasma machine
JPH05283378A (ja) * 1992-03-30 1993-10-29 Nec Yamaguchi Ltd 半導体装置の製造方法
JPH0637072A (ja) * 1992-07-15 1994-02-10 Kawasaki Steel Corp テーパエッチング方法
US5364742A (en) * 1992-09-21 1994-11-15 International Business Machines Corporation Micro-miniature structures and method of fabrication thereof
JP3311044B2 (ja) * 1992-10-27 2002-08-05 株式会社東芝 半導体装置の製造方法
JPH06177089A (ja) * 1992-12-04 1994-06-24 Fujitsu Ltd 半導体装置の製造方法
KR0168194B1 (ko) * 1995-12-14 1999-02-01 김광호 반도체 소자의 소자분리막 형성방법
US5902494A (en) * 1996-02-09 1999-05-11 Applied Materials, Inc. Method and apparatus for reducing particle generation by limiting DC bias spike
US5895740A (en) * 1996-11-13 1999-04-20 Vanguard International Semiconductor Corp. Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers
US6106659A (en) * 1997-07-14 2000-08-22 The University Of Tennessee Research Corporation Treater systems and methods for generating moderate-to-high-pressure plasma discharges for treating materials and related treated materials
US6921794B2 (en) * 1997-08-12 2005-07-26 Exxonmobil Chemical Patents Inc. Blends made from propylene ethylene polymers
US6194038B1 (en) * 1998-03-20 2001-02-27 Applied Materials, Inc. Method for deposition of a conformal layer on a substrate
US5989979A (en) 1998-12-10 1999-11-23 Chartered Semiconductor Manufacturing Ltd. Method for controlling the silicon nitride profile during patterning using a novel plasma etch process
US6416933B1 (en) * 1999-04-01 2002-07-09 Advanced Micro Devices, Inc. Method to produce small space pattern using plasma polymerization layer
US6110837A (en) * 1999-04-28 2000-08-29 Worldwide Semiconductor Manufacturing Corp. Method for forming a hard mask of half critical dimension
KR100327346B1 (ko) * 1999-07-20 2002-03-06 윤종용 선택적 폴리머 증착을 이용한 플라즈마 식각방법 및 이를이용한 콘택홀 형성방법
TW444341B (en) * 2000-02-16 2001-07-01 United Microelectronics Corp Manufacturing method of ultra-small opening
US6486024B1 (en) * 2000-05-24 2002-11-26 Infineon Technologies Ag Integrated circuit trench device with a dielectric collar stack, and method of forming thereof
US6676760B2 (en) * 2001-08-16 2004-01-13 Appiled Materials, Inc. Process chamber having multiple gas distributors and method
US20030064585A1 (en) * 2001-09-28 2003-04-03 Yider Wu Manufacture of semiconductor device with spacing narrower than lithography limit
TW502300B (en) 2001-09-28 2002-09-11 Macronix Int Co Ltd Method of reducing pattern spacing or opening dimension
US6750150B2 (en) * 2001-10-18 2004-06-15 Macronix International Co., Ltd. Method for reducing dimensions between patterns on a photoresist
CN100451831C (zh) * 2001-10-29 2009-01-14 旺宏电子股份有限公司 减小图案间隙或开口尺寸的方法
KR100402392B1 (ko) * 2001-11-06 2003-10-17 삼성전자주식회사 트렌치 소자분리 구조를 갖는 반도체 소자 및 그 제조방법
US6638441B2 (en) * 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
US6703312B2 (en) * 2002-05-17 2004-03-09 International Business Machines Corporation Method of forming active devices of different gatelengths using lithographic printed gate images of same length
US6756284B2 (en) * 2002-09-18 2004-06-29 Silicon Storage Technology, Inc. Method for forming a sublithographic opening in a semiconductor process
CN1294639C (zh) * 2002-12-05 2007-01-10 台湾积体电路制造股份有限公司 浅槽与深槽隔离结构的制造方法
US6825529B2 (en) * 2002-12-12 2004-11-30 International Business Machines Corporation Stress inducing spacers
US20040192058A1 (en) 2003-03-28 2004-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-etching plasma treatment to form dual damascene with improved profile
US7294580B2 (en) 2003-04-09 2007-11-13 Lam Research Corporation Method for plasma stripping using periodic modulation of gas chemistry and hydrocarbon addition
US6916746B1 (en) * 2003-04-09 2005-07-12 Lam Research Corporation Method for plasma etching using periodic modulation of gas chemistry
JP3976703B2 (ja) * 2003-04-30 2007-09-19 エルピーダメモリ株式会社 半導体装置の製造方法
US6972258B2 (en) 2003-08-04 2005-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method for selectively controlling damascene CD bias
US7250371B2 (en) * 2003-08-26 2007-07-31 Lam Research Corporation Reduction of feature critical dimensions
US7045455B2 (en) * 2003-10-23 2006-05-16 Chartered Semiconductor Manufacturing Ltd. Via electromigration improvement by changing the via bottom geometric profile
US7265056B2 (en) * 2004-01-09 2007-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming novel BARC open for precision critical dimension control
US7352064B2 (en) * 2004-11-04 2008-04-01 International Business Machines Corporation Multiple layer resist scheme implementing etch recipe particular to each layer
US7271107B2 (en) * 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
US7695632B2 (en) 2005-05-31 2010-04-13 Lam Research Corporation Critical dimension reduction and roughness control
US7271108B2 (en) * 2005-06-28 2007-09-18 Lam Research Corporation Multiple mask process with etch mask stack
US7083898B1 (en) * 2005-07-07 2006-08-01 International Business Machines Corporation Method for performing chemical shrink process over BARC (bottom anti-reflective coating)
US7682516B2 (en) * 2005-10-05 2010-03-23 Lam Research Corporation Vertical profile fixing
US7485581B2 (en) * 2005-11-30 2009-02-03 Lam Research Corporation Device with gaps for capacitance reduction
US7390749B2 (en) * 2005-11-30 2008-06-24 Lam Research Corporation Self-aligned pitch reduction
US7432189B2 (en) * 2005-11-30 2008-10-07 Lam Research Corporation Device with self aligned gaps for capacitance reduction
US7560388B2 (en) * 2005-11-30 2009-07-14 Lam Research Corporation Self-aligned pitch reduction
US7429533B2 (en) * 2006-05-10 2008-09-30 Lam Research Corporation Pitch reduction
US7309646B1 (en) * 2006-10-10 2007-12-18 Lam Research Corporation De-fluoridation process
US20080230906A1 (en) * 2007-03-22 2008-09-25 Keith Kwong Hon Wong Contact structure having dielectric spacer and method
US7772122B2 (en) * 2008-09-18 2010-08-10 Lam Research Corporation Sidewall forming processes

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107667415A (zh) * 2015-06-11 2018-02-06 应用材料公司 用于先进图案化的线边缘粗糙度降低的保形可剥离碳膜
CN107667415B (zh) * 2015-06-11 2021-10-26 应用材料公司 用于先进图案化的线边缘粗糙度降低的保形可剥离碳膜
WO2022036549A1 (en) * 2020-08-18 2022-02-24 Applied Materials, Inc. Method of depositing a pre-etch protective layer
US11915940B2 (en) 2020-08-18 2024-02-27 Applied Materials, Inc. Method of depositing a pre-etch protective layer

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