CN1294639C - 浅槽与深槽隔离结构的制造方法 - Google Patents

Abstract

一种浅槽(Shallow Trench；ST)与深槽(Deep Trench；DT)隔离(isolation)结构的制造方法，结合化学机械抛光(Chemical Mechanical Polishing；CMP)法和其它沉积、光刻与蚀刻的工艺，来制造具有高平坦度填充物表面的隔离结构。本发明浅槽与深槽隔离结构的制造方法在进行深槽的光刻工艺时，可提供较大的工艺界面(process window)。本发明可增加元件的集成度，特别适用于双极互补型金属氧化物半导体(Bipolar Complementary Metal OxideSemiconductor；BiCMOS)晶体管和CMOS晶体管。本发明可降低BiCMOS晶体管的电容值，特别有利于高频的集成电路(IC)元件的制作。

Description

浅槽与深槽隔离结构的制造方法

技术领域

本发明涉及到一种浅槽(Shallow Trench；ST)与深槽(Deep Trench；DT)隔离(isolation)结构的制造方法，特别是涉及到一种结合化学机械抛光(Chemical Mechanical Polishing；CMP)法和其它沉积、光刻与蚀刻的工艺的制造方法，借以制造具有高平坦度表面的浅槽与深槽隔离结构。

背景技术

金属氧化物半导体(Metal Oxide Semiconductor；MOS)晶体管是现在集成电路技术里最重要的一种基本电子元件。通常，一个完整的集成电路是由许多个金属氧化物半导体晶体管所组成。为了防止这些相邻的晶体管发生短路的现象，相邻的金属氧化物半导体晶体管间必须加入用来做电性隔离的隔离结构。

近年来，半导体产业蓬勃发展，集成电路如今已发展到超大规模集成电路(Ultra Large Scale Integrated Circuit，ULSI)的领域。为了追求更高密度、高速度以及低功率消耗的集成电路，金属氧化物半导体元件必须不断的缩小。由于半导体元件的集成度增加，元件间的隔离结构也必须随着缩小，大幅增加元件隔离技术的困难度。特别是对于高频的集成电路(IC)元件，如双极互补型金属氧化物半导体(Bipolar Complementary Metal Oxide Semiconductor；BiCMOS)晶体管，隔离结构更是关系到其电阻电容(RC)特性。一般而言，利用PN结(Junction)来作为电性隔离，将会产生不良的电阻电容(RC)特性。因此，BiCMOS晶体管通常使用浅槽与深槽隔离结构，特别是针对于深亚微米(deepsub-micron)的工艺，例如：0.18微米的工艺。

然而，现有的技术所制造出来的浅槽与深槽隔离结构的填充物，如HDP(High Density Plasma；高密度等离子体)氧化硅层，表面非常不平坦，这不平坦的表面会大幅降低半导体元件的集成度。特别是深亚微米的工艺对于HDP氧化硅层的平坦度的要求更是严格。另一方面，进行随后形成栅极材料的步骤时，如多晶硅(poly-Si)的材料极易残留在这不平坦的表面中，加上形成双极结晶体管(Bipolar Junction Transistor；BJT)需经过多道沉积多晶硅材料的步骤，所以会残留更多的多晶硅材料于这不平坦的表面中。而多晶硅材料的残留往往会造成许多无法预料的问题，大幅影响半导体元件的性能(performance)。此外，在不平坦的表面进行深槽的光刻工艺时，其所能提供的工艺界面(process window)较小，因而增加制作深槽的困难度。

请参照图1A，图1B，图1C，图1D，图1E，图1F，图1G，图1H，图1I，图1A至图1I是现有的浅槽与深槽隔离结构的制造流程的剖面示意图。请参照图1A，首先，现有的浅槽与深槽隔离结构的制造方法提供已形成有浅槽20的基材12，例如硅基材，并在基材12上，非浅槽20的部分覆盖一层氮化硅(silicon nitride；SiN)层18，而浅槽20中填满着HDP氧化硅层30至氮化硅层18的高度。请参照图1B，接着完全去除氮化硅层18，再重新沉积氮化硅层28来覆盖基材12和HDP氧化硅层30。请参照图1C，然后沉积硬掩膜(hardmask)层38覆盖氮化硅层28。请参照图1D，随后在硬掩膜层38上形成光阻层40，并在此光阻层40上定义出深槽图案42。请参照图1E，借着深槽图案42来蚀刻硬掩膜层38、氮化硅层28和HDP氧化硅层30。在去除光阻层40之后，接着以硬掩膜层38为掩膜，再进行深槽蚀刻步骤，而在基材12中形成深槽44。然后再去除硬掩膜层38以暴露出氮化硅层28的表面。请参照图1F，随后形成衬氧化(lining oxide)层32于深槽44的底部与侧壁，再进行信道阻绝植入(channel stop implantation)的步骤。

请参照图1G，然后沉积一层共形(Conformal)的TEOS(tetraethylorthosilicate，正硅酸乙酯)氧化层34，借以覆盖深槽44的底部与侧壁，和HDP氧化硅层30与氮化硅层28的侧壁，再填充多晶硅层36，借以填满深槽44和浅槽20。请参照图1H，回蚀(etch back)多晶硅层36，再以蚀刻的方式去除TEOS氧化层34的一部分。请参照第1I图，然后再进行多晶硅氧化步骤，借以在多晶硅层36表面上形成氧化层39之后，再去除氮化硅层28，即可完成浅槽与深槽隔离结构。

请继续参照图1I。然而，由于现有的浅槽与深槽隔离结构的制造方法先蚀刻多晶硅层36和TEOS氧化层34，蚀刻后的多晶硅层36和TEOS氧化层34的表面即已相当不平坦，再进行多晶硅氧化步骤后所得的槽填充物表面88也会不平坦。如前所述，槽填充物表面88的不平坦会造成半导体元件非常多的难以预料的问题，特别是深亚微米工艺所制造的元件。

因此，非常迫切需要发展出一种浅槽与深槽隔离结构的制造方法，可以有效且精确地形成高平坦度的槽填充物表面。

发明内容

鉴于上述的发明背景中，现有的浅槽与深槽隔离结构的制造方法中，槽填充物表面会相当不平坦。而不平坦的槽填充物表面会造成多晶硅残留以及元件的集成度降低，进而造成半导体元件非常多的难以预料的问题，特别是深亚微米工艺所制造的元件。

因此，本发明的主要目的为提供一种浅槽与深槽隔离结构的制造方法。本发明结合化学机械抛光法和其它沉积、光刻与蚀刻的工艺，来有效且精确地形成高平坦度的槽填充物表面，借以提高元件集成度，避免多晶硅残留。并且，在进行深槽的光刻工艺时，可提供较大的工艺界面。

本发明的另一目的为提供一种浅槽与深槽隔离结构的制造方法，借以为BiCMOS和CMOS晶体管提供高质量和低电容值的隔离结构。

为实现以上所述的目的，本发明提供了一种浅槽与深槽隔离结构的制造方法，本发明至少包括：提供一基材，例如：硅基材；形成一浅槽于此基材上；形成氮化硅层于基材的上方，并暴露出浅槽；形成衬氧化层于浅槽的底部和侧壁；沉积第一HDP氧化硅层至填满浅槽并覆盖氮化硅层；利用化学机械抛光法来磨平第一HDP氧化硅层至氮化硅层的上方；形成光阻层于第一HDP氧化硅氧化层的上方，并形成深槽图案于光阻层上；蚀刻第一HDP氧化硅层，借以转移深槽图案至第一HDP氧化硅层而形成硬掩膜层；去除光阻层；在该浅槽所对应的基材中以蚀刻的方式并透过此硬掩膜层在基材中形成一深槽；形成一第二衬氧化层于深槽的底部和侧壁；进行信道阻绝植入的步骤；沉积TEOS氧化层，借以覆盖第二衬氧化层，和第一HDP氧化硅层；填充一多晶硅层，借以填满深槽和浅槽；回蚀多晶硅层至与基材大约同样高度；以蚀刻的方式去除TEOS氧化层的一部分；蚀刻多晶硅层，借以进一步去除更多的多晶硅层；沉积第二HDP氧化硅层于多晶硅层的上方，并填满深槽和浅槽；以反调主动区域(ODReverse；ODR)的掩膜和蚀刻的方式去除第一HDP氧化硅层和第二HDP氧化硅层的一部分至高于基材的上表面；利用化学机械抛光法来磨平第二HDP氧化硅层和第一HDP氧化硅层至基材的上表面的高度；以及去除氮化硅层。

附图说明

下面结合附图对本发明的具体实施方式作进一步详细的描述。

附图中，

图1A～图1I为现有的的浅槽与深槽隔离结构的制造流程的剖面示意图；以及

图2A～图2J为本发明的浅槽与深槽隔离结构的制造流程的剖面示意图。

具体实施方式

本发明揭露一种浅槽与深槽隔离结构的制造方法，本发明结合化学机械抛光(Chemical Mechanical Polishing；CMP)法和其它沉积、光刻与蚀刻的工艺，来制造具有高平坦度的填充物表面的浅槽与深槽隔离结构。

请参照图2A，图2B，图2C，图2D，图2E，图2F，图2G，图2H，图2I，图2J，图2A至图2J为本发明的浅槽与深槽隔离结构的制造流程的剖面示意图。请参照图2A，首先，本发明提供基材12，例如硅基材，其中此基材12上形成有浅槽20。基材12上已形成有氮化硅层18，并暴露出浅槽20。例如以热氧化法形成共形的衬氧化层60于浅槽20的底部和侧壁。然后，例如以高密度等离子体化学气相沉积法沉积HDP氧化硅层30至约填满浅槽20并覆盖氮化硅层18，其中此HDP氧化硅层30的沉积厚度大于约900纳米。

请参照图2B，然后，例如利用化学机械抛光法来磨平HDP氧化硅层30至距离氮化硅层18上方约100纳米至约300纳米的位置。请参照第2C图，随后形成光阻层40于HDP氧化硅层30上，并形成深槽图案42于光阻层40上。请参照图2D，再例如以干式蚀刻法蚀刻HDP氧化硅层30，借以转移深槽图案42至HDP氧化硅层30，其中HDP氧化硅层30可做为硬掩膜层之用。然后，去除光阻层40。

请参照图2E，继续以例如干式蚀刻的方式并以HDP氧化硅层30为掩膜，借以在浅槽20所对应的基材12中形成深槽44，其中深槽44的深度为约7微米。然后例如以热氧化法形成共形的衬氧化层32覆盖深槽44的底部和侧壁。当衬氧化层32形成之后，接着进行信道阻绝植入的步骤。请参照图2F，例如以化学气相沉积法沉积共形的TEOS氧化层34，借以覆盖衬氧化层32和HDP氧化硅层30。然后例如以化学气相沉积法填充多晶硅层36，借以填满深槽44和浅槽20。

请参照图2G，回蚀多晶硅层36直到浅槽20的底部高度。再以蚀刻的方式去除TEOS氧化层34的一部分，借以暴露出HDP氧化硅层30，同时使TEOS氧化层34的高度约等同于多晶硅层36的高度。然后，如有必要，本发明可再蚀刻多晶硅层36，借以进一步去除更多的多晶硅层36。请参照图2H，随后例如以化学气相沉积法沉积HDP氧化硅层70覆盖多晶硅层36，并填满深槽44和浅槽20。其中HDP氧化硅层70可填满至约与HDP氧化硅层30的上表面对齐。如有必要，为求精准地控制槽填充物表面的高度与品质，本发明可以反调主动区域的掩膜和蚀刻的方式去除HDP氧化硅层30和HDP氧化硅层70的一部分直至约暴露出氮化硅层18的表面。

请参照图2I，利用化学机械抛光法来磨平HDP氧化硅层30和HDP氧化硅层70直至约暴露出氮化硅层18的表面。请参照图2J，然后以例如干式蚀刻法去除氮化硅层18，以完成浅槽与深槽隔离结构。其中所制得的槽填充物表面88的平坦度相当高，足以满足深亚微米工艺的要求。

以上所述的各种方法、各层高度和厚度等仅为举例说明，这些参数会因不同的实际状况与需要而有所不同，故本发明并不在此限。

值得注意的是，以上所述的氮化硅层、HDP氧化硅层和TEOS氧化层也可为其它介电材料所组成的介电层，而多晶硅层则可为其它非导电材料所组成的非导电层。也可根据实际状况与需要而应用其它适当的介电材料和非导电材料于本发明的浅槽与深槽的制造方法。

由于本发明的浅槽与深槽的制造方法充分运用化学机械抛光法的特点，加上适当地结合其它沉积、光刻与蚀刻的工艺，因而得以形成高平坦度的槽填充物表面。

因此，本发明的一优点为提供一种浅槽与深槽隔离结构的制造方法。由于本发明成功地结合化学机械抛光法和其它沉积、光刻与蚀刻的工艺，故可有效且精确地形成高平坦度的槽填充物表面，借以提高元件集成度，避免多晶硅残留。并且，在进行深槽的光刻工艺时，提供较大的工艺界面。

本发明的另一优点为提供一种浅槽与深槽隔离结构的制造方法。本发明可为BiCMOS和CMOS晶体管提供高质量和低电容值的隔离结构。

如熟悉此技术的人员所了解的，以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的权利要求；凡其它未脱离本发明所揭示的构思下所完成的等效改动或修饰，均应包含在权利要求内。

Claims (10)

1.一种浅槽与深槽隔离结构的制造方法，至少包括：

提供一基材；

于该基材上形成一浅槽，其中该基材上已形成有一第一介电层，并暴露出该浅槽；

形成一第二介电层以填满该浅槽并覆盖该第一介电层，其中该第二介电层具有一厚度；

平坦化该第二介电层直至距离该第一介电层的上方一高度；

在该浅槽所对应的基材中形成一深槽；

形成共形的一第三介电层，籍以覆盖该深槽的上表面及侧壁；

形成一非导电层，籍以填满该深槽和该浅槽；

回蚀该非导电层直至低于该基材的一上表面；

去除该第三介电层的一部分，籍以暴露出该第二介电层；

于该非导电层上形成一第四介电层，并填满该深槽和该浅槽；

平坦化该第四介电层和该第二介电层直至与该基材的该上表面等平面；以及

去除该第一介电层。

2.根据权利要求1所述的浅槽与深槽隔离结构的制造方法，还至少包括于该浅槽的一底部和一侧壁形成一衬氧化层。

3.根据权利要求1所述的浅槽与深槽隔离结构的制造方法，还至少包括：

于该第二介电层上形成具有一深槽图案的一硬掩膜层；以及

以该硬掩膜层为掩膜，借以在该基材中形成该深槽。

4.根据权利要求1所述的浅槽与深槽隔离结构的制造方法，还至少包括：

于该深槽的一底部和一侧壁形成一衬氧化层；以及

对该基材进行一信道阻绝植入步骤。

5.根据权利要求1所述的浅槽与深槽隔离结构的制造方法，其中该非导电层为多晶硅或氧化硅。

6.根据权利要求1所述的浅槽与深槽隔离结构的制造方法，其中该第一介电层为一氮化硅层。

7.根据权利要求1所述的浅槽与深槽隔离结构的制造方法，其中该第二介电层和该第四介电层由高密度等离子体氧化硅所组成。

8.根据权利要求1所述的浅槽与深槽隔离结构的制造方法，其中该第三介电层为一TEOS氧化层。

9.根据权利要求1所述的浅槽与深槽隔离结构的制造方法，其中在去除部分的该第三介电层的步骤之后，还包括进一步蚀刻该非导电层，借以去除更多的该非导电层。

10.根据权利要求1所述的浅槽与深槽隔离结构的制造方法其中在平坦化该第四介电层和该第二介电层的步骤中，还包括以反调主动区域的掩膜和蚀刻的方式去除该第四介电层和该第二介电层的一部分直至高于该基材的该上表面，借以进一步减少该第四介电层和该第二介电层的一高度。

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