CN101366116B - 制造厚布线结构的双镶嵌工艺 - Google Patents

制造厚布线结构的双镶嵌工艺 Download PDF

Info

Publication number
CN101366116B
CN101366116B CN2007800021519A CN200780002151A CN101366116B CN 101366116 B CN101366116 B CN 101366116B CN 2007800021519 A CN2007800021519 A CN 2007800021519A CN 200780002151 A CN200780002151 A CN 200780002151A CN 101366116 B CN101366116 B CN 101366116B
Authority
CN
China
Prior art keywords
layer
etching stopping
etching
via hole
stopping layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2007800021519A
Other languages
English (en)
Other versions
CN101366116A (zh
Inventor
D·D·库尔鲍
K·E·唐斯
P·J·林德格伦
A·K·斯坦珀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN101366116A publication Critical patent/CN101366116A/zh
Application granted granted Critical
Publication of CN101366116B publication Critical patent/CN101366116B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics
    • H01L2221/1015—Forming openings in dielectrics for dual damascene structures
    • H01L2221/1036—Dual damascene with different via-level and trench-level dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

一种方法和半导体器件。在所述方法中，在叠层结构中蚀刻至少一个部分过孔(26)，并在所述至少一个部分过孔(26)周围形成边界(32)。所述方法还包括：当继续过孔蚀刻到至少一个蚀刻停止层(22)时，使用选择性蚀刻实施厚布线。

Description

制造厚布线结构的双镶嵌工艺
技术领域
本发明通常涉及半导体器件及其制造方法，更具体而言，涉及具有模拟或超厚布线的半导体器件及其使用双镶嵌工艺的制造方法。
背景技术
目前通过单镶嵌处理制造超厚镶嵌铜(Cu)布线(例如，厚度＞2μm)。使用单镶嵌工艺主要是因为与双镶嵌处理相关的集成问题，包括在过孔和布线蚀刻工艺期间接触MIM电容器和下布线层的问题。
在超厚双镶嵌Cu布线工艺中，使用常规的光刻步骤来限定过孔和槽。在这些常规工艺中，过孔的高度约5.5μm，宽度为约1.5μm。为了槽光刻步骤，在形成过孔之后，通过旋涂有机材料例如增透涂层(ARC)到下Cu布线层Mx来填充过孔。
然而，发现第二双镶嵌光刻步骤难以在超厚镶嵌Cu布线工艺中发挥作用。通过实例，对于先过孔、最后槽的方法，发现ARC在过孔中形成沙漏(hourglass)结构，在过孔中造成大的空隙。更具体而言，发现没有工业标准的中间UV(MUV)或者深UV(DUV)ARC能获得多于40％的填充，其都会在过孔中留下大空隙，其中该过孔在槽蚀刻期间被打开。并且，由于这些空隙，蚀刻剂蚀刻会穿过空隙，因此随后的蚀刻会导致下金属层的腐蚀。
如果例如使ARC变得较厚，那么在过孔中会得到更好的填充特性；然而，在随后的蚀刻工艺期间会出现其他的问题。例如，使用0.8μm层可以得到可接受的过孔填充，但由于需要非常长的ARC打开步骤以及由于在槽RIE期间围绕过孔生成的围栏(fence)或轨道(rail)，因此会使槽RIE复杂化。更具体而言，在使用较厚的ARC填充的RIE工艺期间，在槽RIE工艺早期，在过孔的旁边形成围栏。这导致沿着过孔边缘向下到下金属(Mx)层的优先蚀刻。因而，发现当ARC为约0.8μm时，存在抗蚀剂腐蚀、大量围栏以及槽RIE(反应离子蚀刻)问题。
本发明旨在克服上述的一个或多个的问题。
发明内容
在本发明的第一方面中，一种方法包括：在叠层结构中蚀刻至少一个部分过孔，以及在所述至少一个部分过孔周围形成边界。所述方法还包括：当连续过孔蚀刻到至少一个蚀刻停止层时，使用选择性蚀刻实施厚布线。
在实施例中，所述实施步骤是双镶嵌工艺的一部分。形成所述边界包括：在所述叠层结构上形成负光致抗蚀剂，并且曝光所述至少一个部分过孔之外的所述负光致抗蚀剂的部分。所述至少一个蚀刻停止层包括在Mx-1金属层之上的第一蚀刻停止层以及在金属-绝缘体-金属(MIM)电容器之上的第二蚀刻停止层。形成在所述MIM电容器之上的所述蚀刻停止层比在所述Mx-1金属层之上的所述蚀刻停止层的厚度大。
所述方法还包括：将金属-绝缘体-金属(MIM)电容器并入到所述叠层结构中，并且所述厚布线延伸到在所述MIM电容器之上的所述至少一个蚀刻停止层。形成所述叠层结构包括：提供在第一低K介质材料中形成的镶嵌铜布线，并且在所述第一低K介质材料上形成蚀刻停止层。在所述蚀刻停止层上形成层间(interlevel)介质层和第二介质层。在所述第二低K介质层上形成第二蚀刻停止层，并在所述蚀刻停止层上形成第三低K介质层。
所述MIM电容器包括难熔金属或合金，其包括至少一种W、WN、TiN、Ta、TaN以及TiSiN。所述第一和第二低K介质材料以及所述第二介质层中的至少一个是氟掺杂的硅酸盐玻璃(FSG)。所述蚀刻停止层以及所述第二蚀刻停止层至少是氮化硅、硅碳氮化物、硅氧碳氮化物以及碳化硅。所述MIM电容器被嵌入到所述层间介质层中。所述MIM电容器是多个板，其具有氮化硅、硅碳氮化物、硅氧碳氮化物以及碳化硅蚀刻停止层中的至少一种。
蚀刻所述至少一个部分过孔包括：对准下金属层和MIM电容器中的至少一个，部分地蚀刻所述叠层结构。所述实施步骤包括：在形成所述至少一个部分过孔之后，在所述叠层结构上淀积负光致抗蚀剂，曝光在所述至少一个部分过孔之外的所述负光致抗蚀剂以形成边界，蚀刻所述至少一个部分过孔进一步深入所述叠层结构，并且选择性蚀刻以形成至少一个槽。所述选择性蚀刻对于淀积在下金属层和MIM电容器中的至少一个上的所述至少一个蚀刻停止层具有选择性。
在实施例中，本发明的步骤用于集成电路芯片的制造。本发明的步骤是双镶嵌铜线后段制程(BEOL)工艺，其中限定了布线和过孔高度的铜层具有约3.5微米或者更大的厚度。当继续过孔蚀刻到至少一个蚀刻停止层时使用选择性蚀刻以实施厚布线包括：槽蚀刻，所述槽蚀刻在所述过孔延伸到所述至少一个蚀刻停止层之前，延伸到上嵌入蚀刻层。
在本发明的另一方面中，所述方法旨在制造双镶嵌铜BEOL结构。所述方法包括：对准至少下金属层形成部分高度过孔，并且施加负光致抗蚀剂材料。所述方法还包括：在邻近所述部分高度过孔的所述负光致抗蚀剂材料中形成边界，以及蚀刻所述部分高度过孔到更深的深度并选择性蚀刻以形成槽。所述方法还包括：将MIM电容器并入到所述BEOL结构中。
在实施例中，所述蚀刻步骤包括：蚀刻到在金属层和所述MIM电容器之上的至少一个蚀刻停止层。所述方法还包括：提供在第一低K介质材料中形成的所述下金属，在所述第一低K介质材料上形成蚀刻停止层，在所述蚀刻停止层上形成氧化物层和层间介质层，将所述MIM电容器嵌入到所述二氧化硅层中，在所述MIM电容器上形成帽层，在所述层间介质层上形成第二蚀刻停止层，以及在所述蚀刻停止层上形成第三低K介质层。
所述蚀刻停止层和所述第二蚀刻停止层是氮化硅、硅碳氮化物、硅氧碳氮化物以及碳化硅蚀刻停止层中的至少一种。使用多个板形成所述MIM电容器，所述MIM电容器具有氮化硅、硅碳氮化物、硅氧碳氮化物以及碳化硅蚀刻停止层中的至少一种。蚀刻所述部分高度过孔到更深的深度并选择性蚀刻以形成槽包括：在所述过孔触及至少另一蚀刻停止层之前，蚀刻所述槽到上嵌入蚀刻层。形成所述边界包括：曝光在所述部分高度过孔之外的所述负光致抗蚀剂的部分。蚀刻所述槽包括：选择性蚀刻到所述MIM电容器之上的帽层和下金属层中的至少一个。蚀刻所述部分高度过孔到更深的深度并选择性蚀刻以形成槽是对准所述下金属层和所述MIM电容器中的至少一个。
在本发明的另一方面中，一种用于制造厚布线结构的双镶嵌方法包括：在叠层结构中形成部分过孔，在形成所述部分过孔之后，在所述叠层结构上淀积负光致抗蚀剂。所述方法还包括：曝光在所述部分过孔之外的所述负光致抗蚀剂，以在所述部分过孔之上形成边界。蚀刻所述部分过孔进一步深入所述叠层结构。所述方法还包括选择性蚀刻经过所述部分过孔以形成槽。所述选择性蚀刻对淀积在下金属层中的至少一个上的至少一个蚀刻停止层具有选择性。MIM至少具有上板MIM介质以及下板。
在实施例中，所述厚布线结构的厚度为约3.5微米或更大。设计所述步骤用于制造集成电路芯片。通过等效于溅射去除的小于10纳米氧化物的MIM顶板的溅射清洁去除来形成所述MIM电容器，以便不会完全蚀刻所述过孔穿过所述上板并且所述过孔不接触所述MIM介质。所述至少一个蚀刻停止层是第一蚀刻停止层和第二蚀刻停止层。所述第一蚀刻停止层形成在所述下金属层之上，以及所述第二蚀刻停止层形成在所述MIM电容器的表面上并且高度大于所述第一蚀刻停止层的高度。
在本发明的另一个方面，一种厚布线结构包括：镶嵌铜布线，形成在第一介质层中；以及蚀刻停止层，其覆盖所述镶嵌铜布线。第二介质层被形成在所述蚀刻停止层上。第二蚀刻停止层被形成在所述第二介质层上，以及第三介质层被形成在所述蚀刻停止层上。高度约1.5微米或者更大的过孔穿过所述第一、第二以及第三介质层并且接触所述镶嵌铜布线。邻近所述第二蚀刻停止层并且基本上轴向对准所述过孔形成高度约2微米或者更大并且其宽度大于所述过孔的槽。MIM电容器被嵌入在所述氧化物层中，并且蚀刻停止层被形成在所述MIM电容器之上。所述过孔对准并延伸到形成在所述MIM电容器之上的所述蚀刻停止层，所述槽轴向对准在所述MIM电容器之上形成的所述过孔并且停止在所述第二蚀刻停止层附近。介质叠层高度约5.5μm，具有高度约3.5μm的布线，并且所述过孔具有约1.2μm的最小宽度。
在本发明的一个方面中，一种厚布线结构包括：形成在FSG(氟掺杂的硅酸盐玻璃)介质材料中的下布线。第一氮化物帽层覆盖所述下布线。层间层形成在所述第一氮化物帽层上。MIM电容器被嵌入在所述层间层的一部分中。MIM蚀刻停止帽层被形成在所述MIM电容器上，其中所述MIM帽层的厚度大于所述第一氮化物帽的厚度。第二氮化物帽层被形成在所述层间层上。FSG介质层被形成在所述第二氮化物帽上。过孔对准所述下布线和所述MIM电容器中的至少一个，延伸到接近所述MIM氮化物帽层和所述第一氮化物帽层。槽基本上轴向对准所述过孔并且宽度大于所述过孔，并延伸到所述第二氮化物帽层。在实施例中，所述MIM电容器包括难熔金属或者合金，包括W、WN、TiN、Ta、TaN以及TiSiN中的至少一种。
附图说明
图1示出了根据本发明的初始结构；
图2示出了根据本发明实施的处理步骤；
图3示出了根据本发明实施的处理步骤；
图4示出了根据本发明实施的处理步骤；
图5示出了根据本发明实施的处理步骤；
图6示出了根据本发明实施的处理步骤；
图7示出了用于1.5μm的部分过孔深度的蚀刻时间与层间深度目标的关系图；
图8A-8D示出了根据本发明处理的中间结构(具有边界)与无边界结构的比较；以及
图9示出了本发明实现的MIM电容器的实例。
具体实施方式
本发明通常涉及半导体器件及其制造方法，更具体而言，涉及使用双镶嵌工艺制造具有厚布线的器件的方法。通过使用本发明的双镶嵌工艺，消除了一些问题例如在过孔边缘、蚀刻的过孔、蚀刻的槽处的穿通或过蚀刻。本发明的方法还消除了对下金属层和/或MIM(金属-绝缘体-金属)电容器的腐蚀效应。在一个实施例中，例如，本发明的双镶嵌工艺包括，形成部分深度过孔，施加负光致抗蚀剂材料，然后蚀刻槽并完成过孔蚀刻。方法可选地包括：将MIM电容器或者例如薄膜电阻器的其他无源元件并入到BEOL(后段制程)结构中。
在实施例中，产生的结构是双镶嵌铜BEOL结构，在其中包括布线和过孔的铜层具有至少3.5微米的厚度。在本发明的方法所形成的至少一个结构中，使用的介质叠层的高度约5.5μm，具有高度约3.5μm的布线。在实施例中，布线和过孔分别具有约3μm和约2μm的最终高度，并且过孔和布线都具有约1.2μm的最小宽度。
图1示出了根据本发明的开始结构。开始结构包括镶嵌铜布线12，其被形成在用于绝缘邻近的金属线路的低K介质材料10中。低K介质材料10减小了不希望的容性耦合，从而降低了金属线路之间的“串扰”。在实施例中，介质材料10可以为例如SiO2、氟掺杂的SiO2(FSG)、SiCOH、聚芳撑(polyarylene)(醚)、多孔介质、部分气隙、或者全气隙。在实施例中，正如本领域所公知的，在没有铜布线的区域中提供虚填充形状以确保均匀的尺寸；但是，应当理解的是实践本发明并不需要虚填充形状。
在介质材料10上形成过孔蚀刻停止层14，例如一个或多个高密度等离子体(HDP)、等离子体增强CVD、或旋涂层，例如氮化硅、硅碳氮化物、硅氧碳氮化物、或碳化硅帽中的一个或多个。在实施例中，蚀刻停止层14可以在Mx-1层之上被最小化并且在一个实施例中范围约25-75nm。
仍然参考图1，在蚀刻停止层14上淀积层间介质层16，例如上述用于层10的基于氧化物的材料。在一个实施例中，使用常规方法在层间介质层16中嵌入MIM电容器18。MIM电容器18可以是本领域的技术人员所公知的任何的常规叠层结构。在一个实施例中，虽然，MIM电容器18包括TiN/W/TiN底板以及TiN顶板。在其他的实施例中，MIM电容器18使用TaN/Ta、TaN/Ta/TaN、或者TaN/Ta/TiN底板。如果包括MIM电容器18，那么将以两个步骤淀积介质层16，第一淀积到MIM制造以及在MIM制造之后的第二淀积。如本领域所公知，可以使用标准厚度范围25-75nm的任何MIM介质，例如二氧化硅、氮化硅、氧化铝、五氧化二钽中的一种或多种。
在第二介质淀积之后，可以进行平坦化步骤例如化学机械抛光(CMP)以去除厚度等于MIM高度的约1.5到3倍的介质，之后进行本领域所公知的标准晶片清洁以平坦化晶片。还可以在最终的介质层淀积(层24a)之后进行CMP步骤。如果实施后者，那么在MIM之上的介质层将具有MIM的轮廓(未示出)。
在一个实施例中，其包括MIM电容器18，在MIM电容器18上形成蚀刻停止层18a例如上氮化硅帽层、硅碳氮化物、硅氧碳氮化物、或碳化硅蚀刻停止层或与层14具有相似组成的膜。在一个实施例中，上氮化物层18a的厚度约为蚀刻停止层14的两倍并且由氮化硅形成。作为示例性的实例，氮化物层18a的厚度约为150nm。正如下面所详细讨论的，这确保了随后的蚀刻工艺在蚀刻到蚀刻停止层14之前不会暴露MIM电容器18。如本领域的技术人员所公知，在实施例中，MIM电容器18具有约0.4μm的总高度；难熔金属导电上板和下板，例如TiN、TaN、Ta、W、WN、TiSiN、TaSiN、WSiN中的一个或者多个；以及MIM介质例如SiO2、Si3N4、Al2O3、Ta2O5、Al2O3/Ta2O5/Al2O3多层膜中的一个或多个。在一个实施例中，顶MIM板包括TiN，TiN RIE相对于MIM介质选择性地蚀刻以避免蚀刻穿过MIM介质并暴露底MIM板。MIM介质是Al2O3/Ta2O5/Al2O3多层膜，并且MIM底板是低电阻难熔金属例如可选地在其上或其下覆盖有TiN或者TaN的W或Ta。
在二氧化硅层18上形成低介电材料20例如FSG。虽然本发明还考虑了其他厚度，但是在一个实施例中，低介电材料20和氧化物层18的厚度近似为0.3μm。以约100nm的范围在低介电材料20上形成蚀刻停止层22。在实施例中，蚀刻停止层22是氮化硅帽层。可以在蚀刻停止层22上形成可选的氧化物层22a以改善随后的介质层24的粘附。例如，层22包括200nm的SiO2并且层24包括3μm的FSG。已经示出了在FSG下存在未掺杂的氧化物可以改善在氮化硅之上的FSG薄膜的粘附或其他特性。
以任何的常规方法，在氮化物层22上形成例如FSG的低介电材料24。在实施例中，低介电材料24的厚度约为3μm。在可选的步骤中，在低介电材料24上形成二氧化硅层24a。在该可选的步骤中，二氧化硅层24a的厚度近似为0.3μm到0.5μm，并且低介电材料24的厚度约为2.5μm。应当理解的是，在铜CMP(化学机械抛光)工艺期间二氧化硅层24a提供了较小的可变性和腐蚀性；并且在随后的蚀刻和CMP处理期间可以将其全部或部分地去除。
图2表示为了在图1的结构中形成部分过孔的蚀刻工艺。在实施例中，在结构中形成一个或多个部分过孔26。在实施例中，由常规光致抗蚀剂、构图以及蚀刻的方法形成部分过孔26。例如，可以在低介电材料24或者可选地二氧化硅层24a上形成光致抗蚀剂。将光致抗蚀剂暴露到光中以形成图形。例如，然后使用常规的RIE工艺蚀刻图形，以形成部分过孔26。优选地，剥离或者去除光致抗蚀剂。
在实施例中，在低介电材料24中形成部分过孔26，部分过孔26名义对准金属层12和/或MIM电容器18用于随后的蚀刻和布线形成。依赖于介质材料24(以及，在可选的实施例中，二氧化硅层24a)的厚度，可以蚀刻部分过孔26至这样的深度，该深度约为层24和24a的组合厚度的2/3，以及宽度为约1.2μm。在实施例中，如本领域的技术人员所公知的，使用常规的平行板RIE反应器，蚀刻剂化学是标准的基于RIE的化学，例如CF4/Ar/CO，以便在RIE蚀刻完成之后抗蚀剂仍保留在晶片中。可选地，如本领域所公知的，在光刻构图之前可以使用任何的标准硬掩模或涂敷有低温介质的ARC。
图3示出了形成槽的开始工艺。在该实施例中，除了在部分过孔26之内，负光致抗蚀剂28还形成在低介电材料24上或可选地在二氧化硅层24a上。已经发现，使用光致抗蚀剂28，可以在部分过孔26中得到良好的填充特性。具体而言，在显影工艺期间，去除未曝光的负光致抗蚀剂。这意味着将没有布线槽的区域暴露到光，而不将具有布线槽的区域暴露到光。由于未曝光的负光致抗蚀剂是在部分蚀刻的过孔26中，在抗蚀剂显影工艺期间可以轻易地将其去除。该方法消除了ARC层的使用，因而消除了与过孔中的ARC填充和在布线槽RIE蚀刻期间的蚀刻相关的问题。
如图4所示，通过曝光在部分过孔26的边缘之外的部分负光致抗蚀剂，形成布线槽开口30。开口30是基本上轴向对准部分过孔26。通过曝光部分过孔26之外的负性抗蚀剂以形成开口30，在部分过孔26的旁边形成过孔边界32。过孔边界32约为0.6微米或更小，但是大于零。在实施例中，如图8所示，需要过孔边界32以避免在负光致抗蚀剂曝光期间曝光泄露到未印刷的部分过孔26的边缘。
图5示出了根据本发明的附加的处理步骤。在以布线槽开口30构图抗蚀剂层28之后，工艺自蚀刻剂工艺继续以蚀刻部分过孔26并将槽34蚀刻到介质层24中，以便蚀刻过孔26穿过蚀刻停止层22，而蚀刻槽34不穿过蚀刻停止层22。在工艺的此刻，过孔26未到达蚀刻停止层18a。如图5所示，蚀刻工艺将部分过孔26蚀刻到层间介质层16(已示出)中或者介质层20中。在一个实施例中，最优化过孔高度(例如，依赖于层16的厚度，过孔在约2微米的范围内)以防止在槽RIE蚀刻触及氮化物停止层14之前过孔触及MIM蚀刻停止层18a。
在该蚀刻步骤中，蚀刻剂化学对蚀刻停止层是非选择性的，即，层24、20以及16的RIE蚀刻速率与蚀刻停止层22的RIE蚀刻速率近似相同。定时非选择性蚀刻工艺以便仅仅蚀刻部分的介质层16或20。将不会蚀刻在金属层12和MIM电容器18之上的部分介质层，因此蚀刻剂将不会蚀刻到蚀刻停止层14和18a，例如蚀刻将停止在氮化物层14(保护金属层12)和氮化物层18a(保护MIM电容器18)之上。
下面的表1示出了在工业标准平行板RIE腔中施行的用于槽的RIE蚀刻条件(第二双镶嵌步骤)。注意，只要满足上述整体要求，可以采用其他化学和其他RIE反应器。
  蚀刻工艺   工艺条件   注释
  非选择性RIE   Ar/CF4/CHF3/O2   使部分过孔的底部穿过掩埋的氮化物，但停止在MIM之上。在实施例中，应该具有最小的过孔的拐角倒角(rounding)，因为其导致掩埋的氮化物层的侵蚀。
  选择性槽RIE   Ar/O2/C4F8/CO   在部分过孔的底部触及MIM氮化物之前，清除槽氧化物以及终点(endpoint)。在实施例中，应该对掩埋的氮化物层具有非常小的侵蚀。
  选择性过孔RIE   Ar/O2/C4F8/CO   标准超选择性过孔蚀刻化学。在实施例中，应该具有足够的过蚀刻以确保层间良好的连接性。
  无晶片偏置的抗蚀剂剥离   O2   用于氮化物保存的标准抗蚀剂剥离
  有晶片偏置的抗蚀剂剥离   O2   用于氮化物保存的标准抗蚀剂剥离
  氮化硅RIE   Ar/CF4/CHF3/O2   标准氮化物蚀刻
  去氟(Deflourinati-on)清洁   N2/H2   用于残留的蚀刻聚合物的标准DF清洁
图6表示根据本发明的选择性RIE蚀刻工艺。在该处理步骤中，采用对氮化硅具有选择性的RIE蚀刻方法以形成槽34。在该RIE蚀刻步骤中，应当理解的是，蚀刻化学将进一步蚀刻过孔，优选地稍微高于蚀刻停止层14和18a(例如氮化硅层)。然而，在实施例中，在该蚀刻工艺期间，RIE工艺将在蚀刻到蚀刻停止层14之前先蚀刻到蚀刻停止层18a。以该方式，在一些实施例中，会轻微地蚀刻掉蚀刻停止层18a，但是如此慢的速率将不会暴露MIM电容器18的顶层。出于该原因，蚀刻停止层18a可以比蚀刻停止层14厚，以确保在蚀刻工艺期间将不会暴露MIM电容器18。
保持RIE对蚀刻停止层18a的选择性的一个方面是通过仅仅蚀刻过孔来限制在RIE腔体中可得到的氧。归因于源自在槽开口中蚀刻的介质的氧释放，如果在完全蚀刻过孔之前蚀刻槽34图形通过蚀刻停止层22，那么就降低了或者消除了RIE对蚀刻停止层18a的选择性，导致RIE蚀刻到MIM电容器的顶板中，从而导致成品率降低或MIM的介质可靠性的降低。可以基于确定的时间、使用已知的蚀刻速率、或者通过使用发射光谱(或者任何其他的公知的方法)进行蚀刻的该部分和其他部分到蚀刻终点。
在实施例中，槽34的宽度的范围为约1微米到100微米，高度的范围约为3微米到3.5微米。另一方面，在处理之后，过孔高度为约2微米。应当理解的是，虽然，提供上述尺寸作为非限制性的示例性实例，但还可以在实施本发明时同等地获得其他尺寸。
继续参考图6，在上述蚀刻剂工艺中，在一个实施例中，可以加入2sccm的C4F8槽RIE(反应离子蚀刻)以增加选择性。该蚀刻剂工艺消除了在槽边缘处的氮化硅穿通，较好地提供了对MIM电容器的选择性，并且避免了聚合物RIE停止和过孔棒(via bar)RIE问题(例如，公知过孔棒对蚀刻剂化学具有较低的耐受性)。同样，在该选择性蚀刻步骤中，在选择性蚀刻剂工艺期间，蚀刻停止层14和18a还将作为蚀刻停止层，从而确保不会暴露下金属层12(例如，铜)或者MIM电容器18，例如蚀刻停止层具有足够的厚度以停止RIE。作为附加的工艺步骤，一旦形成槽32，剥离光致抗蚀剂28，蚀刻氮化硅层14(以及任何其他暴露的介质)以暴露下布线12，进行可选的去氟等离子体清洁，施行晶片清洁，例如30秒100∶1DHF清洁，以及通过淀积难熔金属衬里、铜种(seed)、电镀敷铜以金属化晶片，并且使用CMP以去除多余的金属，如本领域的技术人员所公知的。
可以建模蚀刻时间与布线和过孔高度的关系，来最优化工艺并避免蚀刻穿过蚀刻停止层18a。图7是示出了用于1.5μm的部分过孔深度的蚀刻时间与层间深度目标的关系的图。如图所示，水平线表示直到蚀刻触及蚀刻停止层14为止的时间，斜线表示直到过孔触及MIM电容器18的蚀刻停止层18a为止的时间。在过孔触及MIM电容器18的蚀刻停止层18a之前，选择性氧化物槽蚀刻具有在蚀刻停止层(例如，帽)22上的终点。在图7中，在处理之后，最优化的过孔高度为1.9aμm。
图8A-8D示出了根据本发明处理的中间结构(具有围绕过孔的600nm的槽边界)与无边界结构的比较。在该图示中，图8A和8B分别示出了根据本发明制造的结构的侧视图和顶视图。根据本发明的制造，显然没有残余的抗蚀剂保留在具有边界的部分过孔中。然而，如图8C和8D所示，使用没有边界的过孔导致残余的抗蚀剂保留在过孔中。也就是，在过孔中存在残渣。该残渣是由于光泄露到过孔中并且之后不能被显影出所导致的，从而不利于随后的用于形成过孔和槽的蚀刻工艺。
典型的MIM电容器如图9所示，表2描述了其每一层。MIM顶板52和底板50是导体并可以包括多个层。对于使用镶嵌铜布线制造的MIM电容器，板典型地包括难熔金属或者合金，例如上述的W、WN、TiN、Ta、TaN、TiSiN等等。对于使用一层或多层的PECVD氧化硅或氮化硅；或者CVD氧化铝覆盖的五氧化二钽的MIM电容器，当TiN、TaN或者Ta直接接触MIM介质51时，可以得到优良的MIM可靠性。附加的底板要求为其具有低表面电阻，以改善MIM的品质因子。
MIM底板50向上与过孔接触，使得其只能在无顶板的区域中接触。这意味着，为了最小化有效底板电阻并最大化MIM品质因子，MIM底板50需要相对较厚，即100-400nm。由于MIM顶板52可以接触上面的过孔并且与上方的布线接在一起，其表面电阻相对而言并不重要的，而重要的参数是在制造MIM上的过孔时MIM顶板52对进行的RIE蚀刻、湿法蚀刻以及清洁的蚀刻耐受性。
如果过孔接触MIM顶板(即在槽蚀刻期间，蚀刻穿过蚀刻停止层18a)，由于电荷损伤，会降低MIM介质完整性。如果过孔蚀刻完全地穿过MIM顶板并接触MIM介质，那么MIM顶板52和底板50将被短接或者将具有较差的介质漏电特性。最终，硬掩模或者蚀刻停止层53和54需要足够厚以使过孔不会蚀刻到MIM板中。由于MIM必须适合过孔的高度，这意味着在之前的布线层之上的MIM高度是受限的并在MIM板电阻、MIM硬掩模或蚀刻停止层厚度等等之间进行折衷。当在过孔和槽RIE之后金属化晶片时，进行湿法清洁，例如30秒的100∶1的DHF，然后进行氩溅射清洁。如上所述，应该最小化氩溅射清洁对MIM顶板的去除，以避免MIM顶板52与底板50短路。例如，MIM电容器形成包括等效于溅射去除的小于10纳米氧化物的MIM顶板的溅射清洁去除，以避免MIM顶板与底板短路。
表2
  层   厚度   注释
  50   150nm   MIM底板
  51   30nm   MIM介质
  52   50nm   MIM顶板
  53   50nm   MIM顶板蚀刻硬掩模
  54   50nm   MIM底板蚀刻硬掩模
与未掺杂的氧化硅相比，FSG介质往往具有更高的压缩应力。出于该原因，可选地使用未掺杂的二氧化硅用于过孔介质叠层的部分，其中其对布线电容影响最小，以减小总的晶片弯曲。晶片具有由于高应力膜导致的过度弯曲，这使得难以将晶片卡在处理工具例如光刻对准器、RIE等等中。然而，应当理解，对于这些层，可以采用任何介质，而不仅仅是FSG和未掺杂的二氧化硅。还可以可选地在图1中的层24之上采用未掺杂的二氧化硅，其厚度为约100-500nm，例如300nm。与FSG相比，未掺杂的氧化硅在空气中或者在湿法清洁期间很少与水气反应，这可以减少光致抗蚀剂中毒(poison)；并且如果未掺杂的氧化硅部分留在晶片上或者在层14蚀刻以及随后的Cu CMP工艺期间被全部去除，其对最终的布线电容具有最小的影响，甚至没有影响。
由于在槽RIE期间完成过孔蚀刻，所以应该优化槽RIE化学以蚀刻过孔和过孔棒。在槽RIE期间，过孔棒和过孔将象槽一样蚀刻。一旦选择性槽蚀刻终止在掩埋的蚀刻停止层上，化学将切换到最优化的用于过孔和过孔棒的超选择性过孔蚀刻。
上述方法用于制造集成电路芯片，例如CMOS、SiGe、SRAM、DRAM晶体管等等。制造者可以以原料晶片(也就是，作为具有多个未封装芯片的单个晶片)的形式分配产生的集成电路芯片作为裸芯片，或者以封装的形式分配。在后一种情况中，以单芯片封装(例如具有附着到主板的引线的塑料载体，或其他更高级别的载体)或者多芯片封装(例如陶瓷载体，其具有表面互连或者掩埋互连)的形式安装芯片。在任何情况下，然后将芯片与其他芯片、分立电路单元和/或其他信号处理装置集成，作为(a)中间产品，例如主板，或者(b)最终产品的一部分。最终产品可以是任何产品，其包括集成电路芯片，范围从玩具以及其他低端应用到具有显示器、键盘或者其他输入装置以及中央处理器的高端计算机产品。
虽然根据示例性的实施例描述了本发明，但是本领域的技术人员将认识到可以在所附的权利要求的精神和范围之内修改地实践本发明。

Claims (33)

1.一种半导体制造方法，包括以下步骤：
在叠层结构中蚀刻至少一个部分过孔；
在所述至少一个部分过孔周围形成边界；以及
当继续过孔蚀刻到至少一个蚀刻停止层时，使用选择性蚀刻实施厚布线。
2.根据权利要求1的方法，其中所述实施步骤是双镶嵌工艺的一部分。
3.根据权利要求1的方法，其中形成所述边界包括：在所述叠层结构上形成负光致抗蚀剂，并曝光在所述至少一个部分过孔之外的所述负光致抗蚀剂的部分。
4.根据权利要求1的方法，其中所述至少一个蚀刻停止层包括在金属-绝缘体-金属电容器下方的金属层之上的第一蚀刻停止层和在所述金属-绝缘体-金属电容器之上的第二蚀刻停止层。
5.根据权利要求4的方法，其中将所述金属-绝缘体-金属电容器之上的所述蚀刻停止层的厚度形成得比所述金属层之上的所述蚀刻停止层的厚度大。
6.根据权利要求1的方法，还包括：将金属-绝缘体-金属电容器并入到所述叠层结构中，并且所述厚布线延伸到在所述金属-绝缘体-金属电容器之上的所述至少一个蚀刻停止层。
7.根据权利要求1的方法，其中形成所述叠层结构包括以下步骤：
提供在第一低K介质材料中形成的镶嵌铜布线；
在所述第一低K介质材料上形成蚀刻停止层；
在所述蚀刻停止层上形成层间介质层和第二低K介质层；
在所述第二低K介质层上形成第二蚀刻停止层；以及
在所述蚀刻停止层上形成第三低K介质层。
8.根据权利要求4的方法，其中所述金属-绝缘体-金属电容器包括难熔金属或合金，其包括W、WN、TiN、Ta、TaN以及TiSiN中的至少一种。
9.根据权利要求7的方法，其中所述第一低K介质材料以及所述第二低K介质层中的至少一种是氟掺杂的硅酸盐玻璃。
10.根据权利要求7的方法，其中所述蚀刻停止层和所述第二蚀刻停止层至少为氮化硅、硅碳氮化物、硅氧碳氮化物以及碳化硅中的一种或多种。
11.根据权利要求7的方法，还包括在所述层间介质层中嵌入金属-绝缘体-金属电容器。
12.根据权利要求11的方法，其中使用多个板形成所述金属-绝缘体-金属电容器，所述金属-绝缘体-金属电容器具有氮化硅、硅碳氮化物、硅氧碳氮化物以及碳化硅蚀刻停止层中的至少一种。
13.根据权利要求1的方法，其中蚀刻所述至少一个部分过孔包括：对准下金属层和金属-绝缘体-金属电容器中的至少一个，部分地蚀刻所述叠层结构。
14.根据权利要求1的方法，其中所述实施步骤包括：在形成所述至少一个部分过孔之后，在所述叠层结构上淀积负光致抗蚀剂，曝光在所述至少一个部分过孔之外的所述负光致抗蚀剂以形成边界，蚀刻所述至少一个部分过孔进一步深入所述叠层结构，并且选择性蚀刻以形成至少一个槽，所述选择性蚀刻对于淀积在下金属层和金属-绝缘体-金属电容器中的至少一个上的所述至少一个蚀刻停止层具有选择性。
15.根据权利要求1的方法，还包括进行权利要求1的步骤用于制造集成电路芯片。
16.根据权利要求1的方法，其中权利要求1的步骤是双镶嵌铜后段制程工艺，其中限定了布线和过孔高度的铜层具有3.5微米或者更大的厚度。
17.根据权利要求1的方法，其中当继续过孔蚀刻到至少一个蚀刻停止层时使用选择性蚀刻来实施厚布线包括：槽蚀刻，所述槽蚀刻在所述过孔延伸到所述至少一个蚀刻停止层之前延伸到上嵌入蚀刻层。
18.一种制造双镶嵌铜后段制程结构的方法，包括以下步骤：
对准至少下金属层形成部分高度过孔；
施加负光致抗蚀剂材料；
在邻近所述部分高度过孔的所述负光致抗蚀剂材料中形成边界；以及
蚀刻所述部分高度过孔到更深的深度并选择性蚀刻以形成槽；以及
将金属-绝缘体-金属电容器并入到所述后段制程结构中。
19.根据权利要求18的方法，其中所述蚀刻步骤包括：至少蚀刻到在所述下金属层和所述金属-绝缘体-金属电容器之上的蚀刻停止层。
20.根据权利要求18的方法，还包括：
提供在第一低K介质材料中形成的所述下金属；
在所述第一低K介质材料上形成蚀刻停止层；
在所述蚀刻停止层上形成氧化物层和层间介质层；
在所述层间介质层中嵌入所述金属-绝缘体-金属电容器；
在所述金属-绝缘体-金属电容器上形成帽层；
在所述层间介质层上形成第二蚀刻停止层；以及
在所述蚀刻停止层上形成第三低K介质层。
21.根据权利要求20的方法，其中所述蚀刻停止层和所述第二蚀刻停止层是氮化硅、硅碳氮化物，硅氧碳氮化物以及碳化硅蚀刻停止层中的至少一种。
22.根据权利要求20的方法，其中使用多个板形成所述金属-绝缘体-金属电容器，在所述金属-绝缘体-金属电容器上的所述帽层为氮化硅、硅碳氮化物、硅氧碳氮化物以及碳化硅蚀刻停止层中的至少一种。
23.根据权利要求18的方法，其中蚀刻所述部分高度过孔到更深的深度并选择性蚀刻以形成槽包括：在所述过孔触及至少另一蚀刻停止层之前，蚀刻所述槽到上嵌入蚀刻层。
24.根据权利要求18的方法，其中形成所述边界包括：曝光在所述部分高度过孔之外的所述负光致抗蚀剂的部分。
25.根据权利要求18的方法，其中蚀刻所述槽包括：选择性蚀刻到所述金属-绝缘体-金属电容器之上的帽层和下金属层中的至少一个。
26.根据权利要求18的方法，其中蚀刻所述部分高度过孔到更深的深度并选择性蚀刻以形成槽是对准所述下金属层和所述金属-绝缘体-金属电容器中的至少一个。
27.一种用于制造厚布线结构的双镶嵌方法，包括以下步骤：
在叠层结构中形成部分过孔；
在形成所述部分过孔之后，在所述叠层结构上淀积负光致抗蚀剂；
曝光在所述部分过孔之外的所述负光致抗蚀剂，以在所述部分过孔之上形成边界；
蚀刻所述部分过孔进一步深入到所述叠层结构中；以及
选择性蚀刻经过所述部分过孔以形成槽，所述选择性蚀刻对淀积在下金属层和金属-绝缘体-金属中的至少一个上的至少一个蚀刻停止层具有选择性，所述金属-绝缘体-金属具有至少上板、金属-绝缘体-金属介质以及下板。
28.根据权利要求27的方法，其中所述厚布线结构的厚度为3.5微米或更大。
29.根据权利要求27的方法，还包括进行权利要求1的步骤用于制造集成电路芯片。
30.根据权利要求27的方法，还包括：形成所述金属-绝缘体-金属电容器，其包括溅射清洁去除金属-绝缘体-金属上板的小于10纳米厚度的氧化物，所述溅射清洁去除等效于溅射去除，以便不会完全蚀刻所述过孔通过所述上板并且所述过孔不与所述金属-绝缘体-金属介质接触。
31.根据权利要求30的方法，其中所述至少一个蚀刻停止层是第一蚀刻停止层和第二蚀刻停止层，所述第一蚀刻停止层被形成在所述下金属层之上，以及所述第二蚀刻停止层被形成在所述金属-绝缘体-金属电容器的表面上并具有大于所述第一蚀刻停止层的高度的高度。
32.一种厚布线结构，包括：
下布线，其被形成在氟掺杂的硅酸盐玻璃介质材料中；
第一氮化物帽层，覆盖所述下布线；
层间层，形成在所述第一氮化物帽层上；
金属-绝缘体-金属电容器，嵌入在所述层间层的一部分中；
金属-绝缘体-金属蚀刻停止帽层，形成在所述金属-绝缘体-金属电容器上，所述金属-绝缘体-金属蚀刻停止帽层的厚度大于所述第一氮化物帽层的厚度；
第二氮化物帽层，形成在所述层间层上；
氟掺杂的硅酸盐玻璃介质层，形成在所述第二氮化物帽层上；
过孔，对准所述下布线和所述金属-绝缘体-金属电容器中的至少一个，延伸到接近所述金属-绝缘体-金属蚀刻停止帽层和所述第一氮化物帽层；以及
槽，基本上轴向对准所述过孔并具有大于所述过孔的宽度，并延伸到所述第二氮化物帽层。
33.根据权利要求32的结构，其中所述金属-绝缘体-金属电容器包括难熔金属或者合金，其包括W、WN、TiN、Ta、TaN以及TiSiN中的至少一种。
CN2007800021519A 2006-01-19 2007-01-19 制造厚布线结构的双镶嵌工艺 Active CN101366116B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/275,604 US7602068B2 (en) 2006-01-19 2006-01-19 Dual-damascene process to fabricate thick wire structure
US11/275,604 2006-01-19
PCT/US2007/060767 WO2007084982A2 (en) 2006-01-19 2007-01-19 Dual-damascene process to fabricate thick wire structure

Publications (2)

Publication Number Publication Date
CN101366116A CN101366116A (zh) 2009-02-11
CN101366116B true CN101366116B (zh) 2012-09-26

Family

ID=36316858

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800021519A Active CN101366116B (zh) 2006-01-19 2007-01-19 制造厚布线结构的双镶嵌工艺

Country Status (6)

Country Link
US (4) US7602068B2 (zh)
EP (1) EP1974379A4 (zh)
JP (1) JP2009524257A (zh)
CN (1) CN101366116B (zh)
TW (1) TWI397948B (zh)
WO (1) WO2007084982A2 (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100703025B1 (ko) * 2005-07-05 2007-04-06 삼성전자주식회사 반도체 장치에서 금속 배선 형성 방법.
US7602068B2 (en) * 2006-01-19 2009-10-13 International Machines Corporation Dual-damascene process to fabricate thick wire structure
US7759244B2 (en) * 2007-05-10 2010-07-20 United Microelectronics Corp. Method for fabricating an inductor structure or a dual damascene structure
US8283258B2 (en) * 2007-08-16 2012-10-09 Micron Technology, Inc. Selective wet etching of hafnium aluminum oxide films
US7470616B1 (en) * 2008-05-15 2008-12-30 International Business Machines Corporation Damascene wiring fabrication methods incorporating dielectric cap etch process with hard mask retention
US8089135B2 (en) * 2008-07-30 2012-01-03 International Business Machine Corporation Back-end-of-line wiring structures with integrated passive elements and design structures for a radiofrequency integrated circuit
US8890287B2 (en) * 2009-05-29 2014-11-18 Power Gold LLC Integrated nano-farad capacitors and method of formation
US8227339B2 (en) * 2009-11-02 2012-07-24 International Business Machines Corporation Creation of vias and trenches with different depths
JP5218460B2 (ja) 2010-03-26 2013-06-26 セイコーエプソン株式会社 焦電型光検出器、焦電型光検出装置及び電子機器
US8956903B2 (en) 2010-06-25 2015-02-17 International Business Machines Corporation Planar cavity MEMS and related structures, methods of manufacture and design structures
JP5824330B2 (ja) * 2011-11-07 2015-11-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US9082624B2 (en) 2013-01-02 2015-07-14 International Business Machines Corporation Signal path of a multiple-patterned semiconductor device
US8866306B2 (en) 2013-01-02 2014-10-21 International Business Machines Corporation Signal path and method of manufacturing a multiple-patterned semiconductor device
US9257496B2 (en) * 2013-01-16 2016-02-09 United Microelectronics Corporation Method of fabricating capacitor structure
US10090239B2 (en) 2013-06-26 2018-10-02 Intel Corporation Metal-insulator-metal on-die capacitor with partial vias
US9099533B2 (en) 2013-07-02 2015-08-04 International Business Machines Corporation Semiconductor device with distinct multiple-patterned conductive tracks on a same level
US9502346B2 (en) 2013-08-16 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with a sidewall layer and an ultra-thick metal layer and method of making
US9761489B2 (en) * 2013-08-20 2017-09-12 Applied Materials, Inc. Self-aligned interconnects formed using substractive techniques
US9577025B2 (en) * 2014-01-31 2017-02-21 Qualcomm Incorporated Metal-insulator-metal (MIM) capacitor in redistribution layer (RDL) of an integrated device
US9373582B1 (en) * 2015-06-24 2016-06-21 International Business Machines Corporation Self aligned via in integrated circuit
US9711464B2 (en) * 2015-09-23 2017-07-18 International Business Machines Corporation Semiconductor chip with anti-reverse engineering function
US9536832B1 (en) * 2015-12-30 2017-01-03 International Business Machines Corporation Junctionless back end of the line via contact
US10164003B2 (en) * 2016-01-14 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. MIM capacitor and method of forming the same
EP3389085B1 (en) 2017-04-12 2019-11-06 Nxp B.V. Method of making a plurality of packaged semiconductor devices
CN110648960B (zh) * 2018-06-27 2021-12-28 中电海康集团有限公司 Mram器件与其制作方法
KR20200051215A (ko) * 2018-11-05 2020-05-13 삼성전기주식회사 인쇄회로기판 및 이를 포함하는 패키지 구조물
KR20210009493A (ko) 2019-07-17 2021-01-27 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN112885781B (zh) * 2019-11-29 2022-06-24 长鑫存储技术有限公司 有源区的制备方法及半导体器件
US11049764B1 (en) * 2019-12-12 2021-06-29 United Microelectronics Corp. Method for fabricating a semiconductor device
US11195792B2 (en) * 2020-01-10 2021-12-07 International Business Machines Corporation Top via stack
US11876047B2 (en) * 2021-09-14 2024-01-16 International Business Machines Corporation Decoupled interconnect structures

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204166B1 (en) * 1998-08-21 2001-03-20 Micron Technology, Inc. Method for forming dual damascene structures
CN1405877A (zh) * 2001-09-18 2003-03-26 矽统科技股份有限公司 在镶嵌制程中形成金属电容器的方法及其产品
US6597032B1 (en) * 1999-02-04 2003-07-22 Samsung Electronics Co., Ltd. Metal-insulator-metal (MIM) capacitors
US6794262B2 (en) * 2002-09-23 2004-09-21 Infineon Technologies Ag MIM capacitor structures and fabrication methods in dual-damascene structures
US6949442B2 (en) * 2003-05-05 2005-09-27 Infineon Technologies Ag Methods of forming MIM capacitors

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5763010A (en) * 1996-05-08 1998-06-09 Applied Materials, Inc. Thermal post-deposition treatment of halogen-doped films to improve film stability and reduce halogen migration to interconnect layers
US6143646A (en) * 1997-06-03 2000-11-07 Motorola Inc. Dual in-laid integrated circuit structure with selectively positioned low-K dielectric isolation and method of formation
US6143640A (en) 1997-09-23 2000-11-07 International Business Machines Corporation Method of fabricating a stacked via in copper/polyimide beol
JP3657788B2 (ja) * 1998-10-14 2005-06-08 富士通株式会社 半導体装置及びその製造方法
US6187663B1 (en) 1999-01-19 2001-02-13 Taiwan Semiconductor Manufacturing Company Method of optimizing device performance via use of copper damascene structures, and HSQ/FSG, hybrid low dielectric constant materials
US6429119B1 (en) 1999-09-27 2002-08-06 Taiwan Semiconductor Manufacturing Company Dual damascene process to reduce etch barrier thickness
JP3359622B2 (ja) * 2000-01-06 2002-12-24 松下電器産業株式会社 配線形成方法
US6466427B1 (en) 2000-05-31 2002-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Microelectronic capacitor structure compatible with copper containing microelectronic conductor layer processing
KR100403611B1 (ko) * 2000-06-07 2003-11-01 삼성전자주식회사 금속-절연체-금속 구조의 커패시터 및 그 제조방법
US6383920B1 (en) 2001-01-10 2002-05-07 International Business Machines Corporation Process of enclosing via for improved reliability in dual damascene interconnects
TW502383B (en) * 2001-06-15 2002-09-11 United Microelectronics Corp Fabrication method of dual damascene structure without trench-filling material
JP2003158190A (ja) * 2001-11-22 2003-05-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6589881B2 (en) 2001-11-27 2003-07-08 United Microelectronics Corp. Method of forming dual damascene structure
DE10161285A1 (de) * 2001-12-13 2003-07-03 Infineon Technologies Ag Integriertes Halbleiterprodukt mit Metall-Isolator-Metall-Kondensator
KR100411026B1 (ko) 2001-12-15 2003-12-18 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7226853B2 (en) * 2001-12-26 2007-06-05 Applied Materials, Inc. Method of forming a dual damascene structure utilizing a three layer hard mask structure
JP2003249547A (ja) * 2002-02-22 2003-09-05 Mitsubishi Electric Corp 配線間の接続構造及びその製造方法
US6828245B2 (en) 2002-03-02 2004-12-07 Taiwan Semiconductor Manufacturing Co. Ltd Method of improving an etching profile in dual damascene etching
US6881999B2 (en) * 2002-03-21 2005-04-19 Samsung Electronics Co., Ltd. Semiconductor device with analog capacitor and method of fabricating the same
AU2003222115A1 (en) * 2002-04-02 2003-10-20 Dow Global Technology Inc. Tri-layer masking architecture for patterning dual damascene interconnects
US6797630B1 (en) 2002-06-28 2004-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Partial via hard mask open on low-k dual damascene etch with dual hard mask (DHM) approach
JP2004061665A (ja) * 2002-07-25 2004-02-26 Hitachi Ltd 半導体装置の製造方法
US7449407B2 (en) 2002-11-15 2008-11-11 United Microelectronics Corporation Air gap for dual damascene applications
KR100780309B1 (ko) * 2002-12-27 2007-11-28 후지쯔 가부시끼가이샤 반도체 장치, ｄｒａｍ 집적 회로 장치 및 그 제조 방법
JP2004214566A (ja) 2003-01-08 2004-07-29 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2004273739A (ja) 2003-03-07 2004-09-30 Seiko Epson Corp 半導体装置の製造方法
JP2004273939A (ja) * 2003-03-11 2004-09-30 Toshiba Corp 半導体装置およびその製造方法
AU2003220989A1 (en) * 2003-03-28 2004-10-25 Fujitsu Limited Semiconductor device
US6946391B2 (en) 2003-09-08 2005-09-20 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming dual damascenes
JP2005150237A (ja) 2003-11-12 2005-06-09 Toshiba Corp 半導体装置及びその製造方法
US7115993B2 (en) * 2004-01-30 2006-10-03 Tokyo Electron Limited Structure comprising amorphous carbon film and method of forming thereof
US20050266679A1 (en) * 2004-05-26 2005-12-01 Jing-Cheng Lin Barrier structure for semiconductor devices
KR100755365B1 (ko) * 2005-02-15 2007-09-04 삼성전자주식회사 엠. 아이. 엠 커패시터들 및 그 형성방법들
US20060197183A1 (en) * 2005-03-01 2006-09-07 International Business Machines Corporation Improved mim capacitor structure and process
US7238619B2 (en) * 2005-07-06 2007-07-03 United Microelectronics Corp. Method for eliminating bridging defect in via first dual damascene process
US7602068B2 (en) * 2006-01-19 2009-10-13 International Machines Corporation Dual-damascene process to fabricate thick wire structure

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204166B1 (en) * 1998-08-21 2001-03-20 Micron Technology, Inc. Method for forming dual damascene structures
US6597032B1 (en) * 1999-02-04 2003-07-22 Samsung Electronics Co., Ltd. Metal-insulator-metal (MIM) capacitors
CN1405877A (zh) * 2001-09-18 2003-03-26 矽统科技股份有限公司 在镶嵌制程中形成金属电容器的方法及其产品
US6794262B2 (en) * 2002-09-23 2004-09-21 Infineon Technologies Ag MIM capacitor structures and fabrication methods in dual-damascene structures
US6949442B2 (en) * 2003-05-05 2005-09-27 Infineon Technologies Ag Methods of forming MIM capacitors

Also Published As

Publication number Publication date
US7602068B2 (en) 2009-10-13
CN101366116A (zh) 2009-02-11
US20120190164A1 (en) 2012-07-26
EP1974379A4 (en) 2011-06-01
WO2007084982A8 (en) 2008-07-10
US9171778B2 (en) 2015-10-27
US20100009509A1 (en) 2010-01-14
US8753950B2 (en) 2014-06-17
TW200809923A (en) 2008-02-16
JP2009524257A (ja) 2009-06-25
TWI397948B (zh) 2013-06-01
WO2007084982A3 (en) 2007-11-29
WO2007084982A2 (en) 2007-07-26
US8236663B2 (en) 2012-08-07
US20070190718A1 (en) 2007-08-16
US20140151899A1 (en) 2014-06-05
EP1974379A2 (en) 2008-10-01

Similar Documents

Publication Publication Date Title
CN101366116B (zh) 制造厚布线结构的双镶嵌工艺
US6468894B1 (en) Metal interconnection structure with dummy vias
US6426249B1 (en) Buried metal dual damascene plate capacitor
US6680514B1 (en) Contact capping local interconnect
CN102082114B (zh) 双大马士革结构的形成方法
US7592220B2 (en) Capacitance process using passivation film scheme
JP2002009149A (ja) 半導体装置およびその製造方法
US6406992B1 (en) Fabrication method for a dual damascene structure
US6387750B1 (en) Method of forming MIM capacitor
CN102412196A (zh) 金属铜大马士革互联结构的制造方法
CN102364670A (zh) 金属铜大马士革互联结构的制造方法
CN103050433A (zh) 半导体的接触孔结构及其制作方法
CN101192513A (zh) 金属-绝缘体-金属电容器及其制造方法
US20010023990A1 (en) Semiconductor device and method for fabricating same
KR100909174B1 (ko) 듀얼 다마신 패턴 형성 방법
US6576555B2 (en) Method of making upper conductive line in dual damascene having lower copper lines
JP2004311477A (ja) 半導体装置の製造方法
KR100458594B1 (ko) 반도체 소자 제조 방법
US20230178379A1 (en) Film deposition for patterning process
KR20070013894A (ko) 반도체 소자의 금속 배선 형성 방법
KR100485180B1 (ko) 반도체 소자의 제조 방법
KR101133527B1 (ko) 반도체 소자 제조 방법
CN102437090A (zh) 无金属阻挡层的铜后道互连工艺
CN102468223A (zh) 接触孔的形成方法
US20020177299A1 (en) Interconnects with dielectric spacers and method for forming the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20171101

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171101

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.