CN101329903A - 半导体存储装置和用于操作半导体存储装置的方法 - Google Patents

Abstract

半导体存储装置包括被配置为作为信息存储区域的存储器阵列部分和被配置为在外部存储器控制器和存储器阵列部分之间连接的接口部分，存储器阵列部分和接口部分被密封在封装中。接口部分包括：多个接口模块，被配置为在一对一的基础上与多种存储器类型对应；以及时钟产生部分，被配置为基于由外部存储器控制器提供的系统时钟信号来产生多个时钟信号。所产生的时钟信号由多个接口模块使用。接口模块进一步包括模式解释部分，被配置为将输入模式指定信号解释为存储器类型之一的指示，以便输出表示所解释的存储器类型的模式信号。

Description

半导体存储装置和用于操作半导体存储装置的方法

相关申请的交叉引用

本发明涉及于2007年6月21日向日本专利局提交的日本专利申请JP2007-164196的主题，将其全部内容通过引用的方式合并在此。

技术领域

本发明涉及半导体存储装置和用于操作半导体存储装置的方法。

背景技术

联系本发明，参考日本专利公开No.2006-65533和2004-318500。

当今，提供了多种类型的半导体存储装置用作各种电子设备中的RAM芯片。这些存储装置阵列在电路结构、操作和功能性方面不同。从电路结构和操作的视角来看，存在RAM的两种主要类别：DRAM(动态随机存取存储器)和SRAM(静态随机存取存储器)。作为DRAM的变体，存在SDRAM(同步动态随机存取存储器)，其输出与外部提供的时钟信号同步的数据。SDRAM存在这样的子类别(subtype)，如SDR-SDRAM(单倍数据速率(single data rate)SDRAM)、DDR-SDRAM(双倍数据速率(double data rate)SDRAM)、DDR2-SDRAM、DDR3-SDRAM、......、DDR(n)-SDRAM。

从结构的视角来看，存在被称为DPRAM(双端口RAM)的变体，其具有多个存取端口。在功能性方面，存在公知为FIFO(先入先出)型RAM的变体，其没有寻址的需要。

根据主机电子设备需要什么来选择性地使用以上概述的存储器类型。在下面的描述中，为了描述的目的，将SDR-SDRAM称为SDR，DDR-SDRAM称为DDR，DDR2-SDRAM称为DDR2，DDR3-SDRAM到DDR(n)-SDRAM称为DDR3到DDR(n)，并将FIFO型称为FIFO。

发明内容

考虑必要的功能、性能和成本因素来确定集成到每一个电子设备中的半导体存储装置(半导体存储器IC芯片)的类型。很明显，设计并选择用于向给定类型的半导体存储装置写数据和从给定类型的半导体存储装置读数据的存储器控制器，以便以与正讨论的存储器类型兼容的方式执行存储器存取操作。

然而，根据情况，并非所有类型的半导体存储装置均在恒定的基础上稳定地提供。近些年来，已经迅速地多样化了半导体存储装置的类型，并且正在继续开发新型存储器的认真努力。同时，需求已经下降的类型的半导体存储装置的生产经常被其制造商中断。由此，如果电子设备制造商的产品集成已经停止生产的类型的半导体存储装置，则它们可能面临严重的问题。

假定电子设备制造商制造集成SDR的产品并且SDR的供应已经变得不稳定。在这样的情况下，设备制造商应该考虑采用另一种半导体存储装置来代替SDR。如果确定采用DDR代替SDR，那么使用DDR代替SDR本身不会发生；这需要修改用于存取新型半导体存储装置的存储器控制器的规格。在一些情况下，存储器控制器和外围电路需要一起重新设计。在生产阶段，导致的效率的损失和成本的增加可以是相当可观的。

在设计新型电子设备时，设备制造商需要通过预测将来哪种半导体存储装置将是继续可用的，来确保所需半导体存储装置的供应。存储装置可用性的预测可以迫使电子设备制造商采用其性能未必高的半导体存储装置或进行将考虑存储器控制器的规格的可能的将来修改的电路设计。在这些条件下，严重地妨碍了提供合适和有效的电路设计的灵活度。

考虑到以上情况已经进行了本发明，并在其中提供了可以用作多种类型的存储器的半导体存储装置。

在执行本发明时，根据本发明的一个实施例，提供了具有被配置为作为信息存储区域的存储器阵列部分和被配置为在外部存储器控制器和存储器阵列部分之间连接的接口部分的半导体存储装置，所述存储器阵列部分和接口部分被密封在封装中。所述接口部分包括：多个接口模块，被配置为在一对一的基础上与多种存储器类型对应；时钟产生部分，被配置为基于由外部存储器控制器提供的系统时钟信号来产生多个时钟信号，所产生的时钟信号由多个接口模块使用；以及模式解释部分，被配置为将输入模式指定信号解释为存储器类型之一的指示，以便输出表示所解释的存储器类型的模式信号。多个接口模块之一响应于由模式解释部分输出的模式信号存取存储器阵列部分用于写或读操作。

优选地，多个接口模块之一可以与多种存储器类型之一对应，所述多种存储器类型包括SDR、DDR、DDR2到DDR(n)、SRAM、DPRAM和FIFO。

优选地，响应于模式信号，时钟产生部分可以产生时钟信号并将其提供到多个接口模块之一，同时停止向其他接口模块提供时钟信号，以便已经接收到时钟信号的接口模块可以存取存储器阵列部分用于写或读操作。

优选地，接口部分可以包括输入/输出缓冲器部分，被配置为向外部存储器控制器输入和从外部存储器控制器输出信号，以便通过输入/输出缓冲器部分可以在外部存储器控制器和多个接口模块之间交换信号。输入/输出缓冲器部分可以根据模式信号改变电特性。

优选地，接口部分可以包括：输入/输出缓冲器部分，被配置为向外部存储器控制器输入和从外部存储器控制器输出信号；以及选择器，被配置为选择多个接口模块之一用于与输入/输出缓冲器部分的连接。响应于模式信号，选择器选择多个接口模块之一以允许通过输入/输出缓冲器在外部存储器控制器和所选择的接口模块之间信号的传送。

根据本发明的另一个实施例，提供了一种用于操作半导体存储装置的方法，所述半导体存储装置包括被配置为作为信息存储区域的存储器阵列部分和被配置为在外部存储器控制器和所述存储器阵列部分之间连接的接口部分，所述存储器阵列部分和所述接口部分被密封在封装中。所述接口部分包括：多个接口模块，被配置为在一对一的基础上与多种存储器类型对应；时钟产生部分，被配置为基于由外部存储器控制器提供的系统时钟信号来产生多个时钟信号，所产生的时钟信号由多个接口模块使用；以及模式解释部分，被配置为将输入模式指定信号解释为存储器类型之一的指示，以便输出表示所解释的存储器类型的模式信号；所述方法包括步骤：响应于由所述模式解释部分输出的所述模式信号，使所述多个接口模块之一存取所述存储器阵列部分用于写或读操作。

如以上所概括的那样，根据本发明的实施例的半导体存储装置是存储器IC芯片封装，其包含说明性地构造为DRAM或SRAM的存储器阵列部分，以及与诸如SDR、DDR、DDR2、......、DDR(n)、SRAM、DPRAM和FIFO之类的多种存储器类型对应的多个接口模块。

接口模块均响应于与适于对应存储器类型的定时一致的、来自外部存储控制电路的存取请求，向存储器阵列部分写和从存储器阵列部分读数据。例如，SDR接口模块以这样的方式向存储阵列部分输入和从存储器阵列部分输出数据：如果从外部观察，则存储器阵列部分看似作为SDR存储器阵列运行。同样地，DDR接口模块以这样的方式向存储器阵列部分写和从存储器阵列部分读数据：如果从外部观察，则存储器阵列部分看似作为DDR存储器阵列运行。

例如，DRAM和SRAM在电路结构方面彼此不同，但是如果合适地调整存取定时，则它们之一可以被安排为与其它存储器类型类似地操作。对于FIFO和DPRAM也是这样的。当所配置的接口模块均合适地操作时，可以将存储器阵列部分安排为作为SRAM操作或作为DRAM的变体(如SDR或DDR)操作，而实际上存储器阵列部分具有DRAM结构。

也就是说，根据本发明的实施例的半导体存储装置以这样的方式操作：其存储器类型根据激活的接口模块而变化。下面是可以将发明的半导体存储装置安排为作为其类型随着外部连接的存储器控制电路的规格而变化的存储器运行。

为了执行以上功能，模式解释部分将模式指定信号解释为表示给定模式并将模式信号提供到相关元件。在该上下文中的模式表示要实现的存储器的类型。例如，如果指定SDR模式，那么安排SDR接口模块运行。

因此，当在电子设备中安装根据本发明的实施例的半导体存储装置时，可以使用合适的模式指定信号来确定布置半导体存储装置以构成的存储器的类型。

通过根据本发明的实施例的半导体存储装置的使用，可以有效地制造或设计电子设备，并稳定这样的设备的生产。例如，如果集成特定存储器类型的存储器的电子设备的制造商面临当前使用的存储器类型的不稳定供应，则制造商可以使用根据本发明的实施例的半导体存储装置来代替当前采用的存储器，可以安排根据本发明的实施例的半导体存储装置以与之前完全相同的方式操作。这使得制造商可以继续生产电子设备，而无需改变存储器控制电路和所包括的外围电路的设计。

在要设计新型电子设备的情况下，作为要集成到新型电子设备中的存储器芯片的发明的半导体存储装置的使用确保在设计阶段比之前更高程度的灵活性和效率。另外，可以容易地解决存储器的规格中可能的将来修改。

在以上所概括的任意一种情况下，发布合适的模式指定信号使根据本发明的实施例的半导体存储装置可以如指定的那样操作。

附图说明

图1A、1B和1C是解释根据本发明的实施例的半导体存储装置的示意图；

图2是实践为本发明的一个实施例的半导体存储装置的框图；

图3是解释本发明的半导体存储装置如何操作的示意图；

图4A和4B是解释SDR的读/写周期定时的定时图；

图5A和5B是解释DDR的读/写周期定时的定时图；

图6A到6G是解释当所述实施例的SDR接口模块是激活时有效(ineffect)的定时的示意图；

图7A到7I是解释当所述实施例的DDR接口模块是激活时有效的定时的示意图；

图8是解释当所述实施例的PLL部分是激活时有效的模式操作的示意图；

图9是解释当所述实施例的选择器是激活时有效的模式操作的示意图；

图10是解释当所述实施例的输入/输出缓冲器是激活时有效的模式操作的示意图；

图11是解释当所述实施例的输入/输出缓冲器是激活时有效的模式操作的另一示意图；

图12是解释当所述实施例的输入/输出缓冲器是激活时有效的模式操作的再一示意图；

图13是解释当所述实施例的输入/输出缓冲器是激活时有效的模式操作的又一示意图；

图14是解释当所述实施例的输入/输出缓冲器是激活时有效的模式操作的又一示意图；

图15是实践为本发明的第二实施例的半导体存储装置的框图；以及

图16是解释所述第二实施例的半导体存储装置如何操作的示意图。

具体实施方式

在下面的标题之下，将给出本发明一般如何实施的描述：

1、半导体存储装置概述

2、半导体存储装置的内部结构和操作

3、PLL部分的模式操作

4、选择器的模式操作

5、输入/输出缓冲器的模式操作

6、半导体存储装置的其他实施例

1、半导体存储装置概述

图1A示出实践为本发明的一个实施例的存储器控制器100和半导体存储装置1的概要。半导体存储装置1一般用作电子设备中的存储IC。集成到电子设备中的存储器控制器100存取半导体存储装置1用于读和写操作。

根据其设计规格，存储器控制器100将半导体存储装置1操作为特定类型的存储器。例如，如果存储器控制器100被设计来存取DDR，那么当由存储器控制器100存取以进行数据输入和输出时，本发明的半导体存储装置1用作DDR。也就是说，一旦将半导体存储装置1安装在主机电子设备的电路布置上并电连接到存储器控制器100，则之后半导体存储装置1用作DDR。

可以发生将存储器控制器100被设计来在另一电子设备中存取SDR的情况。在这种情况下，当由存储器控制器100存取以进行数据输入和输出时，半导体存储装置1用作SDR。也就是说，一旦将半导体存储装置1安装在电子设备的电路布置上并电连接到存储器控制器100，则之后半导体存储装置1用作SDR。

即使SDR的提供商已经停止生产该产品，在其上安装SDR的电子设备的制造商也将具有使用根据本发明的实施例的半导体存储装置1替代当前SDR的选择。然后新安装的半导体存储装置1将被布置来用作SDR。电子设备制造商可以在不修改存储器控制器100或其他元件的情况下继续制造所述设备。

在新电子设备的开发阶段，在设计存储器控制器100和外围电路时，发明的半导体存储装置1的使用向制造商提供了比以前高得多的灵活性。根据本发明的实施例的半导体存储装置1还允许设备制造商容易地处理用于在将来改变存储器类型的可能需求。

将半导体存储装置1形成为单一封装(package)中的单片存储器IC。装置1在内部包含接口部分2和RAM阵列部分3。可以以DRAM或以SRAM结构实现RAM阵列部分3。接口部分2具有连接到存储器控制器100的输入/输出缓冲器以及与各种存储器类型对应的多个接口模块。也就是说，该实施例的半导体存储装置1由具有与各个存储器类型对应的多个接口模块的接口部分2和作为信息存储区域形成的RAM阵列部分3组成，所述两个部分2和3被密封在封装中。

图1B和1C示出封装内可能的半导体存储装置。图1B表示其中在单硅片(single si1icon die)4上形成RAM阵列3和接口部分2并将其密封在封装中的示例。图1C描绘了其中当密封在封装中时，在分离的单硅片4a和4b上形成RAM阵列3和接口部分2的示例，所述部分2和3相互连接。

2、半导体存储装置的内部结构和操作

图2示出半导体存储装置1内部的典型电路结构。如上所述，半导体存储装置1包含接口部分2和存储器阵列部分3。存储器阵列部分3包括RAM阵列30和封套(wrapper)31。接口部分2包括多个接口模块21(21a到21h)、I/O缓冲器22、选择器23、PLL部分24和模式解释部分25。

以DRAM或SRAM结构将RAM阵列30示例性地形成为信息存储区域。封套31允许在RAM阵列30和接口模块21(21a到21h)之间转换控制信号。按需要，RAM阵列30可以令其单元结构(cell structure)被设计得更灵活。封套31旨在提供信号转换以与RAM阵列30的规格一致，由此示例性地实现与DRAM或SRAM对应的通用接口。

在接口部分2中，I/O缓冲器22在半导体存储装置1与外部装置(如存储器控制器100)之间电对接。例如，I/O缓冲器22交换命令CMD、输入/输出数据DQ和数据选通信号DQS。I/O缓冲器22还输入通常来自存储器控制器100的系统时钟信号CLK并将输入的时钟信号转发至PLL部分24。

此外，I/O缓冲器22输入模式指定信号Md并将输入信号提供到模式解释部分25。模式指定信号Md是指定半导体存储装置1的操作模式(即要操作的存储器的类型)的信号。典型地，模式指定信号Md可以是要由在半导体存储装置1的封装上形成的小型DIP开关设置的逻辑值信号。可选择地，可以在封装上形成用于模式设置的预定数目的管脚，并且可以以产生作为模式指定信号Md的逻辑值(如，H/L/高阻抗的逻辑值)的方式连接管脚。作为另一选择，存储器控制器100可以将其模式指定信号Md提供到半导体存储装置1。

选择器23选择接口模块21(21a到21h中之一)之一并允许所选择的模块与I/O缓冲器22连接。基于由模式解释部分25发布的模式信号Smd进行选择。

提供接口模块21(21a到21h)来基于一一对应关系对应不同的存储器类型。示出图2的示例，其配备有SDR-IF模块21a、DDR-IF模块21b、DDR2-IF模块21c、DDR3-IF模块21d、......、DDR(n)-IF模块21e、SRAM-IF模块21f、DPRAM-IF模块21g和FIFO-IF模块21h。

按照存储器控制器100的请求，接口模块21a到21f均允许半导体存储装置1以合适的定时方式用作用于数据输入和输出的对应类型的存储器。例如，当从外部连接的存储器控制器100看来时，SDR-IF模块21a在读和写操作中使RAM阵列30用作SDR。当从外部存储器控制器100看来时，DDR-IF模块21b在读和写操作中允许RAM阵列30用作DDR。

与由存储器控制器100提供的系统时钟信号CLK相一致，PLL部分24产生要由处理中的接口模块21(21a到21h)使用的各种时钟信号CK。

模式解释部分25解释输入模式指定信号Md的逻辑值以确定其中半导体存储装置1被请求工作的模式。模式解释部分25处理来向相关元件提供指示模式的模式信号Smd。

在半导体存储装置1中，I/O缓冲器22、选择器23、PLL部分24和接口模块21根据由模式解释部分25输出的模式信号Smd进行操作。当示例性地从外部存储器控制器100看来时，这些元件进行组合以便使半导体存储装置1用作特殊类型的存储器。

假设如图1A所示，该实施例的存储器控制器100和半导体存储装置1被安装在电子设备的电路板上。在这种情况下，存储器控制器100执行适合于DDR2的存储器控制处理。在这种设置中，模式解释部分25被提供有指示存储器类型DDR2的模式指定信号Md。基于合适的DIP开关设置产生模式指定信号Md或者由存储器控制器100提供。

在图3中示出如何提供模式指定信号Md。模式解释部分25输出指示DDR2模式的模式信号Smd。I/O缓冲器22根据模式信号Smd将诸如电源电压和延迟特性之类的内部电特性改变为与DDR2兼容的特性，这将在下面讨论。

给定模式信号Smd，选择器23选择与DDR2对应的DDR2-IF模块21c。在接收到模式信号Smd时，PLL部分24产生要提供到DDR2-IF模块21c的时钟信号组；停止向其他接口模块(21a、21b、21d到21h)的时钟信号的供应。

在那种状态下，当从存储器控制器100看来时，半导体存储装置1看似用作DDR2。为了控制DDR2，存储器控制器100以适于DDR2的定时的方式输出命令CMD并且处理输入/输出数据DQ和数据选通信号DQS。在这种情况下，DDR2-IF模块21c响应于来自存储器控制器100的命令CMD向RAM阵列30写入数据或从RAM阵列30读出数据。从存储器控制器100看来，以适于DDR2的定时方式执行读和写操作。这意味着存储器控制器100在存取半导体存储装置1时没有任何困难。

将接口模块21a到21h中的每一个均设计为使存储器控制器100以遵循对应的存储器类型的定时向半导体存储装置1输入数据并从半导体存储装置1输出数据。下面是分别与SDR和DDR对应的SDR-IF模块21a和DDR-IF模块21b的工作的描述。首先将参照图4A到图5B描述SDR和DDR的读和写定时。

图4A和4B示出SDR-SDRAM的典型读和写周期定时。特别地，这些图图解当CAS等待时间(CL)是2且脉冲宽度(burst length)是4时有效的系统时钟信号CLK、命令和数据输入/输出DQ的定时。

使用SDRAM，将每一个控制信号闩锁在输入时钟信号CLK的前沿(leadingedge)。与时钟CLK同步地输入和输出数据。前沿处时钟信号CLK的定时由时间点T1、T2等表示。

在图4A的读周期定时中，示例性地将由主机(如诸如存储器控制器100之类的存储控制装置)提供的读命令闩锁在时间T1。当CAS等待时间CL是2时，在闩锁读命令两个时钟周期之后读出数据条目Q0、Q1、Q2和Q3并将其输出到主机。

在图4B的写周期定时中，示例性地将由主机提供的写命令闩锁在时间T1。针对写操作从时间T1闩锁由主机给出的数据条目Q0、Q1、Q2和Q3。

图5A和5B示出DDR-SDRAM的典型读和写周期定时。这些图图解当CAS等待时间CL也是2并且脉冲长度是4时有效的系统时钟信号CLK1和CLK2、命令、数据输入/输出DQ和数据选通信号DQS的定时。时钟信号CLK2与时钟信号CLK1是反相关系。

像SDR-SDRAM那样，DDR-SDRAM使其命令在输入时钟信号CLK的前沿输入。DDR-SDRAM的数据输入/输出定时与SDR-SDRAM的数据输入/输出定时不同。

为了执行高速数据传送，DDR-SDRAM利用彼此反相的两个时钟信号CLK1和CLK2以及数据选通信号DQS。数据选通信号DQS与时钟信号CLK1同步，同时数据输入/输出DQ与数据选通信号DQS的前沿和后沿(trailing edge)两者同步。

在图5A的读周期定时中，示例性地在时间T1，与时钟信号CLK1的前沿同步地处理命令。当CAS等待时间CL是2时，在时间T3两个时钟周期之后输出数据。在这种情况下，数据条目Q0、Q1、Q2和Q3与数据选通信号DQS的前沿和后沿两者同步地输出。

在图5B的写周期定时中，将由主机提供的写命令示例性地闩锁在时间T1。数据条目Q0、Q1、Q2和Q3与数据选通信号DQS的前沿和后沿两者同步地写入。

DDR2、DDR3等基本上与DDR相同的方式操作。它们之间的不同可以包括可选择的CAS等待时间和操作频率设置。

在诸如SDR和DDR之类的各种存储器类型之间存在处理定时方面的这样的差异。该实施例的半导体存储装置1使用接口模块21说明(tell)这些区别，以便用作这些类型的存储器中任意一个。图6A到6G和图7A到7I示出当SDR-IF模块21a或DDR-IF模块21b在操作时有效的典型输入/输出操作定时。

图6A到7I图解当RAM阵列30具有在地址输入和数据读出之间的3nsec的存取时间tAC并经历2的CAS等待时间CL时有效的定时示例。

图6A到6G示出当存储器控制器100将半导体存储装置1看作SDR并向存储器发布读请求时的定时示例。也就是，当半导体存储装置1处于SDR模式，且SDR-IF模块21a操作时应用的这些定时。

图6A示例性地表示在100MHz频率处出现的基本时钟信号BF。该基本时钟信号BF与由存储器控制器100提供到半导体存储装置1的系统时钟信号CLK同步、同相并具有相同的频率。

图6B所示的时钟信号2BF具有两倍于基本时钟信号BF的频率。图6C中的时钟信号2BF+π与时钟信号2BF是反相关系并且关于后者相移180度。

基于输入的系统时钟信号CLK由PLL部分24产生以上时钟信号BF、2BF和2BF+π。将这些信号作为一组时钟信号提供到SDR-IF模块21a用于处理。

图6D示出由SDR-IF模块21a通过I/O缓冲器22向存储器控制器100输入和从存储器控制器100输出数据。图6E描绘其中SDR-IF模块21a向RAM阵列30(封套31)发布地址的典型定时。图6F表示其中将从RAM阵列30读出的数据传送到SDR-IF模块21a的典型定时。图6G图解其中SDR-IF模块21a扩展读出数据并将其移交至I/O缓冲器22的定时。

假设将来自存储器控制器100的读命令闩锁在时间T1。在那种情况下，SDR-IF模块21a解释命令并识别所读出的地址。一旦5nsec过去，在时间T2，SDR-IF模块21a向RAM阵列30发布地址。

由于RAM阵列30具有3nsec的存取时间tAC，所以在3nsec之后将读出数据传送到SDR-IF模块21a。然后SDR-IF模块21a扩展并输出读出数据Q0、Q1、Q2和Q3。一旦过去4.5nsec，并且从时间T3开始，在基本时钟信号BF的前沿开始扩展读出数据条目Q0、Q1、Q2和Q3。将所扩展的数据条目经由I/O缓冲器22输出到存储器控制器100。

以上述方式，由半导体存储装置1执行可与具有CAS等待时间CL为2的SDR-SDRAM的操作相比的读出操作。换句话说，存储器控制器100正好通过将半导体存储装置1看作SDR来发布命令。通过SDR-IF模块21a的处理，半导体存储装置1作为经历SDR的所要求的CAS等待时间的SDR来响应命令。

图6A到6G示出当RAM阵列30具有3nsec的存取时间tAC时有效的定时示例。如果存取时间tAC更长，那么相应地加速SDR-IF模块21a的处理。例如，如果存取时间tAC是5nsec并且如果所要求的CAS等待时间CL是2，那么SDR-IF模块21a开始扩展并在2.5nsec之后输出读出数据。这使得可以从时间T3开始输出读出数据条目Q0、Q1、Q2和Q3。

作为另一示例，如果存取时间tAC是8nsec并且所要求的CAS等待时间CL是2，那么SDR-IF模块21a在将读命令闩锁在时间T12.5nsec之后向RAM阵列30发布地址。扩展在8nsec之后传送的读出数据，并且2nsec之后从时间T3开始将其输出。

图7A到7I示出当存储器控制器100将半导体存储装置1看作DDR并向存储器发布读请求时的定时示例。也就是说，当将半导体存储装置1处于DDR模式，且DDR-IF模块21b操作时应用的这些定时。

图7A中所示的基本时钟信号BF示例性地出现在133MHz频率处，并与由存储器控制器100提供到半导体存储装置1的系统时钟信号CLK同步、同相并具有相同的频率。图7B中所示的时钟信号2BF具有两倍于基本时钟信号BF的频率。图7C中的时钟信号2BF+π与时钟信号2BF是反相关系，并且关于后者相移180度。

基于输入的系统时钟信号CLK由PLL部分24产生以上时钟信号BF、2BF和2BF+π。将这些信号作为一组时钟信号提供到DDR-IF模块21b用于处理。

图7D示出由DDR-IF模块21b通过I/O缓冲器22向存储器控制器100输入和从存储器控制器100输出数据。图7E描绘可应用于DDR-IF模块21b的典型地址处理(transaction)定时。图7F示出其中DDR-IF模块21b向RAM阵列30(封套31)发布地址的典型定时。图7G表示其中将从RAM阵列30读出的数据传送到DDR-IF模块21b的典型定时。图7H图解其中DDR-IF模块21b扩展读出数据的定时。图7I描绘其中DDR-IF模块21b将经扩展的读出数据移交到I/O缓冲器22的定时。

假设将来自存储器控制器100的读命令闩锁在时间T1。在这种情况下，DDR-IF模块21b在3.76nsec的时间段期间执行地址处理并向RAM阵列30发布地址。

由于RAM阵列30具有3nsec的存取时间tAC，所以在3nsec之后向DDR-IF模块21b传送读出数据。然后DDR-IF模块21b在0.76nsec之后扩展读出数据Q0、Q1、Q2和Q3。一旦过去5.6nsec并且从时间T3开始，在基本时钟信号BF的前沿和后沿两者经由I/O缓冲器22向存储器控制器100输出读出数据条目Q0、Q1、Q2和Q3。

以上述方式，由半导体存储装置1执行可与具有2的CAS等待时间CL的DDR-SDRAM的操作相比的读出操作。换句话说，存储器控制器100正好通过将半导体存储装置1看作DDR来发布命令。通过DDR-IF模块21a的处理，半导体存储装置1作为经历DDR的所要求的CAS等待时间的DDR来响应命令。

图7A到7I示出当RAM阵列30具有3nsec的存取时间tAC时有效的定时示例。如果存取时间tAC更长，那么也相应地加速DDR-IF模块21b的处理。

如上所述是当SDR-IF模块21a或DDR-IF模块21b操作时有效的典型读操作定时。如果操作除了以上所讨论的接口模块之外的任意其他接口模块(如DDR2-IF模块21c等)，那么正好将半导体存储装置1布置来用作对应的存储器类型。

在使用图2的结构的情况下，半导体存储装置1根据有效的存储器类型特定模式，使其接口模块21之一处于操作状态。在那种情况下，当从存储器控制器100看来时，半导体存储装置1看似用作SDR、DDR、DDR2到DDR(n)、SRAM、DPRAM和FIFO之一。

3、PLL部分的模式操作

如上所述，当作为不同的存储器类型之一操作时，半导体存储装置1使其自身的相关元件执行与来自模式解释部分25的模式信号Smd一致的处理。特别地，PLL部分24、选择器23和I/O缓冲器22根据模式信号Smd进行操作，其可以被称为模式操作。将在下面讨论这些元件的模式操作。

首先描述的是PLL部分24的模式操作。图8描绘了PLL部分24的典型内部结构。为了简化和说明的目的，将关于三个接口模块：SDR-IF模块21a、DDR-IF模块21b和DDR2-IF模块21c参照时钟输出块来论述PLL部分24的模式操作。

将来自存储器控制器100的系统时钟信号CLK通过缓冲放大器31提供到时钟产生PLL电路32。将时钟产生PLL电路32典型地形成为PLL(锁相环)电路，其包括相位比较器、环路滤波器、VCO(压控振荡器)和时钟加倍器(clockdoubler)。

时钟产生PLL电路32将系统时钟信号CLK与半时钟除法器(half-clockdivider)33的输出进行比较，以便输出与系统时钟信号CLK同步并具有系统时钟信号的两倍频率的时钟信号2BF。将时钟信号2BF提供到转换(changeover)电路35。

时钟信号2BF由半时钟除法器33除，以具有与系统时钟信号CLK的频率相同的频率。将由半时钟除法器33除的时钟信号2BF反馈回时钟产生PLL电路32来作为相位比较时钟。将所除的时钟信号2BF进一步发送到转换电路37作为与系统时钟信号CLK同相并具有与之相同的频率的基本时钟信号BF。

此外，通过移相器34将由时钟产生PLL电路32输出的时钟信号2BF进行移相，以便成为反相时钟信号2BF+π。将该时钟信号2BF+π转发到转换电路36。

转换电路35、36和37均具有端子S、D1和D2。端子S连接到SDR-IF模块21a，端子D1连接到DDR-IF模块21b，而端子D2连接到DDR2-IF模块21c。

转换电路35、36和37均配备有被馈送高电平电压Hi的固定电压端子F。替代地，可以向固定电压端子F馈送低电平电压。作为另一替代，可以将固定电压端子F置于高阻抗状态。

由于如上所述关于三个接口模块(21a、21b和21c)在图8中示出时钟输出块，所以转换电路35、36和37均配备有三个输出端。在实践中，转换电路35、36和37均进一步提供有与其他接口模块(21d到21h)对应的输出端。这些端子均可以被配置为可选择的。

将从模式解释部分25馈送到PLL部分24的模式信号Smd发送到转换电路35、36和37。响应于模式信号Smd，转换电路35、36和37相应地改变它们的连接设置。

例如，如果模式信号Smd指定SDR模式，那么转换电路35、36和37均选择端子S作为输出端。没有为所关注的模式选择的输出端(即，端子D1、D2和其他输出端子，未示出)连接到固定电压端F。

在以上状态中，如图8所示，从每一个端子S向SDF-IF模块21a发送时钟信号2BF、2BF+π和BF作为用于处理的一组时钟信号。例如，如果具有100MHz频率的系统时钟信号CLK来自存储器控制器100，那么SDR-IF模块21a被馈送如图6A到6C所示的100MHz基本时钟信号BF，两倍频率时钟信号2BF和反相两倍频率时钟信号2BF+π。

给定用于处理的一组时钟信号，SDR-IF模块21a开始工作。同时，使DDR-IF模块21b和DDR2-IF模块21c(以及其他接口21d到21h，未示出)丧失其时钟信号由此将它们切断。

如果模式信号Smd指定DDR模式，那么转换电路35、36和37均选择端子D1作为输出端，并且使其他输出端子(即，端子S、D2和其他输出端子，未示出)连接到固定电压端F。这些连接设置允许每一个端子D1向DDR-IF模块21b提供时钟信号2BF、2BF+π和BF作为用于处理的一组时钟信号。例如，如果具有133MHz频率的系统时钟信号CLK来自存储器控制器100，那么DDR-IF模块21b被馈送如图7A到7C所示的133MHz基本时钟频率BF、两倍频率时钟信号2BF和反相两倍频率时钟信号2BF+π。

一旦接收到用于处理的一组时钟信号，DDR-IF模块21b开始运行。同时，使SDR-IF模块21a和DDR2-IF模块21c(以及其他接口模块21d到21h，未示出)丧失用于处理的其时钟信号并由此将它们关断。

如上所述，PLL部分24向接口模块21a到21h提供与模式信号Smd对应的时钟信号。模式信号Smd使一个应用接口模块开始工作并关断其他接口模块。

4、选择器的模式操作

现在将参照图9描述选择器23的模式操作。在图9中，如图8中那样，示出了三个接口模块SDR-IF模块21a、DDR-IF模块21b和DDR2-IF模块21c及其相关电路。

如上所述，命令CMD、输入/输出数据DQ和数据选通信号DQS在存储器控制器100和I/O缓冲器22之间交换。通过选择器23，这些信号以命令CMD、数据输入DQin、数据输出DQout、选通信号输入DQSin和选通信号输出DQSout的形式传送。

更具体地说，选择器23向接口模块21传送由存储器控制器100向I/O缓冲器22输入的命令CMD。如果命令CMD是写命令，那么存储器控制器100向I/O缓冲器22输入写数据。选择器23将写数据作为数据输入DQin从I/O缓冲器22传送到接口模块21。

如果命令CMD是读命令，那么存储器控制器100从RAM阵列30读取数据。选择器23将读出数据作为数据输出DQout传送到I/O缓冲器22。

如果模式是DDR到DDR(n)之一，那么使用数据选通信号DQS。选择器23以两种信号的形式：选通信号输入DQSin和选通信号输出DQSout输入和输出数据选通信号DQS。

选择器23具有为了与上述信号对应而配备的选择开关电路23a到23e。选择开关电路23a与命令CMD对应并具有与接口模块21对应的输出端S、D1和D2。选择开关电路23b与数据输入DQ in对应并具有与接口模块21对应的输出端S、D1和D2。

选择开关电路23c与数据输出DQout对应并具有与接口模块21对应的输入端S、D1和D2。选择开关电路23d与选通信号输入DQSin对应并具有与接口模块21对应的输出端D1和D2。选择开关电路23e与选通信号输出DQSout对应并具有与接口模块21对应的输入端D1和D2。

图9描绘了关于三个接口模块(21a、21b和21c)的输入/输出块，以便不示出选择开关电路23a到23e具有与其他接口模块(21d到21h)对应的输入或输出端。然而，在实践中，选择开关电路23a到23e均进一步提供有关于其他接口模块(21d到21h)的这样的输入或输出端。这些端子均被布置为可选择的。

选择器23中的选择开关电路23a到23e均选择与来自模式解释部分25的模式信号Smd对应的输出或输入端。例如，如果模式信号Smd指定SDR模式，那么选择开关电路23a、23b和23c均选择端子S。由于SDR没有对于数据选通信号DQS的使用，所以选择开关电路23d和23e可以保持断开。这些连接设置允许I/O缓冲器22和SDR-IF模块21a之间的命令CMD、数据输入DQin和数据输出DQout的传送。

如果模式信号Smd指定DDR模式，那么选择开关电路23a到23e均选择端子D1。在这种状态下，如图9所示，在I/O缓冲器22和DDR-IF模块21b之间传送命令CMD、数据输入DQin、数据输出DQout、选通信号输入DQSin和选通信号输出DQSout。

如上所述，选择器23使其选择开关电路23a到23e设置反映有效的模式信号Smd的选择性连接。所述连接允许在单一激活的接口模块与I/O缓冲器22之间信号的传送并使能当前工作的接口模块与存储器控制器100之间的信号输入和输出。

5、输入/输出缓冲器的模式操作

I/O缓冲器22的模式操作包括将诸如缓冲器电源电压和延迟特性之类的内部电特性改变为与所关注的模式(即，要实现的存储器类型)兼容的特性。缓冲器电源电压随着存储器类型而变化；对于SDR一般是3.3V或2.5V，对于DDR是2.5V，对于DDR2是1.8V，而对于DDR3是1.5V。由此，本发明的半导体存储装置1的I/O缓冲器22要求根据有效的模式来改变电源电压。

图10到14示出用于改变电源电压和延迟特性的I/O缓冲器22的典型结构。在这些图的每一个中，根据电源电压，示出在两种类型的缓冲器(类型A和类型B)之间进行转换。例如，在每一个图中由附图标记A表示的缓冲器放大器是类型A缓冲器，其在3.3V的电源电压操作并具有τ1的延迟特性；而由附图标记B指定的缓冲器放大器是类型B缓冲器，其在2.5V的电源电压操作并具有τ2的延迟特性。

下面是改变类型A和类型B缓冲器的电特性的解释。在实践中，显然可以将缓冲器构造为解决要由半导体存储装置1处理的存储器的数目和类型。

在图10到14的每一个中，示出以三种流：输入流、输出流和双向流实现的信号路径。在实践中，考虑这三种流中之一以覆盖实际的信号路径。例如，在每一个图中，用于命令CMD和数据输入DQin的信号路径由输入流覆盖。

应该注意，在图10到14的每一个中，内部逻辑30表示包括选择器23、PLL部分24和接口模块21(21a到21h)的块。

现在将在下面描述图10的示例。I/O缓冲器22的输入流包括类型A缓冲器44、类型B缓冲器48以及开关41和53。I/O缓冲器22的输出流包括类型A缓冲器45、类型B缓冲器49以及开关42和54。I/O缓冲器22的双向流包括类型A缓冲器46、类型A三态缓冲器47、类型B缓冲器50、类型B三态缓冲器51以及开关43、55和56。将模式指定信号Md经由缓冲器放大器52发送到模式解释部分25。

从外部引入半导体存储装置1的电源线由类型A缓冲器电源线70、类型B缓冲器电源线71、内部逻辑电源线72和模式缓冲器电源线73组成。

类型A缓冲器电源线70是示例性地向类型A缓冲器44、45和46、类型A三态缓冲器47以及开关41、42和43供电的3.3V电源线(supply line)。类型B缓冲器电源线71是典型地向类型B缓冲器48、49和50以及类型B三态缓冲器51供电的2.5V电源线。

内部逻辑电源线72为了操作目的，将电源电压提供到内部逻辑30中的电路(即，接口模块21和PLL部分24)和模式解释部分25。电源线72进一步提供电源电压到用于切换操作的开关53、54、55和56。

同时，模式缓冲器电源线73将电源电压馈送到缓冲器放大器52用于操作目的。

在以上示例中，示出开关41、42和43被提供来自类型A缓冲器电源线70的电源电压。然而，本发明不限于此。开关41、42和43仅被提供了使它们执行它们的切换操作的电源电压。也就是说，可以替代地向开关41、42和43提供来自某些其他电源线的电源电压。

开关41、42、43、53、54、55和56均被构造为在一方面与类型A对应的端子“a”和另一方面与类型B对应的端子“b”之间切换。给定来自模式解释部分25的模式信号Smd，开关41、42、43、53、54、55和56均在端子“a”和端子“b”之间切换。

例如，如果模式信号Smd指定与类型A对应的存储器类型，那么开关41、42、43、53、54、55和56均选择端子“a”。所选择的开关设置使能类型A缓冲器44、45和46以及类型A三态缓冲器47来在I/O缓冲器22中工作，以输入和输出各种信号。换句话说，执行表示与类型A对应的存储器类型的I/O缓冲器操作。

如果模式信号Smd指定与类型B对应的存储器类型，那么开关41、42、43、53、54、55和56均选择端子“b”。所选择的开关设置使能类型B缓冲器48、49和50以及类型B三态缓冲器51来在I/O缓冲器22中工作，以输入和输出各种信号。也就是说，执行表示与类型B对应的存储器类型的I/O缓冲器操作。

在前述示例中，讨论了两种电特性类型：类型A和类型B。在实践中，根据要配置的接口模块21的数目和类型，可以根据电特性在更多类型的缓冲器之间执行转换。

例如，可能需要在电源电压和延迟特性方面的许多类型(类型C、类型D等)的缓冲器。在这种情况下，可以通过合适地设置开关41、42、43、53、54、55和56，并且还集成与类型A和类型B相同的缓冲器放大器，来适应这些缓冲器。

参照图11到14、I/O缓冲器的其他结构的后续描述中，由此应该将每一个缓冲器结构理解为也表示适应更多类型电特性的扩展版本。

由此将参照图11描述I/O缓冲器22的另一典型结构。已经在图10中使用的、在图11中示出的附图标记表示相同的对应部分，将在冗余之处省略其描述。

图11的结构具有从外部引入到半导体存储装置1的三条电源线。这些线是缓冲器电源线74、模式缓冲器电源线73和内部逻辑电源线72。

缓冲器电源线74向开关41、42和43供电。电源线开关57改变类型A和类型B之间的连接。模式信号Smd被馈送到开关41、42、43、53、54、55和56以及电源线开关57。

根据当在主机电子设备的电路板上安装半导体存储装置1时半导体存储装置1被布置以构成的存储器的类型，向缓冲器电源线74馈送预定电源电压。例如，如果电子设备利用半导体存储装置1作为SDR，那么通过电路板配线将缓冲器电源线74固定地连接到3.3V电源线。如果电子设备采用半导体存储装置1作为DDR，那么通过电路板配线将缓冲器电源线74固定地连接到2.5V电源线。

如果模式信号Smd指定与类型A对应的存储器类型，那么开关41、42、43、53、54、55和56均选择端子“a”，并且电源开关57也选择端子“a”。在这种情况下，缓冲器电源线74作为3.3V电源线，向类型A缓冲器44、45和46以及类型A三态缓冲器47提供3.3V电压。在I/O缓冲器22中，类型A缓冲器44、45和46以及类型A三态缓冲器47操作以输入和输出各种信号，由此实现与类型A对应的存储器类型兼容的输入/输出缓冲器操作。

如果模式信号Smd指定与类型B对应的存储器类型，那么开关41、42、43、53、54、55和56均选择端子“b”，并且电源开关57也选择端子“b”。在这种情况下，缓冲器电源线74作为2.5V电源线，向类型B缓冲器48、49和50以及类型B三态缓冲器51提供2.5V电压。在I/O缓冲器22中，类型B缓冲器48、49和50以及类型B三态缓冲器51操作以输入和输出各种信号，由此实现与类型B对应的存储器类型兼容的输入/输出缓冲器操作。

现在将通过参照图12描述I/O缓冲器22的更典型结构。图12的结构具有作为从外部引入到半导体存储装置1的单独电源线的公共电源线76。在I/O缓冲器22中包括DC/DC转换器58。

DC/DC转换器58将公共电源线76上的电源电压转换为用于将电压提供到各种内部电源线所需的电压电平。具体地说，DC/DC转换器58使用开关电源线75向开关41、42和43供电。

然后DC/DC转换器58通过类型A缓冲器电源线70的使用，将3.3V电压提供到类型A缓冲器44、45和46以及类型A三态缓冲器47。

DC/DC转换器58进一步通过类型B缓冲器电源线71的使用，将2.5V电压提供到类型B缓冲器48、49和50以及类型B三态缓冲器51。

此外，DC/DC转换器58使用模式缓冲器电源线73来供电缓冲器放大器52。DC/DC转换器58还通过内部逻辑电源线72的使用，向内部逻辑30、开关53、54、55和56以及模式解释部分25提供预定电压。

将来自模式解释部分25的模式信号Smd发送到开关41、42、43、53、54、55和56以及DC/DC转换器58。与模式信号Smd相一致，DC/DC转换器58选择性地向类型A缓冲器电源线70或类型B缓冲器电源线71输出合适的电压。

例如，如果模式信号Smd指定与类型A对应的存储器类型，那么开关41、42、43、53、54、55和56均选择端子“a”。给定模式信号Smd，DC/DC转换器58向类型A缓冲器电源线70提供3.3V电压，同时向开关电源线75、模式缓冲器电源线73和内部逻辑电源线72供电以进行操作。

在I/O缓冲器22中，类型A缓冲器44、45和46以及类型A三态缓冲器47然后操作以输入和输出各种信号。这使得可以实现与类型A对应的存储器类型兼容的输入/输出缓冲器操作。

如果模式信号Smd指定与类型B对应的存储器类型，那么开关41、42、43、53、54、55和56均选择端子“b”。给定模式信号Smd，DC/DC转换器58向类型B缓冲器电源线71提供2.5V电压，同时向开关电源线75、模式缓冲器电源线73以及内部逻辑电源线72供电以进行操作。

然后，在I/O缓冲器22中，类型B缓冲器48、49和50以及类型B三态缓冲器51操作以输入和输出各种信号。这使得可以实现与类型B对应的存储器类型兼容的输入/输出缓冲器操作。

现在将参照图13描述I/O缓冲器22的更典型的结构。在图13的结构中，I/O缓冲器22不基于模式信号Smd经历任何内部转换。

I/O缓冲器22包括作为输入流的一部分的公共缓冲器81、作为输出流的一部分的公共缓冲器82和公共缓冲器83以及作为双向流的一部分的公共三态缓冲器84。公共缓冲器81、82、83以及公共三态缓冲器84均是适应所应用的电压的电压范围和延迟的缓冲器放大器。

存在三条电源线，即缓冲器电源线74、模式缓冲器电源线73和内部逻辑电源线72，其从外部引入到半导体存储装置1。缓冲器电源线74对公共缓冲器81、82和83以及公共三态缓冲器84供电。内部逻辑电源线72向内部逻辑30和模式解释部分25中的相关元件供电。模式缓冲器电源线73向缓冲器放大器52供电。

根据当在主机电子设备的电路板上安装半导体存储装置1时半导体存储装置1被布置以构成的存储器的类型，向缓冲器电源线74馈送预定电源电压。例如，如果电子设备利用半导体存储装置1作为SDR，那么通过电路板配线将缓冲器电源线74固定地连接到3.3V电源线。如果电子设备采用半导体存储装置1作为DDR，那么通过电路板配线将缓冲器电源线74固定地连接到2.5V电源线。

在这种配置中，I/O缓冲器22不需要基于来自模式解释部分25的模式信号Smd执行任何转换。由内部逻辑30中的选择器23和PLL部分24执行根据模式信号Smd的转换。

例如，如果将半导体存储装置1作为SDR处理，那么缓冲器电源线74用于提供允许公共缓冲器81、82和83以及公共三态缓冲器84操作的3.3V电压。如果将半导体存储装置作为DDR使用，那么缓冲器电源线74用于提供使能公共缓冲器81、82和83以及公共三态缓冲器84运行的2.5V电压。

现在将参照图14描述I/O缓冲器22的更典型的结构。与图13中的结构一样，该结构包括公共缓冲器81、82和83以及公共三态缓冲器84。将公共电源线76提供为从外部引入公共存储装置1的电源线。在I/O缓冲器22中包括DC/DC转换器85。

DC/DC转换器85将公共电源线76上的电源电压转换为用于将电压提供到各种内部电源线所需的电压电平。具体地说，DC/DC转换器85使用缓冲器电源线74向公共缓冲器81、82和83以及公共三态缓冲器84供电。

DC/DC转换器85还通过模式缓冲器电源线73的使用，向缓冲器放大器52供电。DC/DC转换器85还通过内部逻辑电源线72的使用向内部逻辑30和模式解释部分25提供电压。

在I/O缓冲器22中，将来自模式解释部分25的模式信号Smd发送到DC/DC转换器85。根据模式信号Smd，DC/DC转换器85改变提供到缓冲器电源线74的电压。

例如，如果模式信号Smd指定SDR模式，那么DC/DC转换器85将3.3V电压提供到缓冲器电源线74，同时向模式缓冲器电源线73和内部逻辑电源线72供电以进行操作。在I/O缓冲器22中，公共缓冲器81、82和83以及公共三态缓冲器84然后操作以执行与SDR兼容的输入/输出缓冲器操作。

如果模式信号Smd指定DDR模式，那么DC/DC转换器85向缓冲器电源线74提供2.5V电压，同时向模式缓冲器电源线73和内部逻辑电源线72供电以进行操作。在I/O缓冲器22中，公共缓冲器81、82和83以及公共三态缓冲器84然后操作以执行与DDR兼容的输入/输出缓冲器操作。

当使用参照图10到14已经在以上描述的结构来实现I/O缓冲器22时，可以执行与可以采用的多种模式(即，存储器类型)兼容的输入/输出缓冲器操作。

6、半导体存储装置的其他实施例

实践为本发明的一个实施例的半导体存储装置结构性地在图2中概要地示出。然而，本发明并不限于此，并且本发明的其他实施例是可想到的。图15给出了实践为本发明的第二实施例的半导体存储装置的框图。已经在图2中使用的、在图15中发现的附图标记指示相同的对应部分，并且在冗余之处省略对其的描述。

图15中所示的结构是其中每一个接口模块21a到21h均提供有专用I/O缓冲器的示例。具体地说，SDR-IF模块21a提供有I/O缓冲器22a；DDR-IF模块21b提供有I/O缓冲器22b；DDR2-IF模块21c提供有I/O缓冲器22c；DDR 3-IF模块21d提供有I/O缓冲器22d；DDR(n)-IF模块21e提供有I/O缓冲器22e；SRAM-IF模块21f提供有I/O缓冲器22f；DPRAM-IF模块21g提供有I/O缓冲器22g；以及FIFO-IF模块21h提供有I/O缓冲器22h。

提供输入缓冲器22i以处理系统时钟信号CLK。通过输入缓冲器22i将系统时钟信号CLK馈送到PLL部分24。

提供输入缓冲器22j以处理模式指定信号Md。通过输入缓冲器22j将模式指定信号Md发送到模式解释部分25。

在以上概述的第二实施例的结构中，布置I/O缓冲器22a到22h以具有可应用到对应的接口模块21a到21h的其自身的输入/输出信号流、缓冲器放大器和连接端。

例如，与SDR-IF模块21a对应的I/O缓冲器22a包括用于命令CMD的输入端和输入缓冲器、用于数据输入DQin的输入端和输入缓冲器以及用于数据输出DQout的输出端和输出缓冲器。很明显，I/O缓冲器22a中的这些缓冲器具有与SDR兼容的电特性。

与DDR-IF模块21b对应的I/O缓冲器22b包括用于命令CMD的输入端和输入缓冲器、用于数据输入DQin的输入和输入缓冲器、用于数据输出DQout的输出端和输出缓冲器以及用于数据选通信号DQS的输入/输出端和输入/输出缓冲器。无需说明，I/O缓冲器22b中的这些缓冲器具有与DDR兼容的电特性。

在第二实施例的以上结构中，根据当在主机电子设备的电路板上安装半导体存储装置1时，半导体存储装置1被布置以构成的存储器的类型，从I/O缓冲器22a到22h之中选择要与存储器控制器100连接的I/O缓冲器。例如，如果电子设备利用半导体存储装置1作为DDR，那么设计电路板配线来使I/O缓冲器22b的端子连接到存储器控制器。在那种配置中，如图16所示，通过缓冲器22b在存储器控制器100与DDR-IF模块21b之间交换各种信号。在这种情况下，不使用其他I/O缓冲器22a以及22c到22h。

很明显，通过设置以指定DDR模式的模式指定信号Md，模式解释部分25向PLL部分24提供表示DDR模式的模式信号Smd。反过来，PLL部分24向DDR-IF模块21b提供一组时钟信号用于处理，由此启动所述模块。同时，PLL部分24停止向其他接口模块21a和21c到21h发送时钟信号以保持其不激活。

通过以上适当的设置，布置半导体存储装置1来用作DDR。在这种设置中，图2所示的选择器23变得不需要。

根据I/O缓冲器22a到22h的电源布置，通过模式信号Smd的使用，示例性地向I/O缓冲器22b馈送2.5V电压以进行缓冲器操作。替代地，如果公共电源线连接到I/O缓冲器22a到22h，那么通过电路板设计可以将电源线布置为与2.5V电源线连接。

已经使用半导体存储装置1的特定实施例描述了本发明。已经示出了发明的半导体存储装置，以在设计和制造集成存储装置的电子设备时提高效率并稳定这种设备的制造。例如，如果集成特定存储器类型的存储器的电子设备的制造商面临当前使用的存储器类型的不稳定供应，则制造商可以使用半导体存储装置1代替当前采用的存储器，所述半导体存储装置1可以被安排为与之前完全相同的方式操作。这使得制造商可以继续生产电子设备而无需改变存储器控制电路和所包括的外围电路的设计。

在要设计新型电子设备的情况下，作为要集成到新型设备中的存储器芯片的半导体存储装置1的使用确保了在设计阶段比之前更高程度的灵活性和效率。另外，通过半导体存储装置1可以容易地解决存储器规格的可能的将来修改。

尽管以上描述包含许多特征，但是这些不应该理解为限制本发明的范围，而应理解为仅提供了该发明的一些目前优选实施例的说明。应该理解，在不脱离下面的权利要求的精神和范围的情况下，可以做出改变和变化。例如，可以安装最少两个接口模块21。这允许半导体存储装置用作至少两种存储器类型之一。

本领域的技术人员应该理解，根据设计要求和其他因素，可以出现各种修改、组合、子组合和变更，只要它们落在所附权利要求及其等价物的范围内即可。

Claims (6)

1、一种半导体存储装置，包括：

被配置为作为信息存储区域的存储器阵列部分和被配置为连接在外部存储器控制器和所述存储器阵列部分之间的接口部分，所述存储器阵列部分和所述接口部分被密封在封装中；

其中所述接口部分包括

多个接口模块，被配置为在一对一的基础上与多种存储器类型对应，

时钟产生部分，被配置为基于由所述外部存储器控制器提供的系统时钟信号来产生多个时钟信号，所产生的时钟信号被所述多个接口模块使用，

模式解释部分，被配置为将输入模式指定信号解释为所述存储器类型之一的指示，以便输出表示所解释的存储器类型的模式信号，以及

所述多个接口模块之一响应于所述模式解释部分输出的所述模式信号，存取所述存储器阵列部分用于写或读操作。

2、根据权利要求1所述的半导体存储装置，

其中所述多个接口模块之一与所述多种存储器类型之一对应，所述多种存储器类型包括SDR-SDRAM、DDR-SDRAM、DDR2-SDRAM到DDR(n)-SDRAM、SRAM、DPRAM以及FIFO型RAM。

3、根据权利要求1所述的半导体存储装置，

其中，响应于所述模式信号，所述时钟产生部分产生时钟信号并将其提供到所述多个接口模块之一，同时停止向其他接口模块提供时钟信号，以便已经接收到时钟信号的接口模块存取所述存储器阵列部分用于写或读操作。

4、根据权利要求1所述的半导体存储装置，

其中所述接口部分包括

输入/输出缓冲器部分，被配置为向所述外部存储器控制器输入和从所述外部存储器控制器输出信号，以便通过所述输入/输出缓冲器部分在所述外部存储器控制器和所述多个接口模块之间交换信号，以及

所述输入/输出缓冲器部分根据所述模式信号改变电特性。

5、根据权利要求1所述的半导体存储装置，

其中所述接口部分包括

输入/输出缓冲器部分，被配置为向所述外部存储器控制器输入和从所述外部存储器控制器输出信号，

选择器，被配置为选择所述多个接口模块之一用于与所述输入/输出缓冲器部分的连接，以及

响应于所述模式信号，所述选择器选择所述多个接口模块之一以允许通过所述输入/输出缓冲器在所述外部存储器控制器和所选择的接口模块之间信号的传送。

6、一种用于操作半导体存储装置的方法，所述半导体存储装置包括被配置为作为信息存储区域的存储器阵列部分和被配置为连接在外部存储器控制器和所述存储器阵列部分之间的接口部分，所述存储器阵列部分和所述接口部分被密封在封装中，

其中所述接口部分包括

多个接口模块，被配置为在一对一的基础上与多种存储器类型对应，

时钟产生部分，被配置为基于由所述外部存储器控制器提供的系统时钟信号来产生多个时钟信号，所产生的时钟信号由所述多个接口模块使用，以及

模式解释部分，被配置为将输入模式指定信号解释为所述存储器类型之一的指示，以便输出表示所解释的存储器类型的模式信号，

所述方法包括步骤：

响应于由所述模式解释部分输出的所述模式信号，使所述多个接口模块之一存取所述存储器阵列部分用于写或读操作。

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