CN101256472B - 接口连接处理器和存储器的命令转换方法、设备和系统 - Google Patents

Abstract

本发明提供了一种用于接口连接处理器和存储器的命令转换方法、设备和系统。该处理器发起极限数据速率(XDR)命令格式的存储器系统命令，其由该命令转换方法、设备和系统自动变换成用于转发到存储器的双倍数据速率(DDR)格式的存储器系统命令。与将存储器系统命令变换成DDR命令格式相关联的是控制提供给存储器接口的一个或多个信号的时序，该一个或多个信号与处理DDR命令格式的存储器系统命令相关联。处理器与XDR存储器接口控制器相关联，该XDR存储器接口控制器调节XDR命令格式的存储器系统命令的一个或多个时序参数，从而满足DDR命令格式的存储器系统命令的DDR时序要求。

Description

接口连接处理器和存储器的命令转换方法、设备和系统

技术领域

本发明一般地涉及计算机系统，并且更特别地，涉及用于将发出第一命令格式的存储器系统命令的处理器接口连接(interface)到采用第二命令格式的存储器的方法、设备和系统。

背景技术

计算机系统典型地包括通过存储器控制器连接到存储器(例如动态随机访问存储器(DRAM))的主处理器。更特别地，当今的一种传统计算机系统可以包括通过诸如DDR链路之类的DDR存储器接口来连接到双倍数据速率(DDR)存储器(例如同步动态随机访问存储器(SDRAM))的处理器。

DDR存储器比诸如极限数据速率(XDR)存储器之类的当今可用的其他存储器要便宜，并且具有比其他存储器更高的存储容量。例如，XDR存储器受限于它能够支持的存储器容量的数量，并且比DDR2或DDR3存储器更昂贵。但是，DDR链路可能比诸如极限输入/输出(XIO)链路(或更一般地，XDR接口)之类的其他链路更慢。可以增加DDR链路的宽度(例如增加到288比特)以增加其带宽。但是，这可能导致DDR链路在用于将DDR存储器连接到处理器时占用过多的处理器针脚。由于要求处理器包括大量针脚，对DDR链路的使用可能导致增加处理器的尺寸及与其相关联的成本。

另一种传统的计算机系统可以包括通过诸如XIO链路之类的存储器接口连接到XDR存储器的处理器。如上所述，XDR存储器比DDR存储器更昂贵并且具有更小的存储容量。但是，XIO链路是快速的窄链路(例如72比特宽)。因此，与DDR链路相比，XIO链路在用于将存储器连接到处理器时会占用处理器上更少的针脚。从而，对XIO链路的使用能够减少处理器的尺寸及与其相关联的成本。

这样，对连接到处理器的DDR链路的使用可能导致增加处理器的尺寸及与其相关联的成本，而对连接到处理器的XDR存储器的使用可能比其他存储器选择更昂贵并且具有更小的存储容量。因此，需要用于接口连接处理器和存储器的改进的方法、设备和系统。

发明内容

通过在一方面提供一种命令转换方法来克服现有技术的缺点并提供附加的优势，该命令转换方法包括：接收第一命令格式的存储器系统命令，该第一命令格式包括极限数据速率(XDR)命令格式；以及通过转换芯片自动将第一命令格式的存储器系统命令变换成第二命令格式，该第二命令格式包括双倍数据速率(DDR)命令格式。

在另一方面，提供了一种用于接口连接采用第一命令格式的处理器和采用第二命令格式的存储器的设备。该设备包括转换电路，其适合于将采用第一命令格式的处理器连接到采用第二命令格式的存储器。该转换电路从处理器接收第一命令格式的存储器系统命令(该第一命令格式包括极限数据速率(XDR)命令格式)，并且自动将第一命令格式的存储器系统命令变换成第二命令格式，其中该第二命令格式包括双倍数据速率(DDR)格式。

在另一方面，提供了一种命令转换系统，其包括适合于生成第一命令格式的存储器系统命令的处理器，其中该第一命令格式包括极限数据速率(XDR)命令格式。该系统进一步包括可由第二命令格式的存储器系统命令访问的存储器，其中该第二命令格式包括双倍数据速率(DDR)格式。转换电路连接到处理器和存储器，用于接口连接处理器和存储器，并用于将从处理器接收的第一命令格式的存储器系统命令变换成用于转发到存储器的第二命令格式的存储器系统命令。

此外，通过本发明的技术实现了附加的特征和优势。这里详细描述了本发明的其他实施例和其他方面，并且将其认为是所要求保护的发明的一部分。

附图说明

在所附权利要求书中特别地指出并明确地要求保护被视为本发明的主题。根据以下结合附图的详细描述，本发明的前述和其它目的、特征和优势将变得明显，其中：

图1描述了根据本发明的一个方面的计算机系统的一个实施例，其包括一种用于接口连接采用第一存储器命令格式的处理器和采用第二命令格式的存储器系统的设备；

图2描述了根据本发明的一个方面的图1中的接口连接设备的命令转换和同步电路的更详细的实施例；

图3描述了根据本发明的一个方面的由图2的命令转换和同步电路的地址字段选择逻辑选择的用于从XDR地址配置变换到DDR2地址配置的比特的一个示例；

图4描述了根据本发明的一个方面的时序图，其示出了从XDR格式到DDR2/3格式的读命令和地址变换的一个实施例；

图5描述了根据本发明的一个方面的时序图，其示出了从XDR格式到DDR2/3格式的写命令和地址变换的一个实施例；以及

图6描述了根据本发明的一个方面的时序图，其示出了从XDR格式到DDR2/3格式的刷新命令变换的一个实施例。

具体实施方式

一般而言，本发明提供用于接口连接处理器和存储器的改进的方法、设备和系统。例如，本发明提供一种将处理器连接到计算机系统的DDR存储器(例如SDRAM)的转换电路(例如实现为转换芯片)。更特别地，计算机系统可以包括诸如极限输入/输出(XIO)链路之类的将处理器连接到转换电路的XDR接口，以及将转换电路连接到DDR存储器的DDR接口(例如DDR链路)。转换电路包括如下硬件，该硬件适合于将由处理器发出的第一格式的存储器系统命令(也就是XDR命令格式的存储器系统命令)变换成可由DDR存储器接收和处理的第二格式的命令(也就是DDR命令格式的存储器系统命令)。通过在处理器处采用XIO链路，这里所公开的方法、设备和系统潜在地减少了处理器的尺寸及与其相关联的成本，同时仍然使得可以采用DDR存储器，DDR存储器与诸如XDR存储器之类的其他类型的存储器相比更便宜并且具有更高的存储容量。

除非另外指定，否则这里使用短语“存储器系统命令”来包括存储器命令、关联地址和用于该命令的数据协议。“命令格式”是指极限数据速率(XDR)命令格式或双倍数据速率(DDR)命令格式。这里使用双倍数据速率或DDR来包括任意现有的或将来的双倍数据速率版本，包括DDR1、DDR2、DDR3等等，如JEDEC标准中所定义的那样。通过示例的方式，参考JESD79-2C，其在2006年5月出版，是用于DDR2DRAM的JEDEC标准。另外，“关联地址”包括行地址分量和列地址分量，其比特数量依赖于所实现的特定存储器系统配置。

由加拿大Los Alots的Rambus公司设计的极限数据速率(XDR)存储器系统通过在从与处理器相关联的存储器接口控制器到XDR存储器的极限输入/输出(XIO)链路上针对每个时钟信号发送8个数据比特来提供高存储器带宽，该XDR存储器包括例如XDR动态随机访问存储器(DRAM)。XIO链路目前能够接收3.2Gbps及以上的信号速率，使得存储器接口控制器可以使用更少的I/O，并且因此节省处理器管芯尺寸和成本。但是，由于技术和经济上的考虑，XDR存储器系统受限于它们能够支持的存储器容量的数量。XDR存储器也比诸如双倍数据速率2(DDR2)存储器之类的工业标准存储器更昂贵。为了在需要大量存储器的应用中使用具有XIO链路的处理器芯片，这里公开转换电路或芯片，其将XDR命令和数据协议变换成DDR2命令和数据协议。这一解决方案保持了使用XIO链路的优势(在昂贵的存储器接口控制器上具有更少的针脚)，同时实现了DDR存储器的优势(也就是低成本和高容量)。这里所公开的是用于将XDR命令变换成以相同命令速率运行的DDR命令(例如采用不具有命令缓冲的转换芯片)的方法、设备和系统。此外，尽管可应用于任意双倍数据速率命令格式，但是在下面的示例中采用DDR2和/或DDR3(称为DDR2/3)。

图1是采用诸如主处理器之类的处理器100到诸如DDR存储器系统之类的存储器系统130的接口的系统100的框图。系统100可以是计算机或类似的设备，并且具有通过转换电路或转换芯片120连接到存储器系统130的处理器110。处理器110适合于生成功能命令并向存储器系统130发出功能命令，诸如读、写、刷新等命令。例如，处理器110可以生成第一格式的关联地址和命令。但是，存储器系统130可能不能由第一格式的关联地址和命令访问，但是可以由第二格式的关联地址和命令访问。因此，转换芯片120适合于接收第一格式的存储器系统命令(包括关联地址)，并且将这种存储器系统命令转换成第二格式(包括关联地址)。然后，转换芯片120将第二格式的存储器系统命令转发到用于处理该命令的存储器系统130。

更特别地，主处理器110可以包括和/或连接到存储器接口控制器(MIC)112，MIC 112适合于控制去往以及来自存储器系统130的数据流。MIC 112连接到存储器接口，该存储器接口可以包括在处理器110中和/或连接到处理器110。在这一示例中，存储器接口包括极限输入/输出(XIO)接口，其包括极限数据速率(XDR)命令接口114和极限数据速率(XDR)数据接口116。典型地，处理器采用XIO链路来直接连接到由加拿大Los Alots的Rambus公司设计的XDR存储器。因此，由处理器110生成的第一格式的存储器系统命令是XDR存储器系统命令。但是，由于上述原因，采用作为双倍数据速率(DDR)存储器系统(例如DDR2或DDR3存储器系统)的存储器系统130也可能是有利的，DDR存储器系统可能更便宜，并且具有比XDR存储器更大的存储容量。

为了实现对具有处理器的采用XIO链路的DDR存储器系统的使用，提供了一种接口(也就是转换芯片120)，其将从该处理器接收的第一格式的存储器系统命令转换成第二格式的存储器系统命令，其可以用于访问DDR存储器系统130。XIO链路是窄的快速链路，其通过使得能够针对每个时钟周期而在链路中的多条线路中的每条线路上从MIC112向转换芯片120发送8比特的数据来提供到存储器的高带宽。因此，XIO链路能够达到至少3.2Gbps的信号速率，这使得MIC 112和/或连接到其上的处理器110可以使用更少的I/O，并且因此节省管芯尺寸和成本。更特别地，在某些实施例中，XIO链路可以包括将处理器110连接到转换芯片120的72比特总线。但是，这一总线可以更宽或更窄。此外，将处理器110连接到转换芯片120的链路可以更宽或更窄。该总线适合于在其上发送读、写、刷新和/或类似的命令。因为这一链路是快速的窄链路，所以可能需要更少的处理器针脚来连接到该链路。例如，可能需要72个处理器针脚来连接到该总线(尽管可能需要更大或更小数量的针脚)。这样，与将处理器连接到不同类型的链路所需要的针脚数量相比，可以减少在处理器中包括的针脚的总数量。

如所提到的，提供转换芯片120以通过XIO接口和XIO链路将处理器110连接到DDR存储器系统，其中处理器110执行需要访问大量存储器的应用。这一接口通过自动将XDR存储器系统命令变换成诸如DDR2/3命令和数据协议之类的DDR存储器系统命令来实现。通过间接将XIO链路连接到DDR存储器，转换电路为系统100提供使用XIO链路的优势(例如在处理器110上占用更少的针脚)，以及使用DDR存储器的优势(例如比其他存储器具有更低的成本和更高的存储容量)。

如所提到的，转换芯片120可以通过第一链路从处理器110接收第一命令格式的存储器系统命令，并将这种命令和关联地址变换成第二格式的存储器系统命令。此外，转换芯片120可以通过第二链路连接到存储器系统。该第二链路可以是比第一链路更慢的链路，诸如DDR链路。但是，第二链路可以比第一链路更宽(例如，使得第二链路的带宽匹配于第一链路的带宽)。作为一个示例，第二链路可以包括288比特的总线。但是，在第二链路比第一链路更宽的情况下，该总线可以更宽或更窄。此外，第二链路可以包括更大或更小数量的和/或不同类型的总线。该总线可以适合于发送第二格式的存储器系统命令，包括存储器系统的第二链路上的与存储器命令相关联的地址和/或与其相关联的数据。因此，转换芯片120可以适合于从72比特的总线(也就是XIO链路)接收数据比特并在288比特的总线上发送这些数据比特(也就是DDR链路)。通过这种方式，系统100可以采用窄的快速链路以减少尺寸和/或与构造处理器相关联的成本，并且系统100仍然可以采用便宜的具有大存储容量的存储器系统130。

在图1中所示出的示例中，通过XDR命令接口114将XDR存储器系统命令从存储器接口控制器112转发到转换芯片120，并且更特别地，转发到命令转换和同步电路122，该电路将XDR存储器系统命令转换成DDR存储器系统命令。然后，通过转换芯片120的DDR接口124经过第二链路将DDR存储器系统命令输出到DDR存储器系统130。命令转换和同步电路122控制在DDR接口124处的DDR接口信号的时序，并且如果发生读操作，也控制从DDR接口124返回到处理器110的XDR数据接口116的数据流126的时序，或者如果将数据写入DDR存储器系统130，控制从XDR数据接口116到DDR接口124的数据流126的时序。

图2示出了命令转换和同步电路122的一个实施例。在这一实施例中，在XDR命令解码逻辑210处接收XDR命令201，该XDR命令解码逻辑210用于识别该命令并将其转换(也就是编码)成DDR命令格式。如在本领域中所知，根据存储器系统命令的类型，存储器系统命令可以包括针对读或写命令的激活命令，以及一个或多个读或写列命令。如下面进一步说明的，XDR存储器命令采用两个写列命令，而DDR存储器命令只采用一个列命令。这样，XDR命令解码逻辑210采用列命令锁存212以跟踪给定的列命令是XDR存储器系统命令的第一个列命令还是第二个列命令。如下面进一步说明的，在变换成DDR存储器命令格式时放弃第二个列命令。

DDR命令编码逻辑220使用例如诸如下面的表1之类的变换表来输出对应的DDR格式的存储器系统命令。通过示例的方式，表1列出了从各种XDR命令(XDR Command)到DDR2/3命令(DDR2/3Command)的变换。

表1

以上变换示例假定XDR接口正在使用四突发(burst-of-four)列操作，其产生64字节的数据。作为一个特定的示例，可以使用128字节的高速缓存线，使得XDR存储器接口控制器可以针对每个激活命令使用两个列命令以传送128字节的数据。设置DDR2/3接口以使用八突发列操作。因此，放弃第二个XDR列命令，如所提到的。这通过使每个库(bank)具有一个锁存来实现，该库在发送XDR列命令时设置，并且在发送XDR激活命令时重置。放弃在设置列命令锁存212时到达的XDR列命令。

此外，XDR接口使得预充电命令最多可以比需要它们时提前三个周期发送。在正确的时间提供预充电取决于XDR处理器芯片。为了简化将这些命令变换到DDR接口的过程，在DDR存储器系统上使用自动预充电(例如根据DDR2规范)并且放弃XDR预充电。

DDR命令编码电路220将DDR命令221输出到DDR接口124(图1)用于经过第二链路转发到DDR存储器系统130。随同将存储器系统命令从第一格式转换成第二格式，命令转换和同步电路122控制与处理第二格式的存储器系统命令相关联的一个或多个信号的时序。如所示出的，DDR命令221选通命令延迟线路230，命令延迟线路230可以包括用于基于该命令是读命令还是写命令来为时序信号提供适当时序延迟的先入先出锁存链。通过DDR时序配置寄存器232提供读时序指示233和写时序指示235。JEDEC DDR规范定义了不同的时序模式，其中高速缓存等待时间(1atency)可以设置为不同的值，这些值表示例如在数据传送发生的列命令之后多长时间。随着例如系统开机，软件设置DDR时序配置寄存器232，并且依赖于所采用的DDR存储器系统配置。从命令延迟线路230输出的是数据流时序信号231，以及驱动片上驱动器终止控制240的信号。片上驱动器终止控制240将片上驱动器终止信号241输出到DDR接口124(图1)。

更特别地，采用可变延迟方案(命令延迟线路230)以在与读命令或写命令关联的数据到来时用信号表明数据流126(图1)，以及生成驱动片上驱动器终止控制所必需的信号。XDR命令被解码成片选信号(chip select)1和0、写使能和读使能，并且放置在寄存器的堆栈上，这些寄存器每一个都偏移一个时钟周期(也就是命令延迟线路230)。然后，以可编程的延迟从寄存器的堆栈读取已解码的命令。通过针对给定的命令类型以适当的延迟使命令通过来生成用于片上终止和用于具有一级或两级存储器的DDR接口的片上驱动器终止信号，该信号是对于四个(4)周期都为“ON”(开启)的信号，一个周期针对读命令或写命令的四个突发中的一个突发。

还在地址字段选择逻辑250处接收XDR命令201，地址字段选择逻辑250根据命令的类型(例如激活命令或列命令)来选择与DDR命令相关联的地址的地址比特。比特选择采用DDR大小配置寄存器252，该寄存器252能够在系统开机时由软件设置。该配置寄存器保存对DDR存储器系统的配置的指示并且提供对所接收的地址中哪些比特需要用于转发到DDR接口的指示。

图3描述了对特定的DDR2存储器配置的行和列地址选择的一个实施例。如所示出的，根据该配置，对于DDR格式的地址(也就是比特13∶0或14∶0)从XDR格式的关联地址选择14或15个行地址比特(ROWADR)，并且选择7或8个列地址比特(COLADR)(例如比特9∶3或11、9∶3)。类似地，同样根据该配置来选择库(BANK)比特。图3中示出的DDR2示例是JEDEC标准配置。库配置是指DDR双列直插存储器模块(DIMM)的库数量，在DIMM内组织存储器芯片。XDR存储器典型地组织成8个库。对于列地址比特，在访问DDR存储器时，自动写入或获取8拍的数据，并且这样，底部的三个列地址是自动的。因此，丢弃COLADR(2∶0)比特，并且在变换时，从XDR接口列地址选择COLADR(9∶3)比特。由于JEDEC规范，列地址比特10不用作DDR2中的地址比特，并且这样，从XDR接口处的列地址选择比特11。

通过另一个示例的方式，图4-图6示出了用于将XDR读、写和刷新命令以及关联地址变换成对应的DDR2/3命令和关联地址的时序图。

从图4开始，示出了用于读命令变换的时序图。周期是指转换芯片时钟周期，其在一个示例中等于存储器系统的DDR2/3时钟周期。在这一示例中，在周期1中，从XDR接口114(图1)接收激活命令和地址。在周期2中，对XDR激活命令进行解码，对DDR2/3命令进行编码，并且选择DDR2/3行地址。在周期3中，将激活命令随同行地址和库选择比特一起发送到DDR2/3接口124(图1)。根据用于DDR格式的JEDEC标准时序，周期4和周期5不用于处理这一特定的命令/地址；但是，可以采用这些周期来处理在转换芯片处接收的另一命令。

在周期6中从XDR接口接收第一读列命令，并且对这一第一XDR读列命令进行解码，对对应的DDR2/3读列命令进行编码(也就是进行生成)，并且选择DDR2/3列地址比特。在周期8中，从XDR接口接收第二列命令，将第一读列命令发送到DDR2/3接口，并且将列地址和库选择发送到DDR2/3接口。由于如上所述，DDR存储器采用8拍访问(其与采用4拍地址的XDR存储器形成对比)，因此在周期9中，丢弃第二XDR列命令，原因是不需要它了。为了从DDR存储器得到8拍的数据，存储器接口控制器112(图1)配置为发送激活命令和两个列命令。此外，存储器接口控制器配置为设置时序参数，从而满足诸如RAS到CAS延迟时间(tRCD)之类的DDR2/3时序要求。

根据JEDEC规范，周期10、11和12是在数据从DDR接口返回之前的延迟周期。在周期13中，将转换芯片和非访问的DDR2/3DIMM片上驱动器终止被打开为ON，并且在周期14中，将读时序信号发送到数据流逻辑，1拍和2拍数据(d1-2)到达DDR2/3接口上，并且片上驱动器终止信号保持为ON。在周期15中，第一拍数据(D1)到达数据流126。同样，数据流中的一拍数据等于DDR2/3接口上的两拍数据。此外，在DDR2/3接口上接收3拍和4拍(d3-4)，并且片上驱动器终止保持为ON。在周期16中，转换芯片和非访问的片上驱动器终止保持为ON，第二拍数据(D2)到达数据流，并且5拍和6拍数据(d5-6)从DDR存储器系统到达DDR2/3接口上。在周期17中，转换芯片和非访问的片上驱动器终止关闭，第三拍数据(D3)到达数据流逻辑，并且7拍和8拍数据(d7-8)到达DDR2/3接口上。在周期18中，第四拍数据(D4)到达转换芯片的数据流。

图5示出了写命令变换的一个时序图示例。在这一示例中，在周期1中从XDR接口接收激活写命令和行地址。在周期2中，对XDR激活命令进行解码，编码或生成对应的DDR2/3命令，并且选择DDR2/3行地址。在周期3中，将激活命令以及行地址和库选择信号发送到DDR2/3接口。没有使用周期4和周期5。

在周期6中，从XDR接口接收第一写列命令。在周期7中，对第一XDR写列命令进行解码，对DDR2/3写列命令进行编码，并且选择DDR2/3列地址。在周期8中，从XDR接口接收第二列命令(CM2)，将第一写列命令(WRT)以及列地址和库选择信号发送到DDR2/3接口。在周期9中，丢弃第二XDR列命令。

在周期11中，将写时序信号发送到数据流逻辑以使数据流得知写数据将转移通过转换芯片。在周期12中，第一拍数据(D1)到达数据流(其中数据流中的一拍等于DDR2/3接口上的两拍数据)，并且非目的地DDR2/3片上驱动器终止被打开为ON。在周期13中，第二拍数据(D2)到达数据流，非目的地DDR2/3片上驱动器终止保持为ON，并且将1拍和2拍数据(d1-2)发送到DDR2/3接口。在周期14中，第三拍数据(D3)到达数据流，非目的地DDR2/3片上驱动器终止保持为ON，并且将3拍和4拍数据(d3-4)发送到DDR2/3接口。在周期15中，第四拍数据(D4)到达数据流，非目的地DDR2/3片上驱动器终止保持为ON，并且将5拍和6拍数据(d5-6)发送到DDR2/3接口。在周期16中，非目的地DDR2/3DIMM片上驱动器终止关闭，并且将7拍和8拍数据(d7-8)发送到DDR2/3接口。

图6描述了对从XDR格式到DDR2/3格式的刷新命令转换的时序控制的一个实施例。在周期1中，在XDR接口处接收刷新命令。在周期2中，对XDR刷新命令进行解码，并且对DDR2/3命令进行编码，就是说，例如根据上面讨论的表1生成特定的DDR2/3刷新命令格式。然后，在周期3中将这一刷新命令发送到DDR2/3接口。

尽管这里已经示出并详细描述了优选的实施例，但是对本领域普通技术人员来说很明显的是，在不偏离本发明的精神的情况下，可以进行各种修改、添加、替换等等，并且因此认为这些修改、添加、替换等等都在所附权利要求书中所限定的本发明的范围内。

Claims (24)

1.一种命令转换方法，包括：

接收第一命令格式的存储器系统命令，所述第一命令格式包括极限数据速率XDR命令格式；以及

通过转换芯片自动将所述第一命令格式的所述存储器系统命令变换成第二命令格式，所述第二命令格式包括双倍数据速率DDR命令格式，包括：

采用列命令锁存来自动将所述第一命令格式的所述存储器系统命令变换成所述第二命令格式，并且采用所述列命令锁存来针对丢弃XDR格式的所述存储器系统命令的关联地址的第二XDR列命令而进行识别；以及

由所述第二命令格式的所述存储器系统命令选通命令延迟线路，所述命令延迟线路输出一个或多个时序信号，所述一个或多个时序信号实现对所述第二命令格式的所述存储器系统命令的处理。

2.根据权利要求1所述的命令转换方法，进一步包括将所述第二命令格式的所述存储器系统命令转发到连接到DDR存储器的DDR存储器系统接口。

3.根据权利要求2所述的命令转换方法，其中控制与处理所述第二命令格式的所述存储器系统命令相关联的一个或多个信号的时序还包括控制所述转换芯片内的数据流时序信号和用于实现处理所述第二命令格式的所述存储器系统命令的DDR存储器的片上驱动器终止信号。

4.根据权利要求1所述的命令转换方法，其中通过极限输入/输出XIO链路接收所述存储器系统命令，所述XIO链路由XDR存储器接口控制器进行控制，并且其中所述方法进一步包括通过所述XDR存储器接口控制器调节所述存储器系统命令的至少一个时序参数，从而满足所述第二命令格式的所述存储器系统命令的DDR时序要求。

5.根据权利要求1所述的命令转换方法，其中所述第一命令格式的所述存储器系统命令包括XDR格式的关联地址和第一命令，并且其中所述第二命令格式的所述存储器系统命令包括DDR格式的关联地址和第二命令。

6.根据权利要求5所述的命令转换方法，进一步包括从所述XDR格式的所述关联地址选择地址比特用于所述DDR格式的所述关联地址中，其中所述选择地址比特包括参考DDR大小配置寄存器来确定要将所述XDR格式的所述关联地址的哪些行地址比特和列地址比特包括在所述DDR格式的所述关联地址中。

7.根据权利要求5所述的命令转换方法，其中所述变换进一步包括参考DDR时序配置寄存器来根据所述第二命令格式的所述存储器系统命令确定周期延迟，用于生成与处理所述第二命令格式的所述存储器系统命令相关联的数据流时序信号或片上驱动器终止信号中的至少一个信号，所述周期延迟依赖于所述存储器系统命令是读命令还是写命令。

8.根据权利要求5所述的命令转换方法，其中所述存储器系统命令是存储器系统写命令或存储器系统读命令中的一种，并且其中所述变换包括在变换到所述DDR格式的所述存储器系统命令的关联地址时，自动从所述XDR格式的所述存储器系统命令的关联地址丢弃第二XDR列命令。

9.根据权利要求8所述的命令转换方法，其中通过极限输入/输出XIO链路接收所述存储器系统命令，并且其中所述方法进一步包括将所述第二命令格式的所述存储器系统命令转发到DDR链路，并且其中所述方法进一步包括对于存储器系统读命令，针对所述DDR链路上的两拍数据，返回所述XIO链路上的一拍数据，并且其中所述方法进一步包括对于存储器系统写命令，针对所述XIO链路上的一拍数据，驱动所述DDR链路上的两拍数据。

10.根据权利要求1所述的命令转换方法，其中所述DDR命令格式是DDR2命令格式或DDR3命令格式中的一种。

11.一种用于接口连接采用第一命令格式的处理器和采用第二命令格式的存储器的设备，所述设备包括：

转换电路，适合于将采用第一命令格式的处理器连接到采用第二命令格式的存储器，所述转换电路：

从所述处理器以接收所述第一命令格式的存储器系统命令，所述第一命令格式包括极限数据速率XDR命令格式；以及

自动将所述第一命令格式的所述存储器系统命令变换成第二命令格式，所述第二命令格式包括双倍数据速率DDR格式；

其中所述转换电路进一步包括命令转换和同步电路，所述命令转换和同步电路包括：

用于从所述处理器接收所述第一命令格式的所述存储器系统命令并自动将所述存储器系统命令从所述第一命令格式变换成所述第二命令格式的XDR命令解码逻辑和DDR命令编码逻辑，其中所述XDR命令解码逻辑采用列命令锁存来自动将所述第一命令格式的所述存储器系统命令变换成所述第二命令格式，并且其中采用所述列命令锁存来针对丢弃XDR格式的所述存储器系统命令的关联地址的第二XDR列命令而进行识别；以及

由所述第二命令格式的所述存储器系统命令选通的命令延迟线路，所述命令延迟线路输出一个或多个时序信号，所述一个或多个时序信号实现对所述第二命令格式的所述存储器系统命令的处理。

12.根据权利要求11所述的设备，其中所述转换电路实现为适合于将所述处理器连接到所述存储器的转换芯片。

13.根据权利要求11所述的设备，其中所述第一命令格式包括XDR格式的关联地址和第一命令，所述第二命令格式包括DDR格式的关联地址和第二命令。

14.根据权利要求11所述的设备，其中通过连接到所述命令转换和同步电路的极限输入/输出XIO链路接收所述存储器系统命令，所述XIO链路由与所述处理器相关联的XDR存储器接口控制器进行控制，并且其中所述设备进一步包括连接到所述命令转换和同步电路的DDR接口，所述DDR接口实现将所述第二命令格式的所述存储器系统命令转发到所述存储器。

15.根据权利要求14所述的设备，其中所述一个或多个时序信号包括用于所述转换电路的数据流时序信号和用于所述存储器的片上驱动器终止信号。

16.根据权利要求11所述的设备，其中通过极限输入/输出XIO链路从所述处理器接收所述存储器系统命令，所述XIO链路由与所述处理器相关联的XDR存储器接口控制器进行控制，并且其中所述XDR存储器接口控制器调节所述第一命令格式的所述存储器系统命令的至少一个时序参数，从而满足所述第二命令格式的所述存储器系统命令的DDR时序要求。

17.根据权利要求11所述的设备，其中所述第一命令格式的所述存储器系统命令包括XDR格式的关联地址和第一命令，并且所述第二命令格式的所述存储器系统命令包括DDR格式的关联地址和第二命令，并且其中所述转换电路包括地址字段选择逻辑，其从XDR格式的关联地址选择地址比特用于DDR格式的关联地址中，所述地址字段选择逻辑参考DDR大小配置寄存器来确定要基于所述存储器的配置来将XDR格式的所述关联地址的哪些行地址比特和列地址比特包括在DDR格式的所述关联地址中。

18.根据权利要求11所述的设备，其中所述转换电路进一步包括数据流路径，所述数据流路径连接在与所述处理器相关联的XDR数据接口和连接到所述存储器的所述转换电路的DDR接口之间，并且其中所述转换电路生成数据流时序信号，所述数据流时序信号用于实现将数据从所述存储器读取到所述处理器的传输或者将数据从所述处理器写入到所述存储器的传输中的至少一个。

19.一种命令转换系统，包括：

处理器，适合于生成第一命令格式的存储器系统命令，所述第一命令格式包括极限数据速率XDR命令格式；

存储器，可由第二命令格式的存储器系统命令访问，所述第二命令格式包括双倍数据速率DDR格式；以及

转换电路，连接到所述处理器和所述存储器，用于将从所述处理器接收的所述第一命令格式的存储器系统命令变换成用于转发到所述存储器的所述第二命令格式的存储器系统命令；

其中所述转换电路进一步包括命令转换和同步电路，所述命令转换和同步电路包括：

用于从所述处理器接收所述第一命令格式的所述存储器系统命令并自动将所述存储器系统命令从所述第一命令格式变换成所述第二命令格式的XDR命令解码逻辑和DDR命令编码逻辑，其中所述XDR命令解码逻辑采用列命令锁存来自动将所述第一命令格式的所述存储器系统命令变换成所述第二命令格式，并且其中采用所述列命令锁存来针对丢弃XDR格式的所述存储器系统命令的关联地址的第二XDR列命令而进行识别；以及

由所述第二命令格式的所述存储器系统命令选通的命令延迟线路，所述命令延迟线路输出一个或多个时序信号，所述一个或多个时序信号实现对所述第二命令格式的所述存储器系统命令的处理。

20.根据权利要求19所述的命令转换系统，其中所述处理器通过极限输入/输出XIO链路连接到所述转换电路，并且其中所述转换电路通过DDR链路连接到所述存储器，并且其中所述转换电路是转换芯片。

21.根据权利要求20所述的命令转换系统，其中所述第一命令格式包括XDR格式的关联地址和第一命令，所述第二命令格式包括DDR格式的关联地址和第二命令。

22.根据权利要求19所述的命令转换系统，其中通过连接到所述命令转换和同步电路的极限输入/输出XIO链路接收所述存储器系统命令，所述XIO链路由与所述处理器相关联的XDR存储器接口控制器进行控制，并且其中所述转换电路进一步包括连接到所述命令转换和同步电路的DDR接口，所述DDR接口实现将所述第二命令格式的所述存储器系统命令转发到所述存储器，并且其中所述一个或多个时序信号包括用于所述转换电路的数据流时序信号或用于所述存储器的片上驱动器终止信号中的至少一个信号。

23.根据权利要求19所述的命令转换系统，其中通过极限输入/输出XIO链路从所述处理器接收所述存储器系统命令，所述XIO链路由与所述处理器相关联的XDR存储器接口控制器进行控制，并且其中所述XDR存储器接口控制器调节所述第一命令格式的所述存储器系统命令的至少一个时序参数，从而满足所述第二命令格式的所述存储器系统命令的DDR时序要求。

24.根据权利要求19所述的命令转换系统，其中所述第一命令格式的所述存储器系统命令包括XDR格式的关联地址和第一命令，并且其中所述第二命令格式的所述存储器系统命令包括DDR格式的关联地址和第二命令，并且其中所述转换电路包括地址字段选择逻辑，其从XDR格式的所述关联地址选择地址比特用于DDR格式的所述关联地址中，所述地址字段选择逻辑参考DDR大小配置寄存器来确定要基于所述存储器的配置来将XDR格式的所述关联地址的哪些行地址比特和列地址比特包括在DDR格式的所述关联地址中。

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