CN101299425B - 蚀刻引线框结构 - Google Patents
蚀刻引线框结构 Download PDFInfo
- Publication number
- CN101299425B CN101299425B CN2008100952184A CN200810095218A CN101299425B CN 101299425 B CN101299425 B CN 101299425B CN 2008100952184 A CN2008100952184 A CN 2008100952184A CN 200810095218 A CN200810095218 A CN 200810095218A CN 101299425 B CN101299425 B CN 101299425B
- Authority
- CN
- China
- Prior art keywords
- frame structure
- lead frame
- groove
- thin part
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 claims description 54
- 238000000034 method Methods 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 19
- 238000000465 moulding Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 7
- 238000013459 approach Methods 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 150000001879 copper Chemical class 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000010953 base metal Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000003760 hair shine Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000005272 metallurgy Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4828—Etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
- H01L2924/15747—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Manufacturing & Machinery (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
公开了一种引线框结构。该引线框结构包括具有第一薄部分和第一厚部分的第一引线框结构部分,其中第一薄部分由第一凹槽部分地限定。该引线框结构还包括具有第二薄部分和第二厚部分的第二引线框结构部分,其中第二薄部分由第二凹槽部分地限定。第一薄部分面对第二凹槽,且第二薄部分面对第一凹槽。
Description
背景技术
典型的半导体管芯封装包含引线框结构、贴装于该引线框结构的管芯附连焊盘上的半导体管芯、以及模制材料。该引线框结构通常被蚀刻成凹槽,以便使该模制材料锁定到该引线框结构。在常规的引线框结构中,蚀刻凹槽互相面对。其一个例子如图2(a)所示。
这种常规的半导体管芯封装是有用的。然而,减小半导体管芯封装的尺寸或增大管芯附连焊盘的尺寸是令人期望的。通过将半导体管芯做得更小,该半导体管芯封装可以被用在更小的电子器件中。通过增大管芯附连焊盘的尺寸,可使用大的半导体管芯。如果该半导体管芯包含功率晶体管,则该较大的半导体管芯可以比较小的半导体管芯具备更高的额度电流。
本发明的实施例以单独或集合方式解决这些问题。
简短概要
本发明的各个实施方式涉及引线框结构,包括该引线框的半导体管芯封装,及用于制造该引线框结构和该半导体管芯封装的方法。
本发明的一个实施方式涉及包括由第一薄部分及第一厚部分组成的第一引线框结构部分的引线框结构。该第一薄部分由第一凹槽部分地限定。该引线框结构也包括由第二薄部分及第二厚部分组成的第二引线框结构部分。该第二薄部分由第二凹槽部分地限定。第一薄部分朝向第二凹槽,且第二薄部分朝向第一凹槽。
本发明的另一实施方式涉及包括引线框结构的半导体管芯封装,该引线框结构包括由第一薄部分和第一厚部分组成的第一引线框结构部分。该第一薄部分由第一凹槽部分地限定,而该第一引线框结构部分是引线。该引线框结构具有由第二薄部分和第二厚部分组成的第二引线框结构部分。该第二薄部分由第二凹槽部分地限定。该第二引线框结构部分是管芯附连焊盘。第一薄部分朝向第二凹槽,且第二薄部分朝向第一凹槽。半导体管芯是位于管芯附连焊盘上的,且模制材料至少在该引线框结构的一部分及该半导体管芯周围形成。
本发明的又一实施方式涉及一种方法,包括:获得包括第一引线框结构前驱体部分及第二引线框结构前驱体部分的引线框结构前驱体;在第一引线框结构前驱体部分形成第一凹槽,藉此该第一引线框结构前驱体部分此后具有第一厚部分及第一薄部分;以及在第二引线框结构前驱体部分中形成第二凹槽。该第二引线框结构前驱体部分此后具有第二厚部分及第一薄部分。第一薄部分朝向第二凹槽,且第二薄部分朝向成形的引线框结构中的第一凹槽。
然而本发明的再一实施方式涉及用于形成半导体管芯封装的方法。该方法包括根据该上述方法形成引线框结构,且将半导体管芯附连至该第二引线框结构部分。模制材料也可能在该引线框结构及该半导体管芯周围浇铸。
下文对本发明的这些及其它实施方式进行进一步详细描述。
附图简要说明
图1示出根据本发明实施方式的引线框结构的一部分的横截面侧视图。
图2(a)示出常规的引线框结构的一部分的横截面侧视图。
图2(b)示出根据本发明实施方式的引线框结构的一部分的横截面侧视图。
图3(a)示出常规的引线框结构的一部分的横截面侧视图。
图3(b)示出常规的引线框结构的俯视图。
图4(a)示出根据本发明实施方式的引线框结构的一部分的横截面侧视图。
图4(b)示出根据本发明实施方式的引线框结构的俯视图。
图5(a)-5(c)分别示出引线框结构的俯视图、仰视图及侧视图。
图6(a)-6(e)示出可在形成根据本发明实施方式的引线框结构时使用的工艺步骤。
图7示出半导体管芯封装的横截面侧视图。
在附图中,相同附图标记指示相同元件,且对相同元件的描述可以或可以不重复。
详细说明
公开了一种引线框结构。该引线框结构包括具有第一薄部分和第一厚部分的第一引线框结构部分,其中该第一薄部分由第一凹槽部分地限定。它还包括具有第二薄部分和第二厚部分的第二引线框部分,其中该第二薄部分由第二凹槽部分地限定。第一薄部分朝向第二凹槽,且第二薄部分朝向第一凹槽。
图1示出了引线框结构10的一部分,包括通过间隙14互相分离的第一引线框结构部分10(a)及第二引线框结构部分10(b)。该间隙14在本发明的一些实施方式中优选地至少是约6密耳。
该第一引线框结构部分10(a)可以是一根引线,诸如栅极或源极引线,而该第二引线框结构部分10(b)可包括用于支撑半导体管芯(未示出)的管芯附连焊盘。该第二引线框结构部分10(b)也可包含漏极引线。该间隙14使第一和第二引线框结构部分10(a)、10(b)互相电绝缘。
该第一引线框结构部分10(a)包括第一表面10(a)-1和与该第一表面10(a)-1相反的第二表面10(a)-2。第一表面10(a)-1可连接到导线或导电夹,该导线或导电夹又连接到将被贴装于第二引线框结构部分10(b)的第一表面10(b)-1上的半导体管芯(未示出)。该第一表面10(b)-1可能是管芯附连焊盘,且可容纳一个半导体管芯。
该第一引线框结构部分10(a)还包括第一内凹槽10(a)-3及外凹槽10(a)-4。它还包括第一厚部分10(a)′及由该内凹槽10(a)-3部分地限定的第一薄部分10(a)″。第一薄部分10(a)″的厚度约可小于第一厚部分10(a)′的厚度的50%。在较佳实施方式中,第一薄部分10(a)″的厚度约在第一厚部分10(a)′的厚度的20%-50%之间。此外,第一薄部分10(a)″的长度在本发明的实施方式中约可小于20密耳,或甚至12密耳。第一薄部分10(a)″的长度在一些实施方式中也可约大于1密耳。
该第二引线框结构部分10(b)包括第一表面10(b)-1及与该第一表面10(b)-1相反的第二表面10(b)-2。该第二引线框结构部分10(b)还包含第二内凹槽10(b)-3。它还包括第二厚部分10(b)′及由该内凹槽10(b)-3部分地限定的第二薄部分10(b)″。第二薄部分10(b)″的厚度约可小于第二厚部分10(b)′的厚度的50%。在较佳实施方式中,第二薄部分10(b)″的厚度约在第二厚部分10(b)′的厚度的20%-50%之间。此外,第二薄部分10(b)″(或悬垂物)的长度在本发明的实施方式中约可小于20密耳,或甚至12密耳。第二薄部分10(b)″的长度在一些实施方式中也可约大于1密耳。
如图1所示,第一引线框结构部分10(a)中的第一薄部分10(a)″朝向(例如,在与表面10(a)-1及10(b)-1平行的水平方向上)第二引线框结构部分10(b)的第二内凹槽10(b)-3。第二引线框结构部分10(b)的第二薄部分10(b)″朝向(例如,在与表面10(a)-1及10(b)-1平行的水平方向上)第一引线框结构部分10(a)的第一内凹槽10(a)-3。由图1显然可见,这种构造可使第一引线框结构部分10(a)与第二引线框结构部分10(b)相对其它构造情况下互相靠得更近。虽然图1中的例子示出第一引线框结构部分10(a)中的第一薄部分10(a)″相对于第二引线框结构部分10(b)的第二薄部分10(b)″处于非重叠位置,但在其它实施方式中该第一与第二薄部分10(a)″与10(b)″可以垂直重叠且仍可以互相电学绝缘。这可使第二引线框结构部分10(b)中的管芯附连焊盘相对其它情况下更大。
该第二引线框结构部分10(b)中的管芯附连焊盘可任选地包括许多孔(未示出)。如同凹槽10(a)-3、10(b)-3、10(a)-4一样,它们可被用来将引线框结构10锁定到模制材料(未示出)。
在需要时,该引线框结构10可以被涂覆一层或更多层材料。例如,引线框10可包括诸如铜或铜合金的基底金属。该基底金属可被涂覆一层或更多层锡球下金属薄膜(underbump metallurgy)。例如,可在铜引线框结构上预镀NiPd。该引线框结构的总厚度可以变化。例如,在一些实施方式中,该引线框结构的厚度可以是约8密耳(或比这多或比这少)。
图2(a)示出包括第一引线框结构部分18(a)与第二引线框结构部分18(b)的常规引线框结构18。如图所示,第一与第二薄部分18(a)-1与18(b)-2互相面对。因此,最小间隔可以是d1,且该间隙可以是引线框结构18的厚度的80%。
相比之下,图2(b)示出根据本发明的一个实施方式的引线框结构10。它包括如上所述的第一引线框结构部分10(a)及第二引线框结构部分10(b)。如图2(b)所示,与图2(a)中的引线框结构10相比,第一及第二引线框结构部分10(a)、10(b)上的点10(a)-5和10(b)-5之间的间隔可以分别被减小。例如,将图2(a)中的间隔d1与图2(b)中的间隔d2作比较。这种特殊的构造可使得第二引线框结构部分10(b)中的DAP(管芯附连焊盘)的尺寸增大,或者可制造更小的半导体管芯封装。
图3(a)和图3(b)分别示出常规的引线框结构的一部分以及该引线框结构18的俯视图。
图4(a)和图4(b)分别示出根据本发明的实施方式的引线框结构10的一部分以及该引线框结构10的俯视图。
与图3(a)和图3(b)相比,图4(a)中第二引线框结构部分10(b)中的管芯附连焊盘比图3(a)中示出的第二引线框结构部分18(b)中的管芯附连焊盘大。该相对管芯附连焊盘尺寸也在分别示出常规引线框结构及根据本发明实施方式的引线框结构的俯视图的图3(b)和图4(b)中示出。
图5(a)-5(b)分别示出引线框结构10的仰视图和俯视图。图5(c)示出图5(a)-5(b)中示出的引线框结构10的横截面侧视图。
制造上述引线框结构10的方法可以参考图6(a)-6(e)进行说明。
图6(a)示出两侧都涂覆光致抗蚀剂层104的铜框112(即,引线框结构前驱体的一个示例)。该铜框112可以用任何适当的方式获得(例如,冲压、蚀刻等)。此外,任何适当的光致抗蚀剂材料(例如,负性光致抗蚀剂)及任何适当的光致抗蚀剂沉积工艺(例如,旋转式涂覆、滚筒式涂覆等)可用来形成光致抗蚀剂层104。
图6(b)示出光致抗蚀剂层104被穿过掩模106的光108曝光。该掩模106包括光能够穿过以照射到光致抗蚀剂104的光透射区110以及光不能够穿过的不透射区。光致抗蚀剂层104中的曝光区102对应于掩模106中的光透射区110。曝光区102此后可呈现为可在显影溶液或显影材料中溶解。
图6(c)示出被显影后的光致抗蚀剂层104。如图所示,间隙114在光致抗蚀剂层104被显影的位置被示出。
图6(d)示出如何使用蚀刻方法来蚀刻该铜框以形成引线框结构10。任何适当的蚀刻工艺可用于本发明的实施方式中。例如,常规的湿法或干法蚀刻工艺可用于本发明的实施方式中。蚀刻可在该铜框的两侧同时或顺序地形成u型槽或凹槽。较佳地,蚀刻深度比该铜框厚度的50%大(例如60%)。
图6(e)示出在光致抗蚀剂层104被剥离后具有第一和第二引线框结构部分10(a)、10(b)的引线框结构10。任何适当的剥离溶液可以用来从该引线框结构上剥离该光致抗蚀剂层104。
引线框结构10形成后,它可被如上所述任选地镀膜,形成镀膜引线框结构。该引线框结构10此后可用来支撑半导体管芯封装中的半导体管芯。
图7示出包括先前描述的引线框结构10的半导体管芯封装100,其中半导体管芯40贴装于第二引线框结构部分10(b)上。焊料或其它粘合材料可用来将半导体管芯40贴装到第二引线框结构部分10(b)。该半导体管芯40可包括可通过接线44引线接合到第一引线框结构部分10(a)的接触区40(a)(例如,MOSFET中的源极区,或栅极区)。如图所示,该第二引线框结构部分10(b)可包括管芯附连焊盘及一个或更多个输出引线(例如,漏极引线),且该第一引线框结构部分10(a)可包括一个或更多个输入引线(例如,源极或漏极引线)。该管芯40的底部可与第二引线框结构部分10(b)电耦合,而该管芯40的顶部可与第一引线框结构部分10(a)电耦合。
模制材料42可至少在引线框结构10的一部分及该半导体管芯40周围形成。该模制材料42可包括基于环氧树脂的模制材料或其它适当的模制材料。常规的模制过程可用来对模制材料42进行定形。
该半导体管芯封装100可能是MLP(微引线封装)或有引线封装的形式。图7示出在引线框结构10中的引线不延伸超过模制材料42的横向表面的MLP类型封装。该引线框结构10的底表面和横向表面可与半导体管芯封装100中的邻近模制材料表面基本共面。
用于根据本发明较佳实施方式的半导体管芯封装中的半导体管芯包括垂直功率晶体管。例如在与本申请一样被转让给同一个受让人且为了所有目的被完整纳入于此以供参考的美国专利No.6,274,905及6,351,018中对示例性垂直功率晶体管进行描述。垂直功率晶体管包括VDMOS晶体管。VDMOS晶体管是具有两个或更多个由扩散形成的半导体区域的MOSFET。它具有一个源极区、一个漏极区、以及一个栅极。因为源极区和漏极区位于半导体管芯的相反表面,所以该器件是垂直的。栅极可以是沟槽栅极结构或平面栅极结构,且与源极区在同一个表面上形成。沟槽栅极结构是优选的,因为沟槽栅极结构比平面栅极结构更窄且占据更少空间。在运行期间,VDMOS器件中从源极区流向漏极区的电流与管芯表面基本正交。其它类型的器件可能只具有在管芯一个表面上的输入和在管芯另一个相反表面上的输出。其它适当的垂直器件可包括二极管。
如图7所示,该半导体管芯封装100可被贴装到电路衬底90(例如电路板)以形成电气组件。电气组件可包括无线电话系统、膝上型计算机、服务器计算机、电源等。
本发明的各个实施方式具有许多优点。例如,具有偏移的顶部和底部部分蚀刻区的引线框结构可对优质金属创建至少50%材料厚度的开口以供在邻近引线框结构部分之间形成金属空隙。这可使在维持相同的覆盖区域和封装尺寸下实现相对于常规的引线框结构更大的管芯附连焊盘尺寸。这可使更大的管芯能在更小的半导体管芯封装中提供。此外,由于有更多空间来附连管芯,由于管芯附连焊盘边缘与管芯边缘之间的距离增大了,更大的管芯附连焊盘改进了可制造性。
此外,通过提供更大的管芯附连焊盘,对分立器件而言,这可由于能够使用更大的管芯而导致RDSon性能被改进。使用现存MLP 2×2双DAP封装来执行计算。该计算结果如下表1示出。
如以下表2所示,使用在此描述的本发明的引线框结构,更大的管芯可以导致Rdson改进约20-22%。因而,本发明的各个实施方式提供了使用常规的引线框结构无法达到的有益效果。
任何“一”、“一个”或“该”的叙述旨在表示“一个或更多个”除非具体指定为相反情况。任何“第一”、“第二”等的叙述也可包括其它要素。
以上描述是示例性的而非限制性的。许多本发明的变体对本领域的技术人员在仔细查看本发明内容后是显而易见的。因此,本发明的范围不应参考以上说明来确定,而是应参考所附权利要求及它们的全部范围或等效方案来确定。
最后,任何一个或更多个实施方式的一个或更多个特征可在不背离本发明的精神和范围的情况下与来自其它实施方式的特征进行组合。
Claims (20)
1.一种引线框结构,包括:
由第一薄部分和第一厚部分组成的第一引线框结构部分,其中所述第一薄部分由第一凹槽部分地限定;以及
由第二薄部分和第二厚部分组成的第二引线框结构部分,其中所述第二薄部分由第二凹槽部分地限定;
其中所述第一薄部分面对所述第二凹槽,且所述第二薄部分面对所述第一凹槽。
2.如权利要求1所述的引线框结构,其特征在于,所述第一引线框结构部分包括一引线,且所述第二引线框结构部分包括一管芯附连焊盘。
3.如权利要求1所述的引线框结构,其特征在于,所述引线框结构含铜。
4.如权利要求1所述的引线框结构,其特征在于,所述第一薄部分的厚度小于所述第一厚部分的厚度的50%。
5.如权利要求1所述的引线框结构,其特征在于,所述第二薄部分的厚度小于所述第二厚部分的厚度的50%。
6.如权利要求1所述的引线框结构,其特征在于,所述第一凹槽和所述第二凹槽通过蚀刻形成。
7.一种半导体管芯封装,包括:
如权利要求1所述的引线框结构;以及
贴装于所述第二引线框结构部分的半导体管芯。
8.一种半导体管芯封装,包括:
引线框结构,包括:由第一薄部分和第一厚部分组成的第一引线框结构部分,其中所述第一薄部分由第一凹槽部分地限定,其中所述第一引线框结构部分是一引线;以及由第二薄部分和第二厚部分组成的第二引线框结构部分,其中所述第二薄部分由第二凹槽部分地限定,并且其中所述第二引线框结构部分是一管芯附连焊盘,其中所述第一薄部分面对所述第二凹槽,且所述第二薄部分面对所述第一凹槽;
位于所述管芯附连焊盘上的半导体管芯;以及
至少在所述引线框结构的一部分和所述半导体管芯周围形成的模制材料。
9.如权利要求8所述的半导体管芯封装,其特征在于,所述半导体管芯包括一功率晶体管。
10.如权利要求8所述的半导体管芯封装,其特征在于,所述半导体管芯包括一垂直功率晶体管。
11.如权利要求8所述的半导体管芯封装,进一步包括在所述半导体管芯与所述引线之间形成的引线接合。
12.一种电气组件,包括如权利要求11所述的半导体管芯封装。
13.一种形成引线框结构的方法,所述方法包括`
获得包括第一引线框结构部分和第二引线框结构部分的引线框结构前驱体;
在所述第一引线框结构部分中形成第一凹槽,籍此所述第一引线框结构部分此后具有第一厚部分和第一薄部分;
在所述第二引线框结构部分中形成第二凹槽,籍此所述第二引线框结构部分此后具有第二厚部分和第二薄部分;
其中在已形成的引线框结构中,所述第一薄部分面对所述第二凹槽,且所述第二薄部分面对所述第一凹槽。
14.如权利要求13所述的方法,其特征在于,所述第一和第二凹槽通过蚀刻形成。
15.如权利要求13所述的方法,其特征在于,所述第一和第二凹槽在相同的蚀刻过程中形成。
16.如权利要求13所述的方法,进一步包括对所述引线框结构镀膜。
17.如权利要求13所述的方法,其特征在于,所述第一引线框结构部分包括一引线,且所述第二引线框结构部分包括一管芯附连焊盘。
18.一种形成半导体管芯封装的方法,包括:
根据如权利要求13所述的方法形成引线框结构;以及
将半导体管芯附连到所述第二引线框结构部分。
19.如权利要求18所述的方法,包括:
至少在所述引线框结构的一部分和所述半导体管芯周围形成模制材料。
20.如权利要求19所述的方法,其特征在于,所述半导体管芯包括一垂直功率MOSFET。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/737,630 US7683463B2 (en) | 2007-04-19 | 2007-04-19 | Etched leadframe structure including recesses |
US11/737,630 | 2007-04-19 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101299425A CN101299425A (zh) | 2008-11-05 |
CN101299425B true CN101299425B (zh) | 2012-07-18 |
Family
ID=39871368
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2008100952184A Expired - Fee Related CN101299425B (zh) | 2007-04-19 | 2008-04-18 | 蚀刻引线框结构 |
Country Status (3)
Country | Link |
---|---|
US (2) | US7683463B2 (zh) |
CN (1) | CN101299425B (zh) |
TW (1) | TWI492351B (zh) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9263315B2 (en) * | 2010-03-30 | 2016-02-16 | Dai Nippon Printing Co., Ltd. | LED leadframe or LED substrate, semiconductor device, and method for manufacturing LED leadframe or LED substrate |
US8933548B2 (en) | 2010-11-02 | 2015-01-13 | Dai Nippon Printing Co., Ltd. | Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements |
CN102738024A (zh) * | 2011-04-01 | 2012-10-17 | 飞思卡尔半导体公司 | 半导体封装及其引线框 |
EP2523211B1 (en) * | 2011-05-10 | 2019-10-23 | Nexperia B.V. | Leadframe and method for packaging semiconductor die |
JP6291713B2 (ja) * | 2013-03-14 | 2018-03-14 | 日亜化学工業株式会社 | 発光素子実装用基体及びそれを備える発光装置、並びにリードフレーム |
CN104659197B (zh) * | 2013-11-26 | 2017-11-07 | 展晶科技(深圳)有限公司 | 发光二极管封装体 |
US9397029B1 (en) * | 2015-06-29 | 2016-07-19 | Alpha And Omega Semiconductor Incorporated | Power semiconductor package device having locking mechanism, and preparation method thereof |
JP6603538B2 (ja) * | 2015-10-23 | 2019-11-06 | 新光電気工業株式会社 | リードフレーム及びその製造方法 |
WO2018063154A1 (en) * | 2016-09-27 | 2018-04-05 | Intel Corporation | 3d stacked-in-recess system in package |
JP6748303B2 (ja) * | 2016-11-11 | 2020-08-26 | ルミレッズ ホールディング ベーフェー | リードフレーム製造方法 |
JP6757274B2 (ja) * | 2017-02-17 | 2020-09-16 | 新光電気工業株式会社 | リードフレーム及びその製造方法 |
JP6772087B2 (ja) * | 2017-02-17 | 2020-10-21 | 新光電気工業株式会社 | リードフレーム及びその製造方法 |
US20210398871A1 (en) * | 2020-06-18 | 2021-12-23 | Intel Corporation | Integrated circuit heat spreader including sealant interface material |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1685504A (zh) * | 2002-09-30 | 2005-10-19 | 费查尔德半导体有限公司 | 包含漏极夹的半导体管芯封装 |
Family Cites Families (53)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4890153A (en) | 1986-04-04 | 1989-12-26 | Fairchild Semiconductor Corporation | Single bonding shelf, multi-row wire-bond finger layout for integrated circuit package |
US5327325A (en) | 1993-02-08 | 1994-07-05 | Fairchild Space And Defense Corporation | Three-dimensional integrated circuit package |
US6462578B2 (en) * | 1993-08-03 | 2002-10-08 | Btr, Inc. | Architecture and interconnect scheme for programmable logic circuits |
US5646446A (en) | 1995-12-22 | 1997-07-08 | Fairchild Space And Defense Corporation | Three-dimensional flexible assembly of integrated circuits |
US6143981A (en) | 1998-06-24 | 2000-11-07 | Amkor Technology, Inc. | Plastic integrated circuit package and method and leadframe for making the package |
US6133634A (en) | 1998-08-05 | 2000-10-17 | Fairchild Semiconductor Corporation | High performance flip chip package |
US6424035B1 (en) | 1998-11-05 | 2002-07-23 | Fairchild Semiconductor Corporation | Semiconductor bilateral switch |
KR100335480B1 (ko) | 1999-08-24 | 2002-05-04 | 김덕중 | 칩 패드가 방열 통로로 사용되는 리드프레임 및 이를 포함하는반도체 패키지 |
KR100335481B1 (ko) | 1999-09-13 | 2002-05-04 | 김덕중 | 멀티 칩 패키지 구조의 전력소자 |
US6720642B1 (en) | 1999-12-16 | 2004-04-13 | Fairchild Semiconductor Corporation | Flip chip in leaded molded package and method of manufacture thereof |
KR100421774B1 (ko) * | 1999-12-16 | 2004-03-10 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 및 그 제조 방법 |
KR100583494B1 (ko) * | 2000-03-25 | 2006-05-24 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 |
US6989588B2 (en) | 2000-04-13 | 2006-01-24 | Fairchild Semiconductor Corporation | Semiconductor device including molded wireless exposed drain packaging |
US6691257B1 (en) * | 2000-04-13 | 2004-02-10 | Stratus Technologies Bermuda Ltd. | Fault-tolerant maintenance bus protocol and method for using the same |
US7042068B2 (en) * | 2000-04-27 | 2006-05-09 | Amkor Technology, Inc. | Leadframe and semiconductor package made using the leadframe |
US6556750B2 (en) | 2000-05-26 | 2003-04-29 | Fairchild Semiconductor Corporation | Bi-directional optical coupler |
KR100370231B1 (ko) | 2000-06-13 | 2003-01-29 | 페어차일드코리아반도체 주식회사 | 리드프레임의 배면에 직접 부착되는 절연방열판을구비하는 전력 모듈 패키지 |
KR100403608B1 (ko) | 2000-11-10 | 2003-11-01 | 페어차일드코리아반도체 주식회사 | 스택구조의 인텔리젠트 파워 모듈 패키지 및 그 제조방법 |
KR100374629B1 (ko) | 2000-12-19 | 2003-03-04 | 페어차일드코리아반도체 주식회사 | 얇고 작은 크기의 전력용 반도체 패키지 |
US6469384B2 (en) | 2001-02-01 | 2002-10-22 | Fairchild Semiconductor Corporation | Unmolded package for a semiconductor device |
US6891257B2 (en) | 2001-03-30 | 2005-05-10 | Fairchild Semiconductor Corporation | Packaging system for die-up connection of a die-down oriented integrated circuit |
US6645791B2 (en) | 2001-04-23 | 2003-11-11 | Fairchild Semiconductor | Semiconductor die package including carrier with mask |
US6893901B2 (en) | 2001-05-14 | 2005-05-17 | Fairchild Semiconductor Corporation | Carrier with metal bumps for semiconductor die packages |
US7061080B2 (en) | 2001-06-11 | 2006-06-13 | Fairchild Korea Semiconductor Ltd. | Power module package having improved heat dissipating capability |
US6683375B2 (en) | 2001-06-15 | 2004-01-27 | Fairchild Semiconductor Corporation | Semiconductor die including conductive columns |
US6449174B1 (en) | 2001-08-06 | 2002-09-10 | Fairchild Semiconductor Corporation | Current sharing in a multi-phase power supply by phase temperature control |
US6774465B2 (en) | 2001-10-05 | 2004-08-10 | Fairchild Korea Semiconductor, Ltd. | Semiconductor power package module |
US6891256B2 (en) | 2001-10-22 | 2005-05-10 | Fairchild Semiconductor Corporation | Thin, thermally enhanced flip chip in a leaded molded package |
US6642738B2 (en) | 2001-10-23 | 2003-11-04 | Fairchild Semiconductor Corporation | Method and apparatus for field-effect transistor current sensing using the voltage drop across drain to source resistance that eliminates dependencies on temperature of the field-effect transistor and/or statistical distribution of the initial value of drain to source resistance |
US6674157B2 (en) | 2001-11-02 | 2004-01-06 | Fairchild Semiconductor Corporation | Semiconductor package comprising vertical power transistor |
US6566749B1 (en) | 2002-01-15 | 2003-05-20 | Fairchild Semiconductor Corporation | Semiconductor die package with improved thermal and electrical performance |
US6830959B2 (en) | 2002-01-22 | 2004-12-14 | Fairchild Semiconductor Corporation | Semiconductor die package with semiconductor die having side electrical connection |
US6867489B1 (en) | 2002-01-22 | 2005-03-15 | Fairchild Semiconductor Corporation | Semiconductor die package processable at the wafer level |
DE10392377T5 (de) | 2002-03-12 | 2005-05-12 | FAIRCHILD SEMICONDUCTOR CORP. (n.d.Ges.d. Staates Delaware) | Auf Waferniveau beschichtete stiftartige Kontakthöcker aus Kupfer |
US7122884B2 (en) | 2002-04-16 | 2006-10-17 | Fairchild Semiconductor Corporation | Robust leaded molded packages and methods for forming the same |
US6836023B2 (en) | 2002-04-17 | 2004-12-28 | Fairchild Semiconductor Corporation | Structure of integrated trace of chip package |
US6677672B2 (en) * | 2002-04-26 | 2004-01-13 | Semiconductor Components Industries Llc | Structure and method of forming a multiple leadframe semiconductor device |
US7061077B2 (en) * | 2002-08-30 | 2006-06-13 | Fairchild Semiconductor Corporation | Substrate based unmolded package including lead frame structure and semiconductor die |
US6943434B2 (en) | 2002-10-03 | 2005-09-13 | Fairchild Semiconductor Corporation | Method for maintaining solder thickness in flipchip attach packaging processes |
US6806580B2 (en) | 2002-12-26 | 2004-10-19 | Fairchild Semiconductor Corporation | Multichip module including substrate with an array of interconnect structures |
KR100958422B1 (ko) * | 2003-01-21 | 2010-05-18 | 페어차일드코리아반도체 주식회사 | 고전압 응용에 적합한 구조를 갖는 반도체 패키지 |
US7217594B2 (en) | 2003-02-11 | 2007-05-15 | Fairchild Semiconductor Corporation | Alternative flip chip in leaded molded package design and method for manufacture |
US6927483B1 (en) * | 2003-03-07 | 2005-08-09 | Amkor Technology, Inc. | Semiconductor package exhibiting efficient lead placement |
US6867481B2 (en) | 2003-04-11 | 2005-03-15 | Fairchild Semiconductor Corporation | Lead frame structure with aperture or groove for flip chip in a leaded molded package |
KR100526461B1 (ko) * | 2004-03-26 | 2005-11-08 | 주식회사 하이닉스반도체 | 메모리장치의 어드레스 래치회로 |
US7196313B2 (en) | 2004-04-02 | 2007-03-27 | Fairchild Semiconductor Corporation | Surface mount multi-channel optocoupler |
US7202106B2 (en) * | 2004-06-28 | 2007-04-10 | Semiconductor Components Industries, L.L.C. | Multi-chip semiconductor connector and method |
TWI236124B (en) * | 2004-06-30 | 2005-07-11 | Airoha Tech Corp | Multilayer leadframe module with embedded passive components and method of producing the same |
DE102004041904B4 (de) * | 2004-08-30 | 2011-08-18 | Infineon Technologies AG, 81669 | Verfahren zur Einstellung eines Serienwiderstandes am Gate eines Leistungstransistors |
US7381600B2 (en) * | 2004-12-02 | 2008-06-03 | The Hong Kong University Of Science And Technology | Method of annealing polycrystalline silicon using solid-state laser and devices built thereon |
DE102006018765A1 (de) * | 2006-04-20 | 2007-10-25 | Infineon Technologies Ag | Leistungshalbleiterbauelement, Leistungshalbleiterbauteil sowie Verfahren zu deren Herstellung |
US20080087991A1 (en) * | 2006-10-13 | 2008-04-17 | Chiang Sun Cheah | Vertical light source package |
US7768105B2 (en) * | 2007-01-24 | 2010-08-03 | Fairchild Semiconductor Corporation | Pre-molded clip structure |
-
2007
- 2007-04-19 US US11/737,630 patent/US7683463B2/en active Active
-
2008
- 2008-03-28 TW TW097111320A patent/TWI492351B/zh active
- 2008-04-18 CN CN2008100952184A patent/CN101299425B/zh not_active Expired - Fee Related
-
2010
- 2010-02-03 US US12/699,600 patent/US7923301B2/en active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1685504A (zh) * | 2002-09-30 | 2005-10-19 | 费查尔德半导体有限公司 | 包含漏极夹的半导体管芯封装 |
Non-Patent Citations (2)
Title |
---|
JP特开2000-243891A 2000.09.08 |
JP特开2005-236019A 2005.09.02 |
Also Published As
Publication number | Publication date |
---|---|
TWI492351B (zh) | 2015-07-11 |
US20100136750A1 (en) | 2010-06-03 |
CN101299425A (zh) | 2008-11-05 |
US7683463B2 (en) | 2010-03-23 |
US7923301B2 (en) | 2011-04-12 |
TW200849537A (en) | 2008-12-16 |
US20080258272A1 (en) | 2008-10-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101299425B (zh) | 蚀刻引线框结构 | |
JP4559076B2 (ja) | 半導体ダイ・パッケージとその形成方法 | |
TWI283553B (en) | Thermal enhanced low profile package structure and method for fabricating the same | |
JP4634146B2 (ja) | 半導体ダイパッケージを形成する方法 | |
US8497164B2 (en) | Semiconductor die package and method for making the same | |
JP4712303B2 (ja) | ワンパッケージ化されたダイを有する半導体装置 | |
CN107452694B (zh) | 嵌入式封装结构 | |
CN1571151A (zh) | 双规引线框 | |
CN105405835B (zh) | 中介基板及其制法 | |
US20170110427A1 (en) | Chip package and method for manufacturing same | |
KR20080029904A (ko) | 범프 기술을 이용하는 ic 패키지 시스템 | |
US9508625B2 (en) | Semiconductor die package with multiple mounting configurations | |
US10141266B2 (en) | Method of fabricating semiconductor package structure | |
KR20030089411A (ko) | 반도체장치 | |
US11476174B2 (en) | Solder mask design for delamination prevention | |
KR101259844B1 (ko) | 리드 크랙이 강화된 전자소자용 탭 테이프 및 그의 제조 방법 | |
JP2004031516A (ja) | コネクター型半導体素子 | |
CN112349603A (zh) | 一种功率器件的制作方法、功率器件和电子设备 | |
JP2007012699A (ja) | 半導体装置 | |
JP2009038137A (ja) | 半導体装置およびその製造方法 | |
JPH05343607A (ja) | 混成集積回路装置 | |
JP2011108973A (ja) | 半導体パッケージ、半導体装置、およびその製造方法 | |
KR101503044B1 (ko) | Pcb제품 및 그 제조방법 | |
JP2011049613A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120718 Termination date: 20210418 |