KR20030089411A - 반도체장치 - Google Patents

반도체장치 Download PDF

Info

Publication number
KR20030089411A
KR20030089411A KR10-2003-0004734A KR20030004734A KR20030089411A KR 20030089411 A KR20030089411 A KR 20030089411A KR 20030004734 A KR20030004734 A KR 20030004734A KR 20030089411 A KR20030089411 A KR 20030089411A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
semiconductor device
semiconductor
terminal surface
terminal
Prior art date
Application number
KR10-2003-0004734A
Other languages
English (en)
Inventor
반도코지
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20030089411A publication Critical patent/KR20030089411A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49589—Capacitor integral with or on the leadframe
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Abstract

반도체장치(1)는, 개구(6)를 갖는 다이패드(5)와, 개구(6)에 위치결정된 반도체칩(21)과, 반도체칩(31)을 구비한다. 반도체칩(21)은, 단자면(21a)과, 단자면(21a)과 반대측에 위치하는 비단자면(21b)을 가진다. 반도체칩(31)은, 비단자면(21b)과 다이패드(5)와 마주보는 비단자면(31a)과, 비단자면(31a)와 반대측에 위치하는 단자면(31b)를 가진다. 이에 따라, 설계의 자유도가 높고, 반도체칩을 고밀도로 실장한 반도체장치를 제공한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 일반적으로는 반도체장치에 관한 것으로, 보다 특정적으로는, 다이패드에 고정되는 반도체칩을 가지는 반도체장치에 관한 것이다.
복수의 반도체칩을 탑재한 반도체장치는 MCP(Multi Chip Package)로 불리고 있다. MCP는, 소형화 또는 고속동작성을 실현하기 위해, 동일패키지 내에 반도체칩을 고밀도로 실장하는 것이 요구되고 있다. 그리고, 이러한 반도체장치가 일본 특허공개 2001-127244에 멀티칩 반도체장치로서 개시되어 있다.
도 14는, 일본 특허공개 2001-127244에 개시되어 있는 멀티칩 반도체장치를 나타낸 평면도이다. 도 15는, 도 14 중의 XV-XV선 상에 따른 멀티칩 반도체장치를 나타낸 단면도이다.
도 14 및 도 15을 참조하여, 멀티칩 반도체장치(101)는, 외주로부터 중심으로 향하여 연장되는 복수의 내부 리드(103)와, 중심에 형성된 아일랜드(102)를 구비한다. 아일랜드(102)는 사방에서 연장되는 현수 리이드(102a)에 지지되어 있고, 현수 리이드(102a) 및 내부 리드(103)는 외주에서 일체로 되어 도시하지 않은 프레임부를 형성하고 있다. 아일랜드(102), 현수 리이드(102a), 내부 리드(103) 및 프레임부에 의해 리드 프레임을 형성하고 있다. 아일랜드(102)의 중앙부에 개구(107)가 형성되어 있다.
개구(107)를 중계하는 상태로, 상부측칩(106)이 설치되어 있다. 하부측칩(105)이, 개구(107)에 수용되도록 설치되어 있다. 상부측칩(106) 및 하부측칩(105)의 능동소자면 106a 및 105a가 동일 방향을 향하도록, 상부측칩(106) 및 하부측칩(105)이 설치된다. 상부측칩(106) 및 하부측칩(105)의 능동소자면 106a 및 105a와, 내부 리드(103)가 본딩 와이어(104)에 의해서 전기적으로 접속되어 있다.
전술한 멀티칩 반도체장치(101)에서는, 상부측칩(106)이 하부측칩(105)의 능동소자면(105a)을 넓게 덮고 있다. 이 때문에, 하부측칩(105)의 능동소자면(105a) 중에서, 상부측칩(106)과 겹치고 있지 않은 영역(105b)에 한해 본딩 와이어(104)에 의해서 내부 리드(103)와 접속할 수 없다. 이와 같은 제한이 설정되면 멀티칩 반도체장치(101)의 본딩설계를 자유롭게 행할 수 없고, 본딩 와이어(104)의 배선이 번잡해질 우려가 있다.
또한, 멀티칩 반도체장치(101)에 반도체칩을 탑재하는 경우, 하부측칩(105)의 능동소자면(105a)과 상부측칩(106)이 겹치지 않은 영역(105b)이 생기도록, 상부측칩(106) 및 하부측칩(105)의 형상 또는 포개는 형태를 생각하지 않으면 안된다. 이 때문에, 멀티칩 반도체장치(101)에서는, 상부측칩(106) 및 하부측칩(105)의 평면형상이 직사각형이 되도록 형성되어 있고, 상부측칩(106) 및 하부측칩(105)은 각각의 직사각형의 긴 변이 서로 직교하도록 아일랜드(102)에 설치된다. 이와 같이 반도체칩의 형상 또는 포개는 형태에 제한이 설정되면, 반도체장치의 설계를 행하는데 있어서 큰 제약이 된다.
따라서, 본 발명의 목적은, 상기한 과제를 해결하는 것으로, 설계의 자유도가 높고, 반도체칩을 고밀도로 실장한 반도체장치를 제공하는 것이다.
도 1은 본 발명의 실시예 1에 있어서의 반도체장치를 나타낸 단면도이다.
도 2 내지 도 9는 도 1에 나타낸 반도체장치의 제조방법의 공정을 나타낸 것으로, 도 2, 도 8 및 도 9는 사시도이고, 도 3 내지 도 7은 단면도이다.
도 10은 본 발명의 실시예 2에 있어서의 반도체장치를 나타낸 단면도이다.
도 11은 본 발명의 실시예 3에 있어서의 반도체장치를 나타낸 단면도이다.
도 12는 본 발명의 실시예 4에 있어서의 반도체장치를 나타낸 단면도이다.
도 13은 본 발명의 실시예 5에 있어서의 반도체장치를 나타낸 단면도이다.
도 14는 일본 특허공개 2001-127244에 개시되어 있는 멀티칩 반도체장치를 나타낸 평면도이다.
도 15는 도 14중의 XV-XV선 상에 따른 멀티칩 반도체장치를 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1, 60, 70, 80, 90: 반도체장치3: 리드단자
5: 다이패드6: 개구
21, 31, 81: 반도체칩21a, 31b, 81b: 단자면
21b, 31a, 81a: 비단자면41: 본딩 와이어
51: 밀봉수지61: 수동 소자
71: 트랜지스터
본 발명에 따른 반도체장치는, 개구를 갖는 다이패드와, 개구에 위치결정된 제 1 반도체칩과, 제 2 반도체칩을 구비한다. 제 1 반도체칩은, 단자면인 제 1 면과, 제 1 면과 반대측에 위치하는 제 2 면과을 갖는다. 제 2 반도체칩은, 제 2 면과 다이패드과 마주 보는 제 3 면과, 제 3 면과 반대측에 위치하고, 단자면인 제 4 면을 가진다.
이와 같이 구성된 반도체장치에 따르면, 제 1 반도체칩과 제 2 반도체칩은, 단자면인 제 1 및 제 4 면이 서로 반대측을 향하도록 다이패드에 설치되기 때문에, 단자면이 제 1 또는 제 2 반도체칩과 중첩되는 일이 없다. 이 때문에, 단자면인 제1 및 제 4 면의 전체면에 걸쳐 제 1 및 제 2 반도체칩의 본딩을 행할 수 있다. 또한, 단자면이 제 1 또는 제 2 반도체칩과 중첩되어 좁아져 본딩설계가 제약을 받을 우려가 없다. 더구나, 제 1 또는 제 2 반도체칩의 형상 또는 조합을 설계할 때에, 단자면을 설치하는 것을 이유로 한 제약을 받지 않는다. 또한, 다이패드는 개구를 갖고 개구에 제 1 반도체칩이 위치결정되어 있기 때문에, 다이패드의 개구의 두께와 제 1 반도체칩의 두께가 오버랩하는 만큼, 반도체장치의 전체 높이를 얇게 할 수 있다.
또한 바람직하게는, 반도체장치는, 제 1 및 제 4 면과 접속된 본딩 와이어와, 본딩 와이어에 접속된 리드단자와, 제 1 및 제 2 반도체칩, 리드단자의 일부, 본딩 와이어 및 다이패드를 덮도록 하여 설치된 수지를 더 구비한다. 이와 같이 구성된 반도체장치에 의하면, 제 1 및 제 2 반도체칩을 다이패드에 설치하고, 본딩와이어를 다이패드와는 별도로 형성된 리드단자에 접속하고 있기 때문에, 본딩공정에서 발생하는 열을 반도체칩으로부터 효율좋게 방열할 수 있다. 또한, 제 1 및 제 2 반도체칩을 다이패드에 부착하는 것으로, 부착의 비틀림 강도가 강하게 된다. 더구나 제 1 또는 제 2 반도체칩과 리드단자의 접속에 본딩 와이어를 사용하고 있기 때문에, 반도체칩의 고정위치의 오차를 본딩 와이어에 흡수시킬 수 있다. 이 때문에, 반도체칩의 고정위치의 자유도를 높게 할 수 있다.
또한 바람직하게는, 수지는, 에폭시수지, 실리콘수지 및 실리콘에폭시 하이브리드수지나로 이루어진 군으로부터 선택된 적어도 1종을 포함한다. 이와 같이 구성된 반도체장치에 의하면, 이들 수지는, 전기절연성, 접착성, 내약품성 또는 내열성 등이 우수하여, 수지 내부의 반도체칩 등이 외부와 물리적접촉 또는 화학적접촉을 일으키는 것을 방지할 수 있다.
또한 바람직하게는, 반도체장치는, 제 1 또는 제 4 면에 설치된 수동 소자를더 구비한다. 이와 같이 구성된 반도체장치에 의하면, 제 1 또는 제 2 반도체칩의단자면인 제 1 또는 제 4 면에, 수동 소자인 저항소자, 콘덴서소자 또는 인덕턴스소자 등을 형성한다. 저항소자, 콘덴서소자 또는 인덕턴스소자의 저항값, 용량값 또는 인덕턴스값을 소정의 값으로 하여, 이들을 제 1 또는 제 2 반도체칩의 단자면에 접속함으로써, 원하는 회로구성을 얻을 수 있다.
또한 바람직하게는, 반도체장치는, 제 1 또는 제 4 면에 설치된 트랜지스터를 더 구비하고, 트랜지스터와 리드단자가 전기적으로 접속되어 있다. 이와 같이 구성된 반도체장치에 의하면, 제 1 또는 제 2 반도체칩의 단자면인 제 1 또는 제 4 면에 트랜지스터를 전기적으로 접속한다. 이 트랜지스터의 리드단자와, 반도체장치의 리드단자를 직접 와이어본딩 등으로 전기적으로 접속함으로써, 반도체칩의 출력전류의 부족을 보충할 수 있다.
또한 바람직하게는, 반도체장치는, 제 1 또는 제 4 면에 탑재된 제 3 반도체칩을 더 구비한다. 이와 같이 구성된 반도체장치에 의하면, 제 1 또는 제 2 반도체칩의 단자면인 제 1 또는 제 4 면에 금속범프를 통해 제 3 반도체칩을 탑재한다. 이에 따라, 동일패키지 내에 반도체칩을 고밀도로 실장할 수 있어, 반도체장치의 소형화 또는 고속동작성을 실현할 수 있다.
또한 바람직하게는, 반도체장치는, 제 1 및 제 4 면과 접속된 본딩 와이어와, 본딩 와이어에 접속된 리드단자와, 제 1 및 제 2 반도체칩, 제 3 반도체칩의 일부, 리드단자의 일부, 본딩 와이어 및 다이패드를 덮도록 하여 설치된 수지를 더 구비한다. 제 3 반도체칩은, 제 1 또는 제 4 면을 마주보는 단자면과, 단자면와는 별도로 설치된 단자가 형성되지 않은 면을 포함한다. 제 3 반도체칩의 단자가 형성되지 않은 면이 수지로부터 노출되어 있다. 이와 같이 구성된 반도체장치에 의하면, 제 3 반도체칩의 단자가 형성되지 않은 면이 수지로부터 노출하고 있기 때문에, 반도체장치의 전체 높이를 얇게 할 수 있다.
또한 바람직하게는, 수지는, 에폭시수지, 실리콘수지 및 실리콘에폭시 하이브리드수지로 이루어진 군으로부터 선택된 적어도 1종을 포함한다. 이와 같이 구성된 반도체장치에 의하면, 이들 수지는, 전기절연성, 접착성, 내약품성 또는 내열성등이 우수하여, 수지내부의 반도체칩 등이 외부와 물리적 또는 화학적접촉을 일으키는 것을 방지할 수 있다.
[실시예]
본 발명의 실시예에 관해서, 도면을 참조하여 설명한다.
(실시예 1)
도 1을 참조하여, 반도체장치(1)는 다이패드(5)와, 반도체칩 21 및 31과, 리드단자(3)와, 본딩 와이어(41)와, 밀봉수지(51)를 구비한다. 다이패드(5)와 리드단자(3)는, 소정의 간격을 두고 형성되어 있다. 다이패드(5)의 중심부에 개구(6)가 형성되어 있다. 개구(6)는, 단면형상이 직사각형으로, 반도체칩(21)을 수납할 수 있는 크기로 형성되어 있다. 개구(6)는 반도체칩(21)의 단면형상에 맞추어, 단면형상이 정방형 또는 다각형태 등이라도 된다. 반도체칩(31)은, 단자면(31b)와, 반대측에 형성된 비단자면(31a)를 가진다. 반도체칩(31)은, 비단자면(31a)가 다이패드(5)의 한쪽의 면에 마주보도록 하여, 접착제(22)를 통해 설치된다. 반도체칩(21)은, 단자면(21a)와, 반대측에 형성된 비단자면(21b)를 가진다. 반도체칩(21)은, 비단자면(21b)가 반도체칩(31)의 비단자면(31a)을 마주보도록 하여, 접착제(22)를 통해 설치된다. 반도체칩(21)은, 다이패드(5)에 형성된 개구(6)에 위치결정되어 설치된다. 반도체칩 21은, 예를 들면 플래시 메모리이며, 반도체칩 31은, 예를 들면 CPU(Central Pr0cessing Unit)이다. 접착제(22)에는, 접착용의 필름 E꼬는 페이스트 형태의 접착제를 사용한다.
반도체칩(21)의 단자면(21a)과 리드단자(3)의 한쪽의 면이, 복수의 본딩 와이어(41)에 의해서 전기적으로 접속되어 있다. 반도체칩(31)의 단자면(31b)와 리드단자(3)의 다른쪽의 면이, 복수의 본딩 와이어(41)에 의해서 전기적으로 접속되어 있다. 반도체칩 21 및 31, 다이패드(5), 본딩 와이어(41) 및 리드단자(3)의 일부를 덮도록 하여 밀봉수지(51)가 설치된다. 밀봉수지(51)에 덮힌 리드단자(3)의 일부에는, 본딩 와이어(41)와 리드단자(3)가 접착되어 있는 부분이 모두 포함되어 있다. 밀봉수지(51)는, 에폭시수지, 실리콘수지 또는 실리콘에폭시 하이브리드 수지에, 경화제 또는 충전제 등 필요에 따라서 첨가제를 블렌드하여 사용한다. 예를 들면, 에폭시수지로서는, 노볼락형 에폭시, 노볼락 페놀 등이 대표적으로 사용된다. 또한, 실리콘에폭시 하이브리드수지란, 에폭시수지와 실리콘수지를 소정의 비율로 혼성한 것을 말한다.
이때, 다이패드(5)와 리드단자(3)는 소정의 단차를 설치하여 형성되어 있다. 이것은 반도체칩 21 및 31을 다이패드(5)에 고정한 상태에서, 단자면(21a)과 리드단자(3)의 한쪽의 면과의 단차와, 단자면(31b)와 리드단자(3)의 다른쪽의 면과의단차가 같아지도록 한 것이다. 이에 따라, 리드단자(3)의 한쪽의 면 및 다른쪽의 면에서의 밀봉수지(51)의 두께를 같게 할 수 있다. 그러나, 이 단차의 크기는, 리드단자(3)를 구부리는 형상 또는 반도체칩 21 및 31의 두께 등으로부터 임의로 결정되는 것으로, 도 1 중에 나타낸 단차에 한정되는 것이 아니다. 또한, 이러한 목적에 관계없이 단차를 설치하지 않아도 된다.
본 발명의 실시예 1에 따른 반도체장치(1)는, 개구(6)를 갖는 다이패드(5)와, 개구(6)에 위치결정된 제 1 반도체칩으로서의 반도체칩(21)과, 제 2 반도체칩으로서의 반도체칩(31)을 구비한다. 반도체칩(21)은, 단자면인 제 1 면으로서의 단자면(21a)와, 단자면(21a)와 반대측에 위치하는 제 2 면으로서의 비단자면(21b)를 가진다. 반도체칩(31)은, 비단자면(21b)와 다이패드(5)과 마주 보는 제 3 면으로서의 비단자면(31a)와, 비단자면(31a)와 반대측에 위치하고, 단자면인 제 4 면으로서의 단자면(31b)를 가진다.
반도체장치(1)는, 단자면 21a 및 31b와 접속된 본딩 와이어(41)와, 본딩 와이어(41)에 접속된 리드단자(3)와, 밀봉수지(51)를 더 구비한다. 밀봉수지(51)는, 반도체칩 21 및31, 리드단자(3)의 일부, 본딩 와이어(41)및 다이패드(5)를 덮도록 하여 설치된다.
밀봉수지(51)는, 에폭시수지, 실리콘수지 및 실리콘에폭시 하이브리드수지로 이루어지는 군으로부터 선택된 적어도 1종을 포함한다.
계속해서, 반도체장치(1)의 제조방법에 관해서 설명을 행한다.
도 2를 참조하여, 철-니켈(Fe-Ni) 합금판 또는 구리(Cu) 합금판(7)을 준비한다. 합금판(7)에 프레스 또는 에칭처리를 행하여 소정의 형상으로 가공한다. 가공후의 합금판(7)은, 프레임(2) 및 리드단자(3)로 구성되는 리드 프레임(4), 및 다이패드(5)를 구비한다. 다이패드(5)는 프레임(2)의 사방에서 연장되는 다이패드 지지부(5a)에 의해서 지지되어 있다. 다이패드(5)의 중심부에, 단면형상이 직사각형인 개구(6)가 형성되어 있다. 개구(6)는 반도체칩(21)을 수납할 수 있는 크기로 형성되어 있다. 프레임(2)으로부터 다이패드(5)의 주연부를 향해 복수의 리드단자(3)가 형성되어 있다.
도 3은, 도 2 중의 III-IlI선 상에 따른 단면도이다. 도 3을 참조하여, 다이패드(5) 및 리드단자(3)가, 사이에 간극을 설치하여 소정의 단차로 형성되어 있다.
도 4를 참조하여, 반도체칩(31)의 비단자면(31a)에 접착제(22)를 도포한다. 다이패드(5)에 형성된 개구(6)를 중계하는 것과 같은 상태로, 반도체칩(31)을 다이패드(5)에 고정한다.
도 5를 참조하여, 반도체칩(21)의 비단자면(21b)에 접착제(22)를 도포한다. 반도체칩(21)이 개구(6)에 위치결정되도록, 반도체칩(21)을 반도체칩(31)의 비단자면(31a)에 대하여 고정한다. 이때, 접착제(22)에 접착용의 필름을 사용한 경우는, 반도체칩(21)의 비단자면(21b)에 접착제(22)를 도포하는 일없이, 반도체칩(21)을 반도체칩(31)에 고정할 수 있다.
도 6을 참조하여, 초음파본딩법 등을 사용하여, 반도체칩(21)의 단자면(21a)와 리드단자(3)의 한쪽의 면을 본딩 와이어(41)로 전기적으로 접속한다. 본딩 와이어(41)에는 금(Au)선을 사용한다. 마찬가지로, 반도체칩(31)의 단자면(31b)와 리드단자(3)의 다른쪽의 면을 본딩 와이어(41)로 전기적으로 접속한다.
도 7을 참조하여, 반도체칩 21 및 31, 다이패드(5), 본딩 와이어(41) 및 리드단자(3)의 일부를 밀봉수지(51)로 피복한다.
도 8을 참조하여, 외장에 주석(Sn) 도금을 행한다. 리드단자(3)는 도금되는 것에 의해, 산화성 및 내부식성이 우수한 것으로 된다.
도 9를 참조하여, 리드단자(3)를 프레임(2)으로부터 절단한다. 4개소에 설치된 다이패드 지지부(5a)를 프레임(2)으로부터 절단한다. 리드단자(3)를 소정의 방향으로 구부린다. 도 1는, 도 9 중의 I-I선 상에 따른 단면도이다. 이상의 공정에 의해서, 반도체장치(1)가 완성된다.
이와 같이 구성된 반도체장치에 의하면, 단자면 21a 및 31b가 반도체칩 21 또는 31과 중첩되어, 와이어본딩을 행할 수 있는 영역이 좁아지게 될 우려가 없다. 이 때문에, 본딩설계에 있어서 제약을 받는 일이 없고, 또한 본딩 와이어(41)의 배선처리가 번잡하게 되는 것을 방지할 수 있다. 더구나, 반도체칩의 형상 또는 중첩되는 조합을 결정할 때에 단자면을 설치하는 것을 이유로서 제약을 받지 않는다.
또한, 반도체칩(21)은 다이패드(5)에 형성된 개구(6)에 위치결정되어 있기 때문에, 반도체칩(21)과 다이패드(5)가 오버랩하고 있는 두께만큼, 반도체장치(1)의 전체 높이를 얇게 할 수 있다. 특히 휴대전화, 휴대용정보단말(PDA; Personal Digital Assistant), 또는 노트북 컴퓨터 등의 분야에서는, 내부에 삽입되는 반도체장치의 박형화가 강하게 요청되고 있다. 그러나, 단순히 반도체칩 등의 각 구성부품을 얇게 하는 것으로는 제조의 한계가 보이고 있다. 또한, 다이패드는, 반도체장치의 제조의 중간공정에서 반도체칩을 고정하기 위해 설치된다. 따라서, 반도체칩의 비단자면을 전체면에 걸쳐 다이패드에 고정할 필요는 없고, 부분적으로 다이패드에 고정되어 있으면 된다. 따라서, 다이패드(5)에 개구(6)를 설치하고, 개구(6)에 반도체칩(21)을 위치결정함으로써, 반도체장치(1)의 박형화를 실현하는 것이다.
더구나, 접착제(22)에 접착용의 필름을 사용한 경우에는, 반도체칩(21)을 고정할 때에 다시 접착제(22)를 사용하지 않더라도 되기 때문에, 제조공정을 간략화할 수 있고, 또한 사용하는 접착제(22)의 양을 줄일 수 있다.
더구나, 반도체칩 21 및 31을 다이패드(5)에 고정하고 있어, 다이패드(5)는 리드단자(3)로부터 떨어저져 설치되기 때문에, 본딩 와이어(41)를 사용하여 반도체칩 21 및 31과 리드단자(3)를 접속하는 공정에서 발생하는 열을 효율좋게 방열할 수 있다. 이것에 의해서, 반도체칩 21 및 31의 열에의 한 폐해를 방지할 수 있다. 또한, 반도체칩 21 및 31과 리드단자(3)와의 접속에 본딩 와이어(41)를 사용하고 있기 때문에, 반도체칩 21 및 31의 위치결정 오차를 본딩 와이어(41)에 흡수시킬 수 있다. 이 때문에, 반도체칩 21 및 31의 위치결정에 제조상의 오차가 생기는 것에 의해 본딩공정에서 발생하는 폐해를 방지할 수 있다.
더구나, 밀봉수지(5)가 포함하는 에폭시 수지 등의 수지는, 전기절연성, 접착성, 내약품성 또는 내열성 등에 우수하여 밀봉수지(51) 내부의 반도체칩 21 및 31이 외부와 물리적 또는 화학적 접촉을 일으키는 것을 방지할 수 있다.
(실시예 2)
도 10를 참조하여, 실시예 2에 있어서의 반도체장치(60)는, 실시예 1에 있어서의 반도체장치(1)에 수동소자(61)를 더 구비한다. 반도체칩(21)의 단자면(21a)에 수동소자(61)가 설치된다. 수동소자(61)는, 저항소자, 콘덴서소자 또는 인덕턴스소자이다.
본 발명의 실시예 2에 따른 반도체장치(60)는, 단자면(21a)에 설치된 수동소자(61)를 더 구비한다.
이와 같이 구성된 반도체장치에 의하면, 실시예 1에 기재된 효과를 얻을 수 있다. 또한, 수동소자(61)의 저항값, 용량값 또는 인덕턴스값을 소정의 값으로 하여, 이들을 반도체칩(21)의 단자면(21a)에 접속함으로써, 원하는 회로구성을 얻을 수 있다.
(실시예 3)
도 11을 참조하여, 실시예 3에 있어서의 반도체장치(70)는, 실시예 1에 있어서의 반도체장치(1)에 트랜지스터(71)를 더 구비한다. 반도체칩(21)의 단자면(21a)에 트랜지스터(71)가 설치된다. 트랜지스터(71)의 리드단자(71a)와, 리드단자(3)가 본딩 와이어(72)에 의해서 전기적으로 접속되어 있다.
본 발명의 실시예 3에 따른 반도체장치(70)는, 단자면(21a)에 설치된 트랜지스터(71)를 더 구비하고, 트랜지스터(71)와 리드단자(3)가 전기적으로 접속되어 있다.
이와 같이 구성된 반도체장치에 의하면, 실시예 1에 기재된 효과에 덧붙여, 반도체칩(21)의 출력전류의 부족을 보충할 수 있다.
(실시예 4)
도 12를 참조하여, 실시예 4에 있어서의 반도체장치(80)는, 실시예 1에 있어서의 반도체장치(1)에 반도체칩(81)을 더 구비한다. 도 12를 참조하여, 반도체칩(21)의 단자면(21a)에 반도체칩(81)이 금속범프(82)를 통해 설치된다. 반도체칩(81)은, 단자면(81b)와 반대측에 형성된 비단자면(81a)를 가진다. 반도체칩(81)은, 단자면(81b)와 반도체칩(21)의 단자면(21a)가 마주 보도록 설치된다. 반도체칩 21, 31 및 81, 다이패드(5), 본딩 와이어(41) 및 리드단자(3)의 일부를 덮도록 하여 밀봉수지(51)가 설치된다.
본 발명의 실시예 4에 따른 반도체장치(80)는, 단자면(21a)에 탑재된 제 3 반도체칩으로서의 반도체칩(81)을 더 구비한다.
이와 같이 구성된 반도체장치에 의하면, 실시예 1에 기재된 효과에 덧붙여, 동일패키지 내에 반도체칩을 더욱 고밀도로 실장할 수 있어, 반도체장치의 소형화 또는 고속동작성을 실현할 수 있다.
(실시예 5)
도 13을 참조하여, 실시예 5에 있어서의 반도체장치(90)는, 밀봉수지(51)가 설치되는 형태가 실시예 4에 있어서의 반도체장치(80)와 다르다.
반도체칩(21)의 단자면(21a)에 반도체칩(81)이 금속범프(82)를 통해 설치된다. 밀봉수지(51)가 반도체칩(81)의 비단자면(81a)만을 노출시키도록 하여, 비단자면(81a) 이외의 반도체칩 81, 반도체칩 21 및 31, 다이패드(5), 본딩 와이어(41) 및 리드단자(3)의 일부를 덮고 있다.
본 발명의 실시예 5에 따른 반도체장치(90)는, 단자면 21a 및 31b와 접속된 본딩 와이어(41)와, 본딩 와이어(41)에 접속된 리드단자(3)와, 반도체칩 21 및 31,반도체칩 81의 일부, 리드단자(3)의 일부, 본딩 와이어(41) 및 다이패드(5)를 덮도록 하여 설치된 밀봉수지(51)를 더 구비한다. 반도체칩(81)은, 단자면(21a)을 마주보는 단자면(81b)와, 단자면(81b)와는 별도로 설치된 단자가 형성되지 않은 면으로서의 비단자면(81a)를 포함한다. 반도체칩(81)의 비단자면(81a)가 밀봉수지(51)로부터 노출되어 있다.
이와 같이 구성된 반도체장치에 의하면, 실시예 4에 기재된 효과를 얻을 수 있다. 또한, 반도체칩(81)의 비단자면(81a)가 밀봉수지(51)로부터 노출하고 있기 때문에, 반도체장치(90)의 전체 높이를 더욱 얇게 할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 설계의 자유도가 높고, 반도체칩을 고밀도로 실장한 반도체장치를 제공할 수 있다.

Claims (3)

  1. 개구를 갖는 다이패드와,
    단자면인 제 1 면과, 상기 =제 1 면과 반대측에 위치하는 제 2 면을 갖고, 상기 개구에 위치결정된 제 1 반도체칩과,
    상기 제 2 면과 상기 다이패드과 마주보는 제 3 면과, 상기 제 3 면과 반대측에 위치하며, 단자면인 제 4 면을 갖는 제 2 반도체칩을 구비한 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 제 1 및 제 4 면과 접속된 본딩 와이어와, 상기 본딩 와이어에 접속된 리드단자와, 상기 제 1 및 제 2 반도체칩, 상기 리드단자의 일부, 상기 본딩 와이어 및 상기 다이패드를 덮도록 하여 설치된 수지를 더 구비한 것을 특징으로 하는 반도체장치.
  3. 제 1항에 있어서,
    상기 제 1 또는 제 4 면에 설치된 수동 소자를 더 구비한 것을 특징으로 하는 반도체장치.
KR10-2003-0004734A 2002-05-17 2003-01-24 반도체장치 KR20030089411A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00142739 2002-05-17
JP2002142739A JP2003332522A (ja) 2002-05-17 2002-05-17 半導体装置

Publications (1)

Publication Number Publication Date
KR20030089411A true KR20030089411A (ko) 2003-11-21

Family

ID=29397676

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0004734A KR20030089411A (ko) 2002-05-17 2003-01-24 반도체장치

Country Status (6)

Country Link
US (1) US6661091B1 (ko)
JP (1) JP2003332522A (ko)
KR (1) KR20030089411A (ko)
CN (1) CN1459857A (ko)
DE (1) DE10261462A1 (ko)
TW (1) TW563240B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7405468B2 (en) * 2003-04-11 2008-07-29 Dai Nippon Printing Co., Ltd. Plastic package and method of fabricating the same
US7023313B2 (en) 2003-07-16 2006-04-04 Marvell World Trade Ltd. Power inductor with reduced DC current saturation
US7489219B2 (en) 2003-07-16 2009-02-10 Marvell World Trade Ltd. Power inductor with reduced DC current saturation
US7307502B2 (en) * 2003-07-16 2007-12-11 Marvell World Trade Ltd. Power inductor with reduced DC current saturation
US8324872B2 (en) 2004-03-26 2012-12-04 Marvell World Trade, Ltd. Voltage regulator with coupled inductors having high coefficient of coupling
JP4668729B2 (ja) * 2005-08-17 2011-04-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20070200210A1 (en) * 2006-02-28 2007-08-30 Broadcom Corporation Methods and apparatus for improved thermal performance and electromagnetic interference (EMI) shielding in integrated circuit (IC) packages
US7535110B2 (en) * 2006-06-15 2009-05-19 Marvell World Trade Ltd. Stack die packages
JP2009252815A (ja) * 2008-04-02 2009-10-29 Toppan Printing Co Ltd 複合リードフレーム構造体及び半導体装置
US8446079B2 (en) * 2008-05-23 2013-05-21 Statek Corporation Piezoelectric resonator with vibration isolation
CN103489792B (zh) * 2013-08-06 2016-02-03 江苏长电科技股份有限公司 先封后蚀三维系统级芯片倒装封装结构及工艺方法
CN103390563B (zh) * 2013-08-06 2016-03-30 江苏长电科技股份有限公司 先封后蚀芯片倒装三维系统级金属线路板结构及工艺方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3266815B2 (ja) * 1996-11-26 2002-03-18 シャープ株式会社 半導体集積回路装置の製造方法
US6441495B1 (en) * 1997-10-06 2002-08-27 Rohm Co., Ltd. Semiconductor device of stacked chips
JPH11330347A (ja) 1998-05-20 1999-11-30 Rohm Co Ltd 半導体ｉｃ
KR100277438B1 (ko) * 1998-05-28 2001-02-01 윤종용 멀티칩패키지
JP3235589B2 (ja) 1999-03-16 2001-12-04 日本電気株式会社 半導体装置
JP2001127244A (ja) 1999-11-01 2001-05-11 Nec Corp マルチチップ半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP2003332522A (ja) 2003-11-21
US20030214050A1 (en) 2003-11-20
US6661091B1 (en) 2003-12-09
DE10261462A1 (de) 2003-11-27
TW563240B (en) 2003-11-21
CN1459857A (zh) 2003-12-03

Similar Documents

Publication Publication Date Title
US8329507B2 (en) Semiconductor package, integrated circuit cards incorporating the semiconductor package, and method of manufacturing the same
US6208023B1 (en) Lead frame for use with an RF powered semiconductor
KR950012921B1 (ko) 수지봉지형 반도체장치
US8193618B2 (en) Semiconductor die package with clip interconnection
US8951847B2 (en) Package leadframe for dual side assembly
US5894107A (en) Chip-size package (CSP) using a multi-layer laminated lead frame
US7928557B2 (en) Stacked package and method for manufacturing the package
JPH11354714A (ja) マルチチップパッケ―ジ
US20100193922A1 (en) Semiconductor chip package
CN107546206B (zh) 半导体器件
KR100606295B1 (ko) 회로 모듈
KR20030089411A (ko) 반도체장치
US7002251B2 (en) Semiconductor device
US7521778B2 (en) Semiconductor device and method of manufacturing the same
KR100422608B1 (ko) 적층칩패키지
CN112614830A (zh) 一种封装模组及电子设备
US20070284709A1 (en) Semiconductor Device with Improved High Current Performance
JP2008112929A (ja) 回路装置およびその製造方法
JP2003197828A (ja) 樹脂封止型半導体装置
JPH09214093A (ja) 実装回路装置およびその製造方法
KR101363463B1 (ko) 도전성 잉크를 가진 플립 칩 ｍｌｐ
JP3082507U (ja) ダブルサイドチップパッケージ
KR100702967B1 (ko) 솔더 볼 부착 홈이 형성된 리드 프레임을 포함하는 반도체패키지 및 그를 이용한 적층 패키지
KR100379092B1 (ko) 반도체패키지 및 그 제조 방법
KR100481927B1 (ko) 반도체패키지및그제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application