CN101290481A - 控制特征尺寸收缩的蚀刻工艺 - Google Patents

控制特征尺寸收缩的蚀刻工艺 Download PDF

Info

Publication number
CN101290481A
CN101290481A CNA2008101092062A CN200810109206A CN101290481A CN 101290481 A CN101290481 A CN 101290481A CN A2008101092062 A CNA2008101092062 A CN A2008101092062A CN 200810109206 A CN200810109206 A CN 200810109206A CN 101290481 A CN101290481 A CN 101290481A
Authority
CN
China
Prior art keywords
etching
characteristic dimension
layer
opening
plasma
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2008101092062A
Other languages
English (en)
Inventor
王竹戌
宋新理
马绍铭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of CN101290481A publication Critical patent/CN101290481A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

本发明提供一种控制特征尺寸收缩的蚀刻工艺。多层掩模包括形成在待刻蚀的衬底层上平版印刷图形化的光致抗蚀剂和未图形化的有机抗反射涂层(BARC)。使用有效的负性蚀刻偏置蚀刻该BARC层以减小在该多层掩模中的开口的特征尺寸至在该光致抗蚀剂中的平版印刷所确定的尺寸之下。该BARC蚀刻的有效的负性蚀刻偏置而后被应用到在衬底层中蚀刻具有减小的特征尺寸的开口。使用有效的负性蚀刻偏置在BARC中等离子体蚀刻开口，使用例如CHF3进行聚合化学反应。在另一个实施例中，该聚合化学反应提供使用高频耦合电源在相对低的功率在低压激发。

Description

控制特征尺寸收缩的蚀刻工艺
技术领域
本发明的实施例涉及电子制造工业并且更特别地涉及使用等离子体蚀刻工具蚀刻工件的工艺。
背景技术
由于微电子的高容量制造达到了65纳米(nm)的技术结点，在晶片制造前端工艺(FEOL)和晶片制造后端工艺(BEOL)中的所有特征尺寸的特征尺寸(CD)需要变得越来越苛刻。65nm特征尺寸代表性地大大小于平版印刷的尺寸。用于缩减平板印刷限定的尺寸的标准技术是图形修整，其被广泛地应用来延长所谓的平版印刷技术的寿命。图形修整去除了掩模图形的一部分，使得该图形更小。虽然该技术仅仅用于线图形并且因为执行图形修整时在位于线和通孔开口之间的间隙仅仅变大，而在线或者通孔开口之间没有间隙。这样，当栅极电极图形化和蚀刻工艺可以执行图形修整以获得低于65nm的栅极CD时，接触或者通孔图形和蚀刻工艺难于达到低于100nm的尺寸。因此，在BEOL中该沟槽和通孔CD变成关键路径以进一步缩小逻辑和/或存储器电路。
在主要蚀刻操作期间蚀刻的层中形成倾斜通孔轮廓是用于减小通孔CD以小于由该平版印刷确定的掩模CD的常用方法。在主要蚀刻期间蚀刻的层在此处作为“衬底层”。衬底层的一个实例是在BEOL中使用的层间介电(ILD)层。一般，倾斜通孔轮廓可以使用包含聚合工艺气体的蚀刻剂来蚀刻衬底层来获得，该蚀刻剂随着在蚀刻期间蚀刻前期工艺更深进入该层(也就是通孔宽长比增加)，以一增加的速率淀积在通孔侧壁上。该聚合体淀积提供一倾斜面，相对于蚀刻到该衬底层的该通孔的顶部的CD，该通孔底部的CD减小。然而，在高容量制造中，该主要蚀刻剖面锥体的方法受到公知的“蚀刻停止”的现象限制，其中一旦在该衬底层中达到特定的宽长比，那么该蚀刻前端就不能通过增加蚀刻时间来增强。蚀刻停止一般在聚合物开始在通孔底部和通孔侧壁上聚合时发生。蚀刻剖面锥体的数量由通孔的宽长比来限定，并且因此该通孔CD的尺寸可能随着平板限定的通孔掩模开口(也就是顶部CD)缩小从剖面锥体倾斜。这样，对于一具有接近120nm的平版CD通孔掩模，在主要蚀刻的工艺相互作用限制该通孔CD的减小以获得稍小于20nm(也就是小于20％)，其在该蚀刻到衬底层的通孔底部和该由平版印刷限定的掩模CD间测量。
发明内容
在此描述了在具有减小的特征尺寸的衬底层蚀刻开口的方法。在本发明的一个实施例中，包括一图形化的平版印刷光致抗蚀剂和一未图形化的有机抗反射涂层(BARC)的一多层掩模形成在待蚀刻的衬底之上。在另一个实施例中，该多层掩模还包括位于该BRAC和该衬底层之上之间的未图形化的无定形碳层。该BRAC由一有效的负性蚀刻偏置蚀刻以减小位于由在光致抗蚀剂中确定尺寸的平版印刷之下的该多层掩模中的开口的特征尺寸。在一个实施例中，该BRAC蚀刻的有效的负性蚀刻偏置随后应用到在该多层掩模的无定形碳层中蚀刻一具有减小的特征尺寸的开口。该BRAC蚀刻的有效的负性蚀刻偏置随后应用到在多层掩模之下的衬底层中蚀刻具有减小的特征尺寸的开口。在一个特殊的实施例中，自该BRAC蚀刻的该CD的缩减是远远大于在主要蚀刻操作中通过锥形化该衬底层中的蚀刻边缘所获得的缩减。在另外一个实施例中，自BARC蚀刻的CD缩减由自衬底层中锥形剖面的CD缩减组成。
为了使用一有效的负性蚀刻偏置在BARC上等离子体蚀刻开口，提供聚合化学反到低压的蚀刻容器。在一特别的实施例中，聚合化学反应包括使用CHF3。在另一个实施例中，该聚合化学反应由相对低的功率激发，其具有在100MHz到180MHz之间工作的高频电容耦合电源。在一个这样的实施例中，162MHz的电容耦合电源激发一具有小于350W功率的等离子体，标准化至300mm电极。在一可选择的实施例中，该聚合化学反应由相对高的功率激发，其具有在50MHz至100MHz之间工作的低频电容耦合电源。在一个这样的实施例中，60MHz的电容耦合电源激发一具有大于400W功率的等离子体，标准化至300mm电极。
附图说明
本发明的实施例通过实例来描述，并且不限于此，在附图中的图中：
附图1描述了根据本发明的一个特殊的实施例在衬底层中蚀刻一开口的方法的流程图。
附图2A描述了根据本发明的一个实施例的淀积了多层掩模的衬底的截面图。
附图2B描述了根据本发明的一个实施例的具有在多层掩模中的一层中平版限定的开口的附图2A所示的衬底的截面图。
附图2C描述了根据本发明的一个实施例的具有在多层掩模中的有机抗反射层中的蚀刻开口的附图2A所示的衬底的截面图。
附图2D描述了根据本发明的一个实施例的具有在多层掩模中的无定形碳层中的蚀刻开口的附图2A所示的衬底的截面图。
附图2E描述了根据本发明的一个实施例的具有在由多层掩模图形化的衬底层中蚀刻开口的附图2A所示的衬底的截面图。
附图2F描述了根据本发明的一个实施例移除多层掩模之后的附图2A中的衬底的截面图。
附图3是用于执行根据本发明的一个实施例的方法的等离子体蚀刻系统的截面示意图。
具体实施方式
在此参照附图描述等离子体蚀刻方法的实施例。然而，特殊的实施例可以部分的缺失一个或者多个特定的细节，或者与其它公知的方法、材料和设备结合来实施。在接下来的描述中，阐明多个特定的细节，例如特定的材料、尺寸和工艺参数等等以使本发明得到清楚的理解。在另一个实例中，为了避免不必要的模糊本发明在特定的细节中没有描述公知的半导体工艺和制造技术。说明书中通篇涉及“一实施例”意为与该实施例联系描述的特定的特征、结构、材料或特性至少包括在本发明的一个实施例中。这样，说明书中多处使用的词语“在一实施例”无需提及本发明的相同的实施例。进一步，该特定的特征、结构、材料或者特性可以在一个或者多个实施例中以任何合适的方式组合。
附图1描述了根据本发明的一个实施例的执行在一操作台上用于蚀刻通孔的方法100的流程图。如此处的使用，一“通孔”包括具有近似相同长度和截面宽度和它们具有长度尺寸远大于截面宽度(也就是缝或者沟槽)的实施例。一般，该“通孔”的深度可以在不同的实施例中变化。附图2A-2F描述了具有根据本发明的实施例的具有特征装配的工件的截面图并且涉及在附图1中描述的方法100的操作。
附图1的方法100开始于支撑210之上的衬底层220(附图2A)。在一个实施例中，支撑210是半导体晶片，例如但是不限于硅、锗或者普遍公知的III-V族化合物半导体材料。在另一个实施例中，支撑210是玻璃、石英或者蓝宝石材料。衬底层220通常包括最终获得开口的层。衬底层区别于掩模层，掩模层是用于将图形转移到衬底层上的临时层。在附图1描述的一个典型的实施例中，附图2A-2F中的衬底层220是介电层，例如氮化层、氧化硅层或者低k材料层。在另一个实施例中，衬底层包括半导体层或导体层，如硅、锗、钽、钛、钨或者其它普遍公知的材料。在另一个实施例中，该衬底层可以进一步是包括本领域技术人员公知的介电和/或半导体和/或导体材料组成的多层。
在附图1中的操作105中，多层掩模淀积在衬底上。在附图1描述的实施例中，该多层掩模包括一图形化层，其可以在大约300℃优选350℃的温度以上保持稳定。在一个实施例中该高温抗蚀图形膜是CVD碳膜。该CVD碳材料包括以sp1、sp2和sp3键合状态的碳构成，其使得该膜是热解碳、石墨碳和类金刚石碳的混合物的特性。由于该CVD碳材料可以在不同的部分包括多个键合状态，其通常被称为是“无定形碳”。附图2A中的无定形碳层225作为多层掩模的第一层形成在衬底层220之上。无定形碳材料可以从Appiled MatericalsInc.，CA，U.S.A出售名为AdvancedPatterning FilmTM(APF)商业地获得。无定形碳层225是非光敏的并且改为由等离子体蚀刻确定以高保真的重现该覆盖于光敏层上的图形。当无定形碳层225提供增加厚度到类似传统的坚膜(使用氮化物或者氧化硅)的掩模上时，由于无定形碳层225可以使用与移除光敏层相同的方法移除，例如O2等离子体灰化，因此这是先进的。这样，由于无需附加的掩模移除操作，因此相对于传统的坚膜工艺降低了工艺复杂性。在一个实施例中，该无定形碳层是用PECVD工艺形成介于100
Figure A20081010920600091
至3000
Figure A20081010920600092
厚度的无机碳材料。在一个特定的实施例中，层225是接近2000
Figure A20081010920600093
的厚度以增加位于衬底层220之上的掩模的厚度而不需要平版制版工艺来限定该整个掩模的厚度。该无定形碳层可以还包括氮或其它添加剂。进一步，对高温的抵抗力允许一介电帽盖层，例如介电防反射涂层(DARC)在至少300℃的一般介电沉积温度下淀积在无定形碳层之上。
包括DARC的实施例可以使用氮化硅、氧化硅或者氧氮化硅(SiON)，其厚度取决于DARC材料合成物的光学特性和平版印刷所使用的波长。一般的，该DARC介于300
Figure A20081010920600094
至100
Figure A20081010920600095
且在一个特别实施例中，使用大概600
Figure A20081010920600096
的SiON DARC。在另外一个实施例中，作为在与该CVD碳淀积关联的单一沉积系统中执行该方法步骤以淀积该DARC。
该多层掩模淀积包括一底部防反射涂层(BARC)。如附图2A所示，BARC 230应用在无定形碳层225之上(或者DARC层之上)。BARC 230是有机材料，例如，但是不限于聚酰胺和聚砜。BARC在图形该光敏层时降低了光反射并且由于该BARC层增加了用于在蚀刻下部衬底层220时改进蚀刻阻力的多层掩模250的总厚度，其对于减薄光致抗蚀剂涂层是有益的。一般，BARC 230必须具有足够的厚度以抑制用于曝光的光且其一般厚度为自100
Figure A20081010920600097
至大于800
Figure A20081010920600098
。对于193nm的实施例，该厚度大约为800
Figure A20081010920600099
BARC 230之上，覆盖一光敏层(光致抗蚀剂)。这样，如附图2A所示，光致抗蚀剂240由BARC 230与无定形碳层225分开。光致抗蚀剂240和BARC 230形成公知的称作“双层”掩模。在一个实施例中，图形化的光致抗蚀剂240是传统的厚度为2000
Figure A200810109206000910
至6000
Figure A200810109206000911
丙烯酸脂合成物。在可选择的实施例中，图形化的光致抗蚀剂240是基于厚度在1000
Figure A200810109206000912
-2000
Figure A200810109206000913
之间的硅氧烷和硅倍半氧烷(SSQ)。
在附图1的操作110中，在光致抗蚀剂240中的开口是平板印刷限定的。在一个实施例中，根据附图2B，光致抗蚀剂240由一传统的193nm曝光/显影平版工艺图形化限定具有第一特征尺寸的开口，CDL，低于100nm。在一个特别实施例中，图形化的光致抗蚀剂240形成具有介于大约50nm至90nm之间的第一特征尺寸的开口。如附图2B所示，有机BARC 230在曝光和显影工艺后保持未图形化，正如无定形碳层225。
接下来，在BARC蚀刻操作125时，等离子体蚀刻该BARC以在光致抗蚀剂上形成比平版印刷所限定的开口小的开口。根据附图2C，形成在BARC 230的开口在BARC 230的底部具有特征尺寸CDE，其小于平版印刷所确定的特征尺寸CDL，在这种工艺条件下对该BARC执行等离子体蚀刻。在一个实施例中，选择该BARC蚀刻工艺条件以在光致抗蚀剂230的侧壁上淀积聚合体245以减小在光致抗蚀剂230上平版印刷确定的开口以得到所需的小于平版印刷的特征尺寸CDE。当蚀刻在BARC上的开口的特征尺寸小于平版印刷确定的光致抗蚀剂的开口时，CDE减CDL的增量在此处蚀刻偏置并且因此为负数。在一个特殊实施例中，由于该BARC相对较薄，一般低于1000，在BARC蚀刻时，利用高聚合工艺条件以获得有效的蚀刻偏置。在一个实施例中，提供该BARC蚀刻工艺条件以缩减该平版印刷确定的特征尺寸CDL，与10nm到60nm之间(也就是蚀刻偏置与-10nm至-60nm之间)。在一个特殊实施例中，特征尺寸的缩减至少是该平版印刷所限定的特征尺寸CDL的20％。在一个这样的实施例中，该蚀刻偏置大约是-50nm用于平版印刷限定具有大约100nm CDL的开口。在另一个实施例中，其中CDL大约50nm，该蚀刻偏置大约-10nm以形成具有大约40nm的CDE的BARC蚀刻开口。
由于BARC蚀刻是确定多层掩模250的第一蚀刻，因此在BARC 230中的该CD缩减为接下来的无定形碳层225和/或衬底层220的蚀刻提供了掩模。如上文所述，该BARC层相对较薄，一般在100
Figure A20081010920600102
至500
Figure A20081010920600103
之间，所以在蚀刻BARC期间淀积侧壁聚合物可以仅在小厚度上形成锥形剖面。这样，在BARC蚀刻时可以淀积较大数量的侧壁尖端，且在下层的后续蚀刻中没有引起明显数量的侧壁尖端。另外，在BARC蚀刻时，该宽长比仍然较低，减轻工艺影响，例如蚀刻停止。进一步，在使用无定形碳层225的实施例中，该BARC层CD缩减提供掩模聚合体，该聚合体为接下来的用于蚀刻无定形碳层的工艺提供了很好的蚀刻阻挡，通过该无定形碳层可以形成可控的几乎垂直的通孔剖面。这些优点使得其在剖面和低CD范围都有很好的可重复性。另一个优点是，该BARC层CD缩减提供了一种用于减少该多层掩模CD的方法，其独立于用于蚀刻衬底层220的工艺。这样，可以蚀刻衬底层220的工艺用于形成具有在衬底层220上具有锥形侧壁的通孔，其可以与该BARC CD缩减组合以获得远小于平版印刷所确定的最终的底部CD。
应用在附图1中的在BARC蚀刻操作125的该等离子体蚀刻工艺包括一聚合工艺气体，其可以在激发等离子体时产生CF2种类。在该BARC等离子体蚀刻时CF2种类的产生有益于缩减自光致抗蚀剂的BARC的开口的CD以提供有效的蚀刻偏置。一般，增加聚合工艺气体的流速对于增加该BARC蚀刻偏置有效。然而，下文所述的该蚀刻偏置的大小也基于多个其它的工艺参数。在一个实施例中，该聚合工艺气体是全卤化的，例如八氟化四碳(C4F8)、八氟化五碳(C5F8)、和六氟化六碳(C6F6)和六氟化四碳(C4F6)。在另一个实施例中，该聚合工艺气体是部分卤化的，例如一氧六氟化四碳(C4F6O)和二氟甲烷(CH2F2)。在一个特别实施例中，该聚合工艺气体可以是三氟甲烷(CHF3)，其以流速为5标准立方厘米每分钟(sccm)至50sccm引至蚀刻容器内。
在另一个实施例中，该BARC等离子体蚀刻操作125增加了包括一非聚合工艺气体。一般，该非聚合工艺气体比该聚合工艺气体有利于产生更少的CF2种类并且提供了进一步的方法以控制相对于该光致抗蚀剂层和相对于侧壁聚合沉积比率控制该BARC层的垂直蚀刻比率。在一个实施例中，该非聚合工艺气体是CF4。一个典型的实施例中使用流速在5sccm至50sccm的CHF3，以一流速将CF4引导至该蚀刻容器内，其足够提供CF4∶CHF3比率为0.3∶1至1.5∶1之间。
该BARC蚀刻操作125可以进一步包括载体气体，其可以进一步在侧壁聚合形成中起到作用。在一个实施例中，该载体气体是氮气(N2)，其具有与聚合工艺气体相比在0.3到1.0之间的流速。进一步，需要注意的是在可替换的实施例中，该N2源也可以是氨气(NH3)。一可替换的载体和/或钝化气体是氦气(He)。
在一个实施例中，在低工艺压力下执行BARC蚀刻操作125以增加蚀刻偏置的大小。自光发射光谱，会发现低工艺压力增加了在等离子体中该CF2种类的密度。低压也增加了偏置电压，改善了离子方向性，其可以进一步在光致抗蚀剂侧壁上各相同性地淀积中性聚合物种类提供更高的净堆积。随着聚合工艺气体流速的下降，较低的工艺压力对于蚀刻偏置的大小具有较大的影响。这样，随着聚合物气体流速的降低，该BARC的开口的数量小于在一给定的压力范围内该掩模层更多地变化。在一个实施例中，该工艺压力低于25毫托(mT)。在一个特别实施例中，该压力大约是10mT。
在一个实施例中，该BARC蚀刻等离子体是由电容耦合RF电源激发。一般，在BARC蚀刻的蚀刻偏置的大小取决于该电容耦合电源的频率和功率。在一个实施例中，使用在100MHz到180MHz之间的高频电源激发等离子体。在一个这样的实施例中，使用一个162MHz的电源。对于一给定电压，高频电容耦合电源相对于低频电源大大的提高了该BARC中蚀刻偏置的大小。该高频电容耦合电源可以得到高离子密度并且也增加了在等离子体中CF2的密度。通过各相同性的在侧壁淀积中性聚合物种类提供更高的净堆积，CF2种类的有效产生使得在BARC层的CD缩减增加。相对低的电源功率也是有利的，因为提高电源功率也提高了光致抗蚀剂240的腐蚀率。在一个实施例中，该高频电源输送200到400瓦特(W)之间的功率，校正的至具有约300mm直径的电极的蚀刻容器(例如，适用于300mm半导体芯片的蚀刻工具)。在另一个实施例中，工作于2至60MHz频率之间的低频偏置电源提供100W至400W之间的附加功率至该等离子体。该低频偏置电源提供了较少的CF2种类但是有利于提供离子方向性。在一个特殊的实施例中，162MHz发电机传输200W到350W之间的电源功率并且13.56MHz发电机传输约400W偏置功率在10mT的压力下激发50sccm的CHF3和50sccm的CF4为等离子体，蚀刻BARC层，使用BARC的蚀刻速率为约400A/分钟，具有约50nm的CD缩减。
如上文所述，该电容耦合电源的频率和功率都对于在BARC蚀刻操作125中的蚀刻偏置的大小有影响。低频电容耦合源，例如一个在50MHz到100MHz之间工作的，可以用来激发等离子体。在一个实施例中，该低频电源可以在至少400W的相对高的功率下工作以在BARC蚀刻期间提供有效的CD缩减。该较高功率可以至少部分地补偿与该低频电源有关的该较低离子密度和CF2种类密度。然而，由于该低离子密度和CF2种类密度，在至少60MHz的频率下操作该电容耦合电源是有利的。在一个特别的实施例中，60MHz RF发电机传输约500W的电源功率在10mT的压力下激发50sccm的CHF3和50sccm的CF4为等离子体，蚀刻BARC层，具有约40nm的CD缩减。
该聚合物BARC蚀刻工艺可以进一步应用到在通过BARC蚀刻后清除DARC。如上文所述，实施例使用DARC一般包括在BARC 230之下的介于400
Figure A20081010920600131
至600
Figure A20081010920600132
的电介质。由于上文描述的该聚合物BARC蚀刻工艺具有相对高的介电蚀刻比率，该薄DARC被快速的清除并且有一些需要去自对于该BARC蚀刻最佳的条件改变等离子体蚀刻工艺条件。
接下来，在附图1中的操作130中，蚀刻该无定形碳层以完成该多层掩模的确定。一般，为了在无定型碳层225中避免显著的剖面斜面，该蚀刻工艺应该对于侧壁聚合物245具有足够高的选择性，保护BARC 230(附图2C所示)。如附图2D所示，蚀刻该无定形碳层225移除大部分光致抗蚀剂层240。基于光致抗蚀剂层240、无定形碳层225的厚度和BARC蚀刻以及无定形碳蚀刻对于光致抗蚀剂的选择性，在蚀刻该无定形碳层后或多或少残留着光致抗蚀剂。在一个特别的实施例中使用2000
Figure A20081010920600133
厚度的光致抗蚀剂240、400
Figure A20081010920600134
厚度的BARC230、和2000
Figure A20081010920600135
厚度的无定形碳层225，基本上所有的光致抗蚀剂240和BARC 230在蚀刻无定形碳层225时都被移除了。由于自该聚合物BARC蚀刻的CD缩减独立于该无定形碳蚀刻，该用于无定形碳蚀刻的工艺条件可以被最佳的与该聚合物BARC蚀刻工艺条件隔离开。在一个实施例中，该蚀刻到无定形碳层225中的开口的特征尺寸与在BARC230中的开口的减少的特征尺寸CDE大致相同。为了保留基本上所有来自该聚物BARC蚀刻的CD缩减，使用普遍公知的包括烷烃、烯烃或炔烃的无定形碳蚀刻工艺蚀刻附图2D中的该无定形碳层225。在这个实施例中，该蚀刻剂包括具有至少两个碳的碳氢化合物，例如C2H6。在该特别实施例中使用2000的无定形碳层225，穿透无定形碳层225的通孔具有基本上各向异性剖面并且大约50nmCDE。
在附图1的操作140中，使用该多层掩模执行主要蚀刻，该多层掩模具有自该聚合物BARC蚀刻减小的特征尺寸CDE的开口。如附图1虚线所描述的，如果该多层掩模缺少该无定形碳层和/或DARC层，可以紧随该BARC蚀刻工艺后执行该主要蚀刻。在这样的实施例中，自该BARC蚀刻的该CD缩减可以仍然是缩减该蚀刻到衬底层的开口的CD。
如附图2E所示，该主要蚀刻使用包括无定形碳的多层掩模以精确的转移小于CDL的减少的特征尺寸至衬底层220。基于该层的材料组成，多种已知的蚀刻技术和化学方法可以应用到该主要蚀刻中，例如，但是不限于此，氮化硅或者氧化硅层的氟基等离子体蚀刻。在一个实施例中，使用高度各向异性工艺蚀刻介电层以获得具有与BARC开口的或者CDE大致相同的特征尺寸的开口。在一个该实施例中，使用具有由平版印刷限定的大于90nm的CDL的开口的多层掩模蚀刻该衬底层以获得具有低于50nm的CDE的开口。在另一个实施例中，使用一工艺蚀刻介电层，提供具有底部CD小于小于平版印刷确定的尺寸CDL和该BARC的尺寸CDE的锥形的通孔剖面。
最后，在操作150中，移除该多层掩模的任何残留的层，以终结附图1中方法100。在一个实施例中，使用实时灰化工艺去除多层掩模并且进一步在应用于操作125、130和140的同样的蚀刻容器中执行。在另一个实施例中，在偏置功率小于150W时，使用至少300W的电源功率激发高流速O2。该高电源功率将腐蚀残留的掩模，例如无定形碳层225。该实时灰化也在其它的工件上使用该蚀刻系统重复方法100。
在一个实施例中，在例如由Applied Materials of CA，USA制造的MxP
Figure A20081010920600142
、MxP+TM、Super-ETM、eMAX
Figure A20081010920600143
或者EnablerTM系统的蚀刻系统中执行发明100的该等离子体蚀刻工艺。可以理解的是其它蚀刻容器可以用于实现本发明的典型实施例。附图3示出了典型蚀刻系统300的截面图。系统300包括接地的容器305。工件310通过开口315放入并且固定到一个温度控制阴极320。在上述的该BARC蚀刻的实施例中应用的工艺气体、CHF3、N2和CF4分别由源346、347和348提供。该工艺气体分别通过各自的质量流控制器349由该源到该容器305的内部。通过连接到高容量真空泵355的排气阀350将容器305抽空至5mTorr到500mTorr之间，该高容量真空泵包括涡轮分子泵。
当施加RF功率时，在容器工艺区域360形成等离子体。在特别实施例中，磁性线圈340围绕容器305提供介于0G到100G的旋转磁场以控制等离子体的密度。偏置RF发生器325耦合到阴极320。偏置RF发生器325提供偏置功率以激发等离子体。偏置RF发生器325一般具有介于2MHz到60MHz之间的频率，并且在一个特别实施例中，其是13.56MHz。电源RF发生器330耦合到等离子体发生部件335，其相对于阴极320是阳极以提供电源功率激发等离子体。在一个上述的实施例中，该EnablerTM系统提供在162MHz操作的电源RF发生器和相对低的电源功率以缩减在BARC蚀刻操作中的开口的CD。一般，当电源功率影响该等离子体密度时，其相对独立于在工件310上的偏置，偏置电源影响工件310的偏置电压，其控制该工件310的离子轰击。在文中如上文所述附图1中的该BARC蚀刻操作125，从其产生该等离子体的一个给定的组的输入气体的该蚀刻特性有效地改变了等离子体的密度和晶片偏置，这样，激发等离子体的功率(电源或者偏置)的数量和源都是重要的。在上文描述的另一个实施例中，eMAXTM蚀刻系统提供工作在60MHz的电源RF发生器和相对高的电源功率以缩减在BARC蚀刻操作时的开口的CD。
由于电极直径随着时间的过去已经增长了，自150mm、200mm、300mm等以适应更大的工件，标准化等离子体蚀刻系统的到电极区域的电源和偏置功率是本领域技术人员公知的。贯穿该说明书，涉及到瓦特(W)可以认为在文中设计了具有300mm直径的圆电极的系统并且因此所有的电源可以设置为适当的电极尺寸和形状。
在本发明的一个实施例中，系统300由控制器370计算机控制以控制该偏置功率、电源功率、磁场强度、气流、压力、阴极温度和其它工艺参数。控制器370可以是任何形式的多用途数据处理系统中的一种，其可以应用到工业设备中用来控制多种子处理器和子控制器。一般，控制器370包括与存储器373通信的中央处理器(CPU)372和在其它普通部件之间的输入/输出(I/O)电路374。软件命令由CPU 372执行，使系统300使用聚合工艺气体(例如CHF3)在低压下(例如10mT)蚀刻BARC层，并且使用高压电源功率(例如162MHz，发电小于400W)激发。根据本发明通过CPU 372执行软件命令可以进一步使得系统300蚀刻无定形碳层、蚀刻介电层，也执行其它工艺。本发明的一部分可以提供计算机程序产品，其可以包括一具有储存上述指令的计算机可读介质，其可以应用到程序化计算机(或者其它电子设备)以使用低压的聚合工艺气体并且用高频电容耦合等离子体电源激发以蚀刻该BARC层、蚀刻无定形碳层、蚀刻介电层，根据本发明也执行其它工艺。该计算机可读介质可以包括，但是不限于，软盘、光盘、CD-ROM(只读存储压缩盘)、磁光盘、ROM(只读存储器)、RAM(随机存储器)、EPROM(可擦除可编程只读存储器)、EEPROM(电可擦除可编程只读存储器)、磁或者光卡、闪存或者其它普遍公知类型的用于存储电子指令的计算机可读介质。然而，本发明也可以作为一个计算机程序产品被下载，其中该程序可以通过导线自移动计算机传输至一要求计算机。
尽管本发明用语言说明描述了结构特征和/或方法过程，可以理解为由附加权利要求限定的本发明无需限定于所描述该特别的特征或过程。公开的特别的特征或者过程可以被认为本发明要求的更加优选的实施是用于进一步描述而不是限制本发明。

Claims (20)

1、一种方法包括：
在等离子体蚀刻容器内提供在多层掩模之下的衬底层，该多层掩模包括位于具有第一特征尺寸的开口图形化的层之下的一未图形化的有机抗反射层；
通过该有机抗反射层等离子体蚀刻具有特征尺寸的开口，该特征尺寸至少比该第一特征尺寸小20％；并且
在该衬底层中等离子体蚀刻具有至少比该第一特征尺寸小20％的特征尺寸的开口。
2、如权利要求1所述方法，其中该第一特征尺寸小于100nm并且在该有机抗反射层中蚀刻的开口的特征尺寸至少小于该第一特征尺寸30nm。
3、如权利要求1所述方法，进一步包括通过无定形碳层蚀刻具有至少小于该第一特征尺寸20％的特征尺寸的开口，其中该无定形碳层位于该有机抗反射层和该衬底层之间。
4、如权利要求1所述方法，其中该等离子体蚀刻还包括曝光该有机抗反射层到聚合工艺气体的等离子体，其包含由具有介于100MHz到180MHz之间的频率的电容耦合电源功率激发的CHF3。
5、如权利要求3所述方法其中该电源功率是小于350W标准化至300mm电极。
6、如权利要求1所述方法，其中该等离子体蚀刻还包括曝光该衬底到聚合工艺气体的等离子体，其包含由具有介于60MHz到100MHz之间的频率的电容耦合电源功率激发的CHF3。
7、如权利要求6所述方法其中该电源功率是至少400W标准化至300mm电极。
8、如权利要求1所述方法，其中该容器压力小于25mT。
9、如权利要求4所述方法，其中该聚合工艺气体还包括CF4。
10、如权利要求9所述方法，其中该CF4∶CHF3气体比例为介于0.3∶1至1.5∶1之间。
11、一种方法，包括：
在容器内提供多层掩模，该多层掩模包括位于具有第一特征尺寸的开口图形化的层之下的一未图形化的有机抗反射层；
在容器内提供包括CHF3的蚀刻剂气体，压力低于25mT；以及
通过该未图形化的有机抗反射层，使用该蚀刻剂气体的等离子体蚀刻具有特征尺寸的开口，该特征尺寸通过在蚀刻期间许多侧壁聚合物的淀积从该第一特征尺寸减小。
12、如权利要求11所述方法，其中该特征尺寸从该第一特征尺寸至少减少30nm。
13、如权利要求11所述方法，其中该等离子体由小于350W标准化至300mm电极的功率通过具有大约162MHz的电容耦合RF电源激发。
14、如权利要求11所述方法，其中该等离子体由大于400W标准化至300mm电极的功率通过具有大约60MHz的电容耦合RF电源激发。
15、如权利要求11所述方法，其中该蚀刻剂气体还包括CF4。
16、如权利要求15所述方法，其中该CF4∶CHF3气体比例为介于0.3∶1至1.5∶1之间。
17、如权利要求11所述方法，进一步包括，在通过该有机抗反射层蚀刻后，通过多层掩模的无定形碳层蚀刻开口，该开口具有与在该有机抗反射层中的开口的特征尺寸相同的特征尺寸，其中该蚀刻发生在与用于蚀刻该有机抗反射层的不同的工艺条件下。
18、如权利要求11所述方法，进一步包括，在通过该未图形化有机抗反射层蚀刻后，在该介电层中蚀刻开口到该通过该多层掩模图形化的介电层，该开口具有与在该有机抗反射层中的开口的特征尺寸相同的特征尺寸。
19、一种具有存储了机器可读指令的计算机可读介质，当被数据处理系统读取时，致使系统执行一种方法包括：
在容器中提供包括压力小于25mT的CHF3的蚀刻剂气体并且；
通过有机抗反射层蚀刻具有特征尺寸的开口，该特征尺寸至少比在有机抗反射层之上的掩模层中的开口的特征尺寸小30nm，其中该等离子体包括该蚀刻剂气体。
20、如权利要求19所述的计算机可读介质，包括一组机器可读指令，当被数据处理系统读取时，致使系统执行一种方法包括：
在容器中提供CF4，其中该蚀刻气体的该CF4∶CHF3气体比例为介于0.3∶1至1.5∶1之间；以及
通过具有大约162MHz的频率的电容耦合RF电源使用小于350W标准化至300mm电极的功率激发该等离子体。
CNA2008101092062A 2007-04-16 2008-04-16 控制特征尺寸收缩的蚀刻工艺 Pending CN101290481A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/735,938 2007-04-16
US11/735,938 US7838432B2 (en) 2007-04-16 2007-04-16 Etch process with controlled critical dimension shrink

Publications (1)

Publication Number Publication Date
CN101290481A true CN101290481A (zh) 2008-10-22

Family

ID=39577859

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2008101092062A Pending CN101290481A (zh) 2007-04-16 2008-04-16 控制特征尺寸收缩的蚀刻工艺

Country Status (7)

Country Link
US (1) US7838432B2 (zh)
EP (1) EP1983556A3 (zh)
JP (1) JP5634664B2 (zh)
KR (1) KR101407661B1 (zh)
CN (1) CN101290481A (zh)
SG (1) SG147388A1 (zh)
TW (1) TW200910423A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101908474B (zh) * 2009-06-03 2012-02-01 中芯国际集成电路制造(北京)有限公司 在晶圆上制造栅极的方法
CN102569174A (zh) * 2010-12-30 2012-07-11 新加坡商格罗方德半导体私人有限公司 具有超低电介质常数介电质的集成电路系统及其制造方法
CN103035508A (zh) * 2012-12-31 2013-04-10 中微半导体设备(上海)有限公司 特征尺寸收缩方法
CN106910679A (zh) * 2015-12-22 2017-06-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
CN109427549A (zh) * 2017-08-21 2019-03-05 中华映管股份有限公司 开口的形成方法和像素结构的制造方法
CN116190315A (zh) * 2023-04-28 2023-05-30 粤芯半导体技术股份有限公司 一种接触通孔及制作方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5275085B2 (ja) * 2009-02-27 2013-08-28 株式会社東芝 半導体装置の製造方法
US8512582B2 (en) * 2008-09-15 2013-08-20 Micron Technology, Inc. Methods of patterning a substrate
JP5180121B2 (ja) * 2009-02-20 2013-04-10 東京エレクトロン株式会社 基板処理方法
US20100270262A1 (en) * 2009-04-22 2010-10-28 Applied Materials, Inc. Etching low-k dielectric or removing resist with a filtered ionized gas
JP2010283213A (ja) * 2009-06-05 2010-12-16 Tokyo Electron Ltd 基板処理方法
US20110253670A1 (en) * 2010-04-19 2011-10-20 Applied Materials, Inc. Methods for etching silicon-based antireflective layers
TWI458011B (zh) * 2010-10-29 2014-10-21 Macronix Int Co Ltd 蝕刻多層硬式幕罩的方法
US8735283B2 (en) 2011-06-23 2014-05-27 International Business Machines Corporation Method for forming small dimension openings in the organic masking layer of tri-layer lithography
CN103854995B (zh) * 2012-12-06 2016-10-19 中微半导体设备(上海)有限公司 一种改善侧壁条痕的刻蚀工艺及其装置
US20140357080A1 (en) * 2013-06-04 2014-12-04 Tokyo Electron Limited Method for preferential shrink and bias control in contact shrink etch
DE112015004272T5 (de) * 2014-09-19 2017-06-01 Semiconductor Energy Laboratory Co., Ltd. Herstellungsverfahren der Halbleitervorrichtung
TWI676357B (zh) * 2015-06-05 2019-11-01 美商蘭姆研究公司 配方組之執行同步系統與方法
US20180323078A1 (en) * 2015-12-24 2018-11-08 Intel Corporation Pitch division using directed self-assembly
KR102598061B1 (ko) 2018-09-03 2023-11-03 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
CN110718506A (zh) * 2019-09-30 2020-01-21 上海华力集成电路制造有限公司 一种制作14nm节点后段制程32nm线宽金属的方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5933759A (en) * 1996-12-31 1999-08-03 Intel Corporation Method of controlling etch bias with a fixed lithography pattern for sub-micron critical dimension shallow trench applications
JP2000077386A (ja) * 1998-08-27 2000-03-14 Seiko Epson Corp パターン形成方法
US6335292B1 (en) 1999-04-15 2002-01-01 Micron Technology, Inc. Method of controlling striations and CD loss in contact oxide etch
DE19937995C2 (de) * 1999-08-11 2003-07-03 Infineon Technologies Ag Verfahren zur Strukturierung einer organischen Antireflexionsschicht
ITMI20020931A1 (it) * 2002-05-02 2003-11-03 St Microelectronics Srl Metodo per fabbricare circuiti elettronici integrati su un substrato semiconduttore
US6767824B2 (en) * 2002-09-23 2004-07-27 Padmapani C. Nallan Method of fabricating a gate structure of a field effect transistor using an alpha-carbon mask
US7169695B2 (en) 2002-10-11 2007-01-30 Lam Research Corporation Method for forming a dual damascene structure
DE10312469A1 (de) 2003-03-20 2004-10-07 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiterstruktur
US7297628B2 (en) * 2003-11-19 2007-11-20 Promos Technologies, Inc. Dynamically controllable reduction of vertical contact diameter through adjustment of etch mask stack for dielectric etch
US6960535B1 (en) 2004-05-14 2005-11-01 Sharp Kabushiki Kaisha Dual damascene etching process
US7208407B2 (en) * 2004-06-30 2007-04-24 Micron Technology, Inc. Flash memory cells with reduced distances between cell elements
US7371461B2 (en) * 2005-01-13 2008-05-13 International Business Machines Corporation Multilayer hardmask scheme for damage-free dual damascene processing of SiCOH dielectrics
US7361588B2 (en) * 2005-04-04 2008-04-22 Advanced Micro Devices, Inc. Etch process for CD reduction of arc material
JP4952338B2 (ja) * 2006-03-30 2012-06-13 東京エレクトロン株式会社 半導体装置の製造方法、エッチング装置及び記憶媒体

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101908474B (zh) * 2009-06-03 2012-02-01 中芯国际集成电路制造(北京)有限公司 在晶圆上制造栅极的方法
CN102569174A (zh) * 2010-12-30 2012-07-11 新加坡商格罗方德半导体私人有限公司 具有超低电介质常数介电质的集成电路系统及其制造方法
CN102569174B (zh) * 2010-12-30 2015-06-10 新加坡商格罗方德半导体私人有限公司 具有超低电介质常数介电质的集成电路系统及其制造方法
CN103035508A (zh) * 2012-12-31 2013-04-10 中微半导体设备(上海)有限公司 特征尺寸收缩方法
CN103035508B (zh) * 2012-12-31 2016-09-07 中微半导体设备(上海)有限公司 特征尺寸收缩方法
CN106910679A (zh) * 2015-12-22 2017-06-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
CN106910679B (zh) * 2015-12-22 2020-09-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
CN109427549A (zh) * 2017-08-21 2019-03-05 中华映管股份有限公司 开口的形成方法和像素结构的制造方法
CN116190315A (zh) * 2023-04-28 2023-05-30 粤芯半导体技术股份有限公司 一种接触通孔及制作方法

Also Published As

Publication number Publication date
EP1983556A3 (en) 2010-06-16
SG147388A1 (en) 2008-11-28
US20080254638A1 (en) 2008-10-16
KR20080093392A (ko) 2008-10-21
TW200910423A (en) 2009-03-01
JP2008270803A (ja) 2008-11-06
KR101407661B1 (ko) 2014-06-17
US7838432B2 (en) 2010-11-23
EP1983556A2 (en) 2008-10-22
JP5634664B2 (ja) 2014-12-03

Similar Documents

Publication Publication Date Title
CN101290481A (zh) 控制特征尺寸收缩的蚀刻工艺
US9922839B2 (en) Low roughness EUV lithography
US8329585B2 (en) Method for reducing line width roughness with plasma pre-etch treatment on photoresist
US6583065B1 (en) Sidewall polymer forming gas additives for etching processes
US5980768A (en) Methods and apparatus for removing photoresist mask defects in a plasma reactor
US7977242B2 (en) Double mask self-aligned double patterning technology (SADPT) process
TW201740459A (zh) 硬遮罩之自我限制平坦化加工
US9589832B2 (en) Maintaining mask integrity to form openings in wafers
KR20010032913A (ko) 기판으로부터의 유기성 반사 방지 코팅 에칭 시스템 및 방법
CN101320224A (zh) 对光刻胶具有高选择比的无卤素无定形碳掩膜蚀刻方法
US8642482B2 (en) Plasma etching method, control program and computer storage medium
KR20160008499A (ko) 플라즈마 에칭 방법 및 플라즈마 에칭 장치
US20090087996A1 (en) Line width roughness control with arc layer open
US6815366B2 (en) Method for etching organic insulating film and method for fabricating semiconductor device
US6227211B1 (en) Uniformity improvement of high aspect ratio contact by stop layer
CN110034021B (zh) 蚀刻方法和蚀刻装置
US20220199410A1 (en) Conformal amorphous carbon layer etch with side-wall passivation
JP6415636B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
EP0993685B1 (en) Method for improving microloading while etching a substrate
US20030153193A1 (en) Etching method
US20040203242A1 (en) System and method for performing a metal layer RIE process
US20240112919A1 (en) Low-Temperature Etch
JP2023552977A (ja) 半導体パターニングアプリケーションのための酸化スズおよび炭化スズ材料
JPH10312992A (ja) 有機系反射防止膜のプラズマエッチング方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20081022