CN102569174A - 具有超低电介质常数介电质的集成电路系统及其制造方法 - Google Patents

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Abstract

本发明涉及一种具有超低电介质常数介电质的集成电路系统及其制造方法，制造集成电路系统的方法，其是包含下列步骤：提供一蚀刻终止层；形成一层堆栈于该蚀刻终止层上方，其中，该层堆栈有在一低温氧化物层上方的一抗反射涂层；形成一光致抗蚀剂层于该抗反射涂层上方；由该光致抗蚀剂层形成一第一阻剂线与一第二阻剂线，其中，该第一阻剂线与该第二阻剂线被该抗反射涂层上的一直通线间距隔开；使用一低压聚合物爆发以一非氧化性气体混合物蚀刻该抗反射涂层，以移除该抗反射涂层的一部份；以及形成一第一聚合物层于该第一阻剂线上方。

Description

具有超低电介质常数介电质的集成电路系统及其制造方法
技术领域
本发明是有关于集成电路的领域，且更特别的是有关于具有超低电介质常数介电质的集成电路系统。
背景技术
基于降低成本的预期，诸如智能型手机、个人数字助理、定位服务装置、数字相机、音乐播放器、计算机、路由器、服务器及储存数组的类的现代电子装置一直把更多个集成电路封装于持续在缩减的物理空间内。较高的效能与较低的功率也是电子装置的典型要求以延续每天的增长。例如，将更多的功能封装于有较高效能及电池寿命较长的手机。已开发许多技术以满足该等要求。
集成电路是经常制作于硅及其它多层集成电路晶圆中及上。集成电路包括数百万个金属氧化物半导体场效应晶体管(MOSFET)与其它有源及无源电路装置。集成电路技术的创新继续缩减装置的尺寸以及驱向较高的效能与最小耗电量。此二分法已启发可以较小功率来解决速度需求的各种方法。
有一种方法涉及持续缩减集成电路技术的关键特征同时使用新的材料。此法可供缩小尺寸，但是要继续奋斗以平衡成本、效能及功率。
效能、功率及成本在最新半导体制造时代中有最显著相互矛盾的一个区域是需要减少集成电路中的晶体管的尺寸。
因此，亟须改善基本半导体结构及制造的良率、成本及效能以得到最大的效能改善、电力减少或两者。鉴于半导体组件的需求是更快的速度及更大的容量，找出问题的答案越来越重要。
长期以来大家都在寻找这些问题的解决方案，但是先前的开发没有教导或建议任何解决方案，因此本领域技术人员一直在逃避解决这些问题的方案。
发明内容
本发明提供一种制造集成电路系统的方法，其是包含下列步骤：提供一衬底；形成一层堆栈(layer stack)于该衬底上方，其中，该层堆栈有在一掩模层上方的一抗反射涂层；形成一光致抗蚀剂层于该抗反射涂层上方；由该光致抗蚀剂层形成一第一阻剂线与一第二阻剂线，其中，该第一阻剂线与该第二阻剂线被该抗反射涂层上的一直通线间距(through line pitch)隔开；使用一低压聚合物爆发(low-pressurepolymer burst)以一非氧化性气体混合物(non-oxidizing gas mixture)蚀刻该抗反射涂层，以移除该抗反射涂层的一部份；以及形成一第一聚合物层于该第一阻剂线上方。
本发明提供一种集成电路系统，其是包含：一衬底；一层堆栈，其是具有在一掩模层上方的一抗反射涂层；在该抗反射涂层上方的一光致抗蚀剂层；蚀刻自该光致抗蚀剂层的一第一阻剂线与一第二阻剂线，其中，该第一阻剂线与该第二阻剂线被该抗反射涂层上的一直通线间距隔开；使用一低压聚合物爆发以一非氧化性气体混合物蚀刻该抗反射涂层，以移除该抗反射涂层的一部份；以及在该第一阻剂线上方的一第一聚合物层。
本发明的某些具体实施例具有其它的方面可供加入或取代以上述所提及的。本领域技术人员阅读以下参考附图的详细说明可明白该等方面。
附图说明
图1根据本发明第一具体实施例图标集成电路系统的上视图。
图2为处于第一制造阶段的集成电路系统的横截面图。
图3为处于第二制造阶段的集成电路系统的横截面图。
图4为处于第三制造阶段的集成电路系统的横截面图。
图5为处于第四制造阶段的集成电路系统的横截面图。
图6为处于第五制造阶段的集成电路系统的横截面图。
图7为处于第六制造阶段的集成电路系统的横截面图。
图8为处于第七制造阶段的集成电路系统的横截面图。
图9为处于第八制造阶段的集成电路系统的横截面图。
图10为处于第九制造阶段的集成电路系统的横截面图。
图11为本发明第二具体实施例的集成电路系统的横截面图。
图12为本发明第三具体实施例的集成电路系统的横截面图。
图13为本发明第四具体实施例的集成电路系统的横截面图。
图14图标集成电路系统的直通线间距。
图15图标集成电路系统的线边缘粗糙度。
图16根据本发明另一具体实施例图标制造集成电路系统的方法。
主要组件符号说明
Figure BDA0000120047250000031
Figure BDA0000120047250000041
具体实施方式
以下充分详述数个具体实施例使得本领域技术人员能制作及使用本发明。应了解，基于本揭示内容显然仍有其它的具体实施例，以及在不脱离本发明范畴的情形下，可做出系统、方法或机械改变。
在以下的说明中，给出许多特定细节是为了让读者彻底了解本发明。但是，显然在没有该等特定细节下仍可实施本发明。为了避免混淆本发明，因此不详细揭示一些众所周知的电路、系统组态及制程步骤。
同样，图标系统具体实施例的附图为半图解式且不按比例绘制，特别是，图中有些尺寸为了图标清楚而加以夸大。同样，尽管附图中的视图为了便于描述而大体以相同的方向图标，但是大部份是用任意的方式描绘附图。大体而言，可用任何方位操作本发明。
在揭示及描述有共同特征的多个具体实施例时，为了便于清晰地图解、描述及理解，通常类似及相同的特征会用相同的组件符号描述。编号为第一具体实施例、第二具体实施例等等的具体实施例是为了便于描述而非旨在赋予任何其它意义或提供本发明的限制。
为了解释，本文所用的术语″水平面″是定义与集成电路的平面或表面平行的平面，而不管它的方向。术语″垂直″是指与刚才所定义的水平面垂直的方向。诸如″上方″、″下方″、″底面″、″顶面″、″侧面″(如″侧壁″)、″高于″、″低于″、″上面″、″上方″、以及″下面″等的术语都是以水平面来定义，如附图所示。术语″在…上″意指组件之间的直接接触。
本文所用的术语″加工″包含如在形成所述的结构时要做的沉积材料或光致抗蚀剂剂、图样化、曝光、显影、蚀刻、清洗、及/或移除材料或光致抗蚀剂剂。
图1根据本发明第一具体实施例图标集成电路系统100的上视图。集成电路系统100包含外部单元(external cell)102(例如，输入/输出(I/O)单元)、功能区块104、以及连接集成电路系统100的各种组件的互连106。集成电路系统100也包含内部电路组件108(例如，无源电路组件)，以及周边电路组件110(例如无源电路组件)。为了图解说明，集成电路系统100图标成有边界或周边I/O环，但是应了解，集成电路系统100可具有不同的外部单元102组态，例如地栅格数组(land grid array)的数组组态。
系统要求经常要求装置(例如，集成电路系统100)与各种系统环境交互而导致各种电路组件的整合，例如用于模拟或混合讯号功能的电路。用于处理各种系统环境的电路组件可驻在有外部单元102的周边区域，例如，周边电路组件110。其它电路组件，例如内部电路组件108，可驻在集成电路系统100的核心区内。
图2的横截面图图标处于第一制造阶段的集成电路系统100。
集成电路系统100在抗反射涂层/低温氧化物(ARC/LTO)开放阶段包含蚀刻终止层216，例如铜覆盖层或碳化硅(SiC)层，以及层堆栈220。层堆栈220为沉积于衬底上面的半导体材料层的集合以建立电路组件，例如晶体管。
可用先通孔后沟槽(Via First Trench Last，简称VFTL)方案制成集成电路系统100。该VFTL方案有多个加工阶段，包括通孔后反应离子蚀刻阶段，微影后阶段(post-lithography stage)，ARC/LTO开放阶段，以及其它可变阶段。每个阶段皆包括集成电路系统100的进一步加工。本发明描绘通孔后RIE阶段、微影后阶段及ARC/LTO开放阶段。
在通孔后RIE阶段期间，集成电路系统100包含有在蚀刻终止层216的一部份上方的层堆栈220的蚀刻终止层216。层堆栈220包含形成于蚀刻终止层216上方的粘合层214，例如似氧化物层，形成于粘合层214上方的超低k介电层212(ULK)，以及形成于超低k介电层212上方的硬掩模层210(HM)。
相较于使用有机蚀刻掩模时可保留的特征，硬掩模层210(例如，金属层)用来保留较小的图样化特征。硬掩模层210的蚀刻可用硬掩模图样以建立用于通孔或沟槽的开口。反应离子蚀刻制程(RIE)可用来建立延伸穿过硬掩模层210及进入超低k介电层212，粘合层214，以及在蚀刻终止层216终止的通孔凹部244。平坦化层208(OPL)可形成于硬掩模层210上方以及填满通孔凹部244。平坦化层208用来覆盖硬掩模层210以及提供用于其它层的平滑表面。例如，平坦化层208可包含有机平坦化层。
超低k介电层212由相对于二氧化硅的电介质常数有超低电介质常数(k)的材料制成。二氧化硅的电介质常数约有3.9。超低k材料通常有小于2.5的k值。超低k材料可包含有机硅酸盐(organosilicate)、多孔二氧化硅、聚合物介电质、掺杂二氧化硅、或类似的组合。
在微影后阶段期间，层堆栈220可包含形成于平坦化层上方的低温氧化物层207(LTO)。层堆栈220也可包含形成于低温氧化物层207上方的抗反射涂层204(ARC)，以及形成于抗反射涂层204上方的光致抗蚀剂层202。
层堆栈220可用微影制程蚀刻，以基于图样掩模在光致抗蚀剂层202中建立开口。该图样掩模定义要用光微影制程来建立的集成电路。
在ARC/LTO开放阶段期间，其它的蚀刻制程可建立延伸穿过光致抗蚀剂层202以及进入抗反射涂层204、低温氧化物层207及平坦化层208的第一凹部242。平坦化层208的开口可包含穿过平坦化层208的第一凹部242。
组件(例如，蚀刻于层堆栈220上的阻剂线)的尺寸可以关键尺寸(CD)为特征。关键尺寸为在用给定半导体技术制造半导体组件期间可形成的最小几何特征。经常在减少关键尺寸的制程期间，不必要的副作用是线边缘粗糙度(LER)的增加。成形几何特征两旁的不规则性可能增加线边缘粗糙度以及可能产生未预期的错误，包括短路。线边缘粗糙度可用线边缘与直线的偏差表示。
当前的技术要求需要缩减在反应离子蚀刻制程期间的CD，但是仍然保持最小关键尺寸偏移(minimum CD bias)，以避免铜线电阻的整体增加。满足关键尺寸偏移的目标为反应离子蚀刻制程的挑战。
对于VFTL方案，本发明在ARC/LTO开放阶段进行CD的大部份缩减。在ARC/LTO开放阶段期间缩减CD可能导致高关键尺寸偏移与变动的间距特征。聚合物沉积于较宽的特征上会更多。在侵蚀性较小的ARC开放制程用来最小化线边缘粗糙度及阻剂预算时，阻剂基脚(resistfooting)与较薄的阻剂会增加关键尺寸偏移。
此外，过度要求缩减CD经常起因于超低k材料损伤，较大的可印刷输入微影CD以及较宽的微影制程边限，以及CD在稀释氟化氢(DHF)清洗制程后放大。缩减CD也使线边缘粗糙度劣化。
图3的横截面图图标处于第二制造阶段的图1集成电路系统100。集成电路系统100可包含处于通孔后RIE阶段的图2层堆栈220。
集成电路系统100包含图2的蚀刻终止层216，以及层堆栈220在蚀刻终止层216的一部份上方。层堆栈220包含形成于蚀刻终止层216上方的图2粘合层214。
层堆栈220包含形成于粘合层214上方的图2超低k介电层212。层堆栈220包含形成于超低k介电层212上方的图2硬掩模层210。
层堆栈220包含由硬掩模层210延伸至蚀刻终止层216的图2通孔凹部244。通孔凹部244延伸穿过硬掩模层210、超低k介电层212、粘合层214、以及部份蚀刻终止层216。通孔凹部244延伸穿过部份蚀刻终止层216，但是没有完全穿透蚀刻终止层216。
通孔凹部244可用各种方法形成。例如，通孔凹部244可用反应离子蚀刻(RIE)制程形成。在另一实施例中，该通孔凹部可用湿蚀刻制程形成。
图4的横截面图图标处于第三制造阶段的图1的集成电路系统100。图1的集成电路系统100可包含处于微影后阶段(postlithographic stage)的图2层堆栈220。
集成电路系统100包含蚀刻终止层216以及层堆栈220在蚀刻终止层216的一部份上方。层堆栈220包含形成于蚀刻终止层216上方的粘合层214。
层堆栈220包含形成于粘合层214上方的超低k介电层212。层堆栈220包含形成于超低k介电层212上方的硬掩模层210。
层堆栈220包含由硬掩模层210延伸至蚀刻终止层216的图2通孔凹部244。通孔凹部244可延伸穿过部份蚀刻终止层216，但是没有完全穿透蚀刻终止层216。
层堆栈220可包含形成于硬掩模层210上方的图2平坦化层208。平坦化层208可填满通孔凹部244。
层堆栈220可包含形成于平坦化层208上方的图2低温氧化物层207。层堆栈220也可包含形成于低温氧化物层207上方的图2抗反射涂层204。层堆栈220可包含形成于抗反射涂层204上方的光致抗蚀剂层202。
层堆栈220可用微影制程蚀刻，以基于图样掩模来建立光致抗蚀剂层202的开口。图样掩模是定义将要用光微影制程来建立的集成电路。
图5的横截面图图标处于第四制造阶段的图1的集成电路系统100。集成电路系统100可包含处于ARC/LTO开放阶段的图2层堆栈220。
集成电路系统100包含蚀刻终止层216以及层堆栈220在蚀刻终止层216的一部份上方。层堆栈220包含形成于蚀刻终止层216上方的粘合层214。
层堆栈220包含形成于粘合层214上方的超低k介电层212。层堆栈220包含形成于超低k介电层212上方的硬掩模层210。
层堆栈220包含由硬掩模层210延伸至蚀刻终止层216的通孔凹部244。通孔凹部244可延伸穿过部份蚀刻终止层216，但是没有完全穿透蚀刻终止层216。
层堆栈220可包含形成于硬掩模层210上方的平坦化层208。平坦化层208可填满通孔凹部244。
层堆栈220可包含形成于平坦化层208上方的低温氧化物层207。层堆栈220可包含形成于低温氧化物层207上方的抗反射涂层204。层堆栈220可包含形成于抗反射涂层204上方的光致抗蚀剂层202。
光致抗蚀剂层202可用微影制程蚀刻，以基于图样掩模来建立光致抗蚀剂层202的开口。图样掩模是定义将要用光微影制程来建立的集成电路。
在ARC/LTO开放阶段期间，层堆栈220可用聚合物爆发制程蚀刻。随后会定义聚合物爆发制程。聚合物爆发制程可蚀刻层堆栈220，以移除该抗反射涂层204的一部份，同时不蚀刻低温氧化物层207，以致于第一凹部242应在低温氧化物层207停止。
该聚合物爆发制程可用于后段制程(BEOL)与前段制程(FEOL)。FEOL制程可包含晶体管有源区蚀刻(Rx)，接触蚀刻制程(CA)，或类似的任何组合。
用聚合物爆发制程后的蚀刻阶段可使第一凹部242延伸穿过抗反射涂层204以及进入低温氧化物层207。聚合物爆发制程也可移除部份光致抗蚀剂层202。
图6的横截面图图标处于第五制造阶段的图1的集成电路系统100。集成电路系统100可包含处于OPL开放阶段的图2层堆栈220。
集成电路系统100包含蚀刻终止层216以及层堆栈220在蚀刻终止层216的一部份上方。层堆栈220包含形成于蚀刻终止层216上方的粘合层214。
层堆栈220包含形成于粘合层214上方的超低k介电层212。层堆栈220包含形成于超低k介电层212上方的硬掩模层210。
层堆栈220包含由硬掩模层210延伸至蚀刻终止层216的通孔凹部244。通孔凹部244可延伸穿过部份蚀刻终止层216，但是没有完全穿透蚀刻终止层216。
层堆栈220可包含形成于硬掩模层210上方的平坦化层208。平坦化层208可填满通孔凹部244。层堆栈220可包含形成于平坦化层208上方的低温氧化物层207。
在OPL开放阶段期间，可蚀刻层堆栈220，以移除图5的光致抗蚀剂层202与图5的抗反射涂层204。
可蚀刻层堆栈220以建立第二凹部602。第二凹部602包含平坦化层208中在第一凹部242、硬掩模层210的间的部份。第二凹部602也包含平坦化层208中在通孔凹部244内以及由硬掩模层210顶部延伸进入超低k介电层212的部份。第二凹部602不延伸穿透超低k介电层212。
图7的横截面图图标适用于第六制造阶段的图1的集成电路系统100。集成电路系统100可包含处于HM开放阶段的图2层堆栈220。
集成电路系统100包含蚀刻终止层216以及层堆栈220在蚀刻终止层216的一部份上方。层堆栈220包含形成于蚀刻终止层216上方的粘合层214。
图7图标形成于粘合层214上方的超低k介电层212。藉由形成超低k介电层212于蚀刻终止层216上方，可用单一步骤形成粘合层214。粘合层214对于超低k介电层212与蚀刻终止层216可提供优良的黏合。图7也图标形成于超低k介电层212上方的硬掩模层210。图7也图标可包含形成于硬掩模层210上方的平坦化层208。
图2的层堆栈220包含由硬掩模层210延伸至蚀刻终止层216的通孔凹部244。通孔凹部244可延伸穿过部份蚀刻终止层216，但是没有完全穿透蚀刻终止层216。平坦化层208可填满部份通孔凹部244。
在HM开放阶段期间，可蚀刻层堆栈220，以移除图6的低温氧化物层207。可蚀刻该层堆栈，以移除在第一凹部242、超低k介电层212的间的硬掩模层210。可蚀刻层堆栈220，以移除平坦化层208在通孔凹部244里面的部份。
图8的横截面图图标处于第七制造阶段的图1的集成电路系统100。集成电路系统100可包含处于主要蚀刻阶段的图2的层堆栈。
集成电路系统100包含蚀刻终止层216以及层堆栈220在蚀刻终止层216的一部份上方。层堆栈220包含形成于蚀刻终止层216上方的粘合层214。
层堆栈220包含形成于粘合层214上方的超低k介电层212。层堆栈220包含形成于超低k介电层212上方的硬掩模层210。层堆栈220可包含形成于硬掩模层210上方的平坦化层208。
层堆栈220包含由硬掩模层210延伸至蚀刻终止层216的通孔凹部244。通孔凹部244可延伸穿过部份蚀刻终止层216，但是没有完全穿透蚀刻终止层216。平坦化层208可填满部份通孔凹部244。
在主要蚀刻阶段期间，可蚀刻层堆栈220以通过图5第一凹部242的开口移除部份超低k介电层212至第一超低k位准802进入超低k介电层212的深度。可蚀刻层堆栈220，以移除平坦化层208在通孔凹部244内的部份。在一图标实施例中，可蚀刻层堆栈220，以建立第三凹部804。
图9的横截面图图标处于第八制造阶段的图1的集成电路系统100。集成电路系统100可包含处于灰化阶段(OPL去除阶段)的图2的层堆栈220。
集成电路系统100包含蚀刻终止层216以及层堆栈220在蚀刻终止层216的一部份上方。层堆栈220包含形成于蚀刻终止层216上方的粘合层214。
层堆栈220包含形成于粘合层214上方的超低k介电层212。层堆栈220包含形成于超低k介电层212上方的硬掩模层210。
层堆栈220包含由硬掩模层210延伸至蚀刻终止层216的通孔凹部244。通孔凹部244可延伸穿过部份蚀刻终止层216，但是没有完全穿透蚀刻终止层216。平坦化层208可填满部份通孔凹部244。层堆栈220包含图6的第二凹部602。层堆栈220包含蚀刻自超低k介电层212的图8第三凹部804。
在灰化阶段(OPL去除阶段)期间，可蚀刻层堆栈220，以移除图8的平坦化层208与通孔凹部244内的平坦化层208。
图10的横截面图图标处于第九制造阶段的图1的集成电路系统100。集成电路系统100可包含处于最终蚀刻阶段的图2的层堆栈220。
集成电路系统100包含蚀刻终止层216以及层堆栈220在蚀刻终止层216的一部份上方。层堆栈220包含形成于蚀刻终止层216上方的粘合层214。
层堆栈220包含形成于粘合层214上方的超低k介电层212。层堆栈220包含形成于超低k介电层212上方的硬掩模层210。
层堆栈220包含由硬掩模层210延伸至蚀刻终止层216的通孔凹部244。通孔凹部244可延伸穿过部份蚀刻终止层216，但是没有完全穿透蚀刻终止层216。平坦化层208可填满部份通孔凹部244。层堆栈220包含图6的第二凹部602。层堆栈220包含蚀刻自超低k介电层212的图8第三凹部804。
在最终蚀刻阶段期间，可蚀刻层堆栈220，以移除部份硬掩模层210。可蚀刻层堆栈220，以移除部份蚀刻终止层216而使通孔凹部244延伸穿过蚀刻终止层216。
图11的横截面图根据本发明第二具体实施例图标图1的集成电路系统100。集成电路系统100可包含层堆栈1101。
层堆栈1101包含第一超低k介电层1112。层堆栈1101包含形成于第一超低k介电层1112内的金属线1110。层堆栈1101包含形成于金属线1110上方及形成于第一超低k介电层1112上方的铜覆盖层1108(N-BLOK或SiC)。
相对于二氧化硅的电介质常数，例如，有机硅酸盐、多孔二氧化硅、聚合物介电质、掺杂二氧化硅、或类似的组合，第一超低k介电层1112由有超低电介质常数(k)的材料构成。金属线1110是用于传导讯号。例如，金属线1110可由铜构成。
铜覆盖层1108是用于防止铜扩散至层堆栈1101的上介电层。铜覆盖层1108可防止金属线短路，例如层堆栈1101的金属线1110。例如，铜覆盖层1108可由SiCN、SiC、或N-BLOK构成。在通孔反应离子蚀刻制程期间，铜覆盖层1108可用作蚀刻终止层。
层堆栈1101包含蚀刻终止层1106(ES1)。在第二超低k介电层1105的沉积期间，可形成蚀刻终止层1106于铜覆盖层1108上方。层堆栈1101包含形成于蚀刻终止层1106上方的第二超低k介电层1105。蚀刻终止层1106是要在铜覆盖层1108、第二超低k介电层1105的间提供更佳的粘合。
相对于二氧化硅的电介质常数，例如，有机硅酸盐、多孔二氧化硅、聚合物介电质、掺杂二氧化硅、或类似的组合，第二超低k介电层1105由有超低电介质常数(k)的材料构成。例如，第二超低k介电层1105有约2.5的电介质常数(k)。
层堆栈1101包含形成于第二超低k介电层1105上方的硬掩模层1104。层堆栈1101包含形成于硬掩模层1104上方的绝缘体前体层1102。
绝缘体前体层1102是用于形成绝缘层，例如二氧化硅。绝缘体前体层1102可由硅酸四乙酯(TEOS)构成。相较于使用有机蚀刻掩模时可保留的特征，硬掩模层1104(例如，氧化物层)用来保留较小的图样化特征。硬掩模层1104对于第二超低k介电层1105的损伤较小。
层堆栈1101可包含形成于绝缘体前体层1102上方的平坦化层1126。层堆栈1101可包含形成于绝缘体前体层1102上方的掩模层1124。
平坦化层1126用来覆盖绝缘体前体层1102以及提供用于其它层的平滑表面。掩模层1124是用来绝缘抗反射涂层1122与平坦化层1126。
层堆栈1101可包含通孔凹部1114。藉由蚀刻穿过绝缘体前体层1102、硬掩模层1104、第二超低k介电层1105、蚀刻终止层1106及部份铜覆盖层1108的开口，可形成通孔凹部1114。平坦化层1126可形成于通孔凹部1114上方以及可填满通孔凹部1114。通孔凹部1114是用于形成特征，例如组件的间的开口。
层堆栈1101可包含形成于掩模层1124上方的抗反射涂层1122。层堆栈1101可包含形成于抗反射涂层1122上方的光致抗蚀剂层1120。
抗反射涂层1122是用于减少反射以及最小化驻波效应。光致抗蚀剂层1120用于接受图样掩模以定义集成电路系统100的组件。光致抗蚀剂层1120可用微影制程蚀刻，以基于图样掩模来建立光致抗蚀剂层202的开口。图样掩模是定义将要用光微影制程来建立的集成电路。
图12的横截面图根据本发明第三具体实施例图标集成电路系统100。集成电路系统100包含图2的蚀刻终止层216。
集成电路系统100包含在抗反射涂层204的一部份上方的光致抗蚀剂层202。抗反射涂层204在图2的低温氧化物层207上方。
可蚀刻光致抗蚀剂层202，以建立第一阻剂线1202、第二阻剂线1204、第三阻剂线1206及第四阻剂线1208。该等阻剂线是用来覆盖部份抗反射涂层204，以保护抗反射涂层204在后续阶段不被还蚀刻。
第一阻剂线1202包含第一阻剂线宽1232。第二阻剂线1204包含第二阻剂线宽1234。第三阻剂线1206包含第三阻剂线宽1236。第四阻剂线1208包含第四阻剂线宽1238。
用第一阻剂线开口1212隔开第一阻剂线1202与第二阻剂线1204。用第二开口1214隔开第二阻剂线1204与第三阻剂线1206。用第三阻剂线开口1216隔开第三阻剂线1206与第四阻剂线1208。
直通线间距1252为第一阻剂线1202与第二阻剂线1204的距离。直通线间距1252为两条相邻阻剂线或蚀刻终止层216上的其它几何结构的中心线距离。
图13的横截面图根据本发明第四具体实施例图标图2的集成电路系统100。集成电路系统100包含处于ARC/LTO开放阶段的蚀刻终止层216。ARC/LTO开放阶段在蚀刻抗反射涂层204时发生。
集成电路系统100包含在抗反射涂层204的一部份上方的光致抗蚀剂层202。抗反射涂层204在图2的低温氧化物层207上方。光致抗蚀剂层202包含第一阻剂线1202、第二阻剂线1204、第三阻剂线1206、以及第四阻剂线1208。
在ARC/LTO开放阶段期间，可用低压聚合物爆发1340蚀刻层堆栈220。下文会提供低压聚合物爆发1340的细节。低压聚合物爆发1340可沉积第一聚合物层1302于第一阻剂线1202上方，同时蚀刻邻近第一阻剂线1202及第二阻剂线1204的抗反射涂层204。第一聚合物层1302用于以来自低压聚合物爆发1340的一层材料覆盖第一阻剂线1202以增加第一阻剂线1202的有效尺寸。
在形成第一阻剂线1202时造成的不规则性可能导致在第一阻剂线1202两旁有粗糙边缘。形成第一聚合物层1302于第一阻剂线1202上方可减少起因于第一阻剂线1202的线边缘粗糙度(LER)。
第一聚合物层1302形成于第一阻剂线1202上方。第一聚合物层1302可包含在第一聚合物层1302旁边的钝化层1372。钝化层1372为在沉积于蚀刻制程时防止侧壁损伤的第一聚合物层1302期间的一层材料。第一聚合物层1302有第一聚合物宽度1312。用第一聚合物开口1322隔开第一聚合物层1302与第二聚合物层1304。第二聚合物层1304用于以来自低压聚合物爆发1340的一层材料覆盖第二阻剂线1204以增加第二阻剂线1204的有效尺寸。
第二聚合物层1304形成于第二阻剂线1204上方。第二聚合物层1304有第二聚合物宽度1314。用第二聚合物开口1324隔开第二聚合物层1304与第三聚合物层1306。第三聚合物层1306用于以来自低压聚合物爆发1340的一层材料覆盖第三阻剂线1206以增加第三阻剂线1206的有效尺寸。
第三聚合物层1306形成于第三阻剂线1206上方。第三聚合物层1306有第三聚合物宽度1316。用第三聚合物开口1326隔开第三聚合物层1306与第四聚合物层1308。第四聚合物层1308用于以来自低压聚合物爆发1340的一层材料覆盖第四阻剂线1208以增加第四阻剂线1208的有效尺寸。
第四聚合物层1308形成于第四阻剂线1208上方。第四聚合物层1308有第四聚合物宽度1318。
在用给定半导体技术制造半导体组件期间可形成的关键尺寸为最小几何特征，例如互联机、接触、沟槽等等的宽度。在本发明中，关键尺寸可包含第一阻剂线开口1222与第一聚合物开口1322。
直通线间距1352为两条相邻阻剂线的间的距离。直通线间距关键尺寸偏移为直通线间距1352在形成第一聚合物层1302于第一阻剂线1202上方的后的差异。第一聚合物开口1322小于图12的第一阻剂线开口1222，这显示第一聚合物开口1322的关键尺寸已被缩减。但是，直通线间距1352仍与图12的直通线间距1252相同以及直通线间距关键尺寸偏移保持不变。
有用于改变阻剂线宽的直通间距关键尺寸偏移比没有更能与低压聚合物爆发1340一致。对于在200奈米、1200奈米的间变化的线宽，利用低压聚合物爆发1340可维持关键尺寸变异量(delta)在约15至20奈米的范围。对于在200奈米、1200奈米的间变化的线宽，无低压聚合物爆发1340制程的直通间距关键尺寸偏移可包含范围在约15至40奈米的间的关键尺寸变异量。
在ARC/LTO开放阶段，含有蚀刻终止层216及层堆栈220的集成电路系统100可放入用以还加工的半导体加工室。该半导体加工室为提供用于加工半导体材料的受控环境的真空室。加工是增减衬底的材料以建立集成电路。加工可包含蚀刻、沉积、离子植入、分子束磊晶、反应离子蚀刻、化学气相沉积、或类似的任何组合。
可用光微影技术在加工室中加工蚀刻终止层216与包含光致抗蚀剂层202的层堆栈220以烧烤图样掩模于光致抗蚀剂层202上。可移除光致抗蚀剂层202的暴露区留下包括第一阻剂线1202的阻剂线。
蚀刻终止层216与层堆栈220可在加工室中暴露于低压聚合物爆发1340。低压聚合物爆发1340为藉由加热非氧化性气体混合物1342而产生的电浆直到在加工室中形成电浆。可使用电阻加热组件、无线电频率(RF)加热、加热灯、或类似的任何组合来加热非氧化性气体混合物1342。
非氧化性气体混合物1342为腐蚀气体混合物与聚合气体混合物的组合。非氧化性气体混合物1342可包含N2、H2、CH2F2、或类似的任何组合。较佳地，非氧化性气体混合物1342可由气体比例在3∶1至5∶1的间的H2/N2构成。非氧化性气体混合物1342也可由包含N2/H2/CHF3、N2/H2/CH3F、N2/H2/C4F8或类似的任何组合的组合构成。
可施加低压聚合物爆发1340至蚀刻终止层216及层堆栈220的表面，以形成第一聚合物层1302于第一阻剂线1202上方。低压聚合物爆发1340可蚀刻及去除抗反射涂层204中不被在第一阻剂线1202上方的第一聚合物层1302保护的部份。
也已发现，利用低压聚合物爆发1340蚀刻部份抗反射涂层204通过减少ARC开放制程所需时间可减少电力需要量。与抗反射涂层204的蚀刻并行地，利用低压聚合物爆发1340来形成第一聚合物层1302可减少ARC开放制程所需的总时间。ARC开放制程时间可减少达百分的55。
施加低压聚合物爆发1340至衬底表面持续一段足以蚀刻部份抗反射涂层204的时间。用聚合物爆发暴露时间1360定义低压聚合物爆发1340施加至蚀刻终止层216的时间。例如，聚合物爆发暴露时间1360可约为5秒。低压聚合物爆发1340施加至蚀刻终止层216的时间为在电浆在室中点燃及持续时的暴露时间。最大暴露时间取决于抗反射涂层204的厚度以及想要缩减多少关键尺寸。
低压聚合物爆发1340是以特定的压力施加至蚀刻终止层216。聚合物爆发压力1362定义加工室的压力。例如，聚合物爆发压力1362可在10毫托(mTorr)至50毫托的间。聚合物爆发压力1362可在10毫托至30毫托的间为较佳。
已发现，在利用低压聚合物爆发1340蚀刻抗反射涂层204时，藉由以聚合物层覆盖阻剂线可缩减在相邻阻剂线间的开口的关键尺寸。第一聚合物开口1326小于图12的第一阻剂线开口1212，这导致阻剂线的间的开口有小关键尺寸。低压聚合物爆发1340有助于缩减关键尺寸而不影响直通间距关键尺寸偏移。关键尺寸的缩减不影响直通间距关键尺寸偏移，在此阻剂线由于有聚合物层而比较厚，但是阻剂线的位置保持不变，这导致直通线间距1352不改变。
也已发现，相较于不用低压聚合物爆发1340来改变阻剂线宽的蚀刻，抗反射涂层204的蚀刻导致有更一致的关键尺寸变异量。低压聚合物爆发1340可使关键尺寸变异量的变化量由约15至40奈米的范围减少至约15至20奈米的范围。变异量
低压聚合物爆发1340可蚀刻部份抗反射涂层204同时也形成第一聚合物层1302于第一阻剂线1202上。低压聚合物爆发1340的正时(timing)及持续时间经组态成可移除部份抗反射涂层204，但是也可留下有抗反射涂层厚度1350的厚度的一层抗反射涂层204。
图14的简图图标集成电路系统100的直通线间距。该简图绘出在图13的低压聚合物爆发1340的后在微影后阶段及ARC/LTO阶段的直通间距关键尺寸。
集成电路系统100的简图包含第一实施例1410。第一实施例1410包含处于微影后阶段的第一阻剂线集合1412及第一阻剂直通线间距1414。第一阻剂线集合1412用来覆盖部份图2抗反射涂层204，以保护抗反射涂层204不被还蚀刻。第一阻剂直通线间距1414为第一阻剂线集合1412中相邻阻剂线的中心线距离。
例如，第一阻剂线集合1412可具有约62奈米的阻剂线宽。第一阻剂直通线间距1414可约为100奈米。
在低压聚合物爆发1340已形成聚合物层于第一阻剂线集合1412后，第一实施例1410包含处于ARC/LTO开放阶段的第一聚合物线集合1422与第一聚合物直通线间距1424。第一聚合物线集合1422用来覆盖有来自低压聚合物爆发1340的聚合物涂层的第一阻剂线集合1412。第一聚合物直通线间距1424为第一聚合物线集合1422中的相邻聚合物线的中心线距离。
在另一实施例中，第一聚合物线集合1422可具有约75奈米(nm)的聚合物线宽。第一聚合物直通线间距1424可约为100奈米。由于第一聚合物线集合1422覆盖第一阻剂线集合1412，第一阻剂直通线间距1414与第一聚合物直通线间距1424相同。
集成电路系统100的简图包含第二实施例1430。第二实施例1430包含处于微影后阶段的第二阻剂线集合1432与第二阻剂直通线间距1434。第二阻剂线集合1432用来覆盖部份图2抗反射涂层204，以保护抗反射涂层204不被进一步蚀刻。第二阻剂直通线间距1434为第二阻剂线集合1432中相邻阻剂线的中心线距离。
例如，第二阻剂线集合1432可具有约70奈米的阻剂线宽。第二阻剂直通线间距1434可约为110奈米。
在低压聚合物爆发1340已形成聚合物层于第二阻剂线集合1432上方后，第二实施例1430包含处于ARC/LTO开放阶段的第二聚合物线集合1442与第二聚合物直通线间距1444。第二聚合物线集合1442用来覆盖有来自低压聚合物爆发1340的聚合物涂层的第二阻剂线集合1432。第二聚合物直通线间距1444为第二聚合物线集合1442中的相邻聚合物线的中心线距离。
在另一实施例中，第二聚合物线集合1442可具有约108奈米的聚合物线宽。第二聚合物直通线间距1444可约为150奈米。由于第二聚合物线集合1442覆盖第二阻剂线集合1432，第二阻剂直通线间距1434与第二聚合物直通线间距1444相同。
集成电路系统100的简图包含第三实施例1450。第三实施例1450包含处于微影后阶段的第三阻剂线集合1452与第三阻剂直通线间距1454。第三阻剂线集合1452用来覆盖部份图2抗反射涂层204，以保护抗反射涂层204不被进一步蚀刻。第三阻剂直通线间距1454为第三阻剂线集合1452中的相邻阻剂线的中心线距离。
例如，第三阻剂线集合1452可具有约129奈米的阻剂线宽。第三阻剂直通线间距1454可约为150奈米。
在低压聚合物爆发1340已形成聚合物层于第三阻剂线集合1452上方后，第三实施例1450包含处于ARC/LTO开放阶段的第三聚合物线集合1462与第三聚合物直通线间距1464。第三聚合物线集合1462用来覆盖有来自低压聚合物爆发1340的聚合物涂层的第三阻剂线集合1452。第三聚合物直通线间距1464为第三聚合物线集合1462中的相邻聚合物线的中心线距离。
在另一实施例中，第三聚合物线集合1462可具有约89奈米的聚合物线宽。第三聚合物直通线间距1464可约为110奈米。由于第三聚合物线集合1462覆盖第三阻剂线集合1452，第三阻剂直通线间距1454与第三聚合物直通线间距1464相同。
图15的简图图标集成电路系统100的线边缘粗糙度。该简图绘出在图13的低压聚合物爆发1340的后在微影后阶段及ARC/LTO阶段的线边缘粗糙度(LER)。
集成电路系统100的简图包含LER实施例1510。LER实施例1510包含处于微影后阶段的第一阻剂线集合1512与第一阻剂线边缘粗糙度1514。
第一阻剂线集合1512用来覆盖部份图2抗反射涂层204，以保护抗反射涂层204不被进一步蚀刻。第一阻剂线边缘粗糙度1514为第一阻剂线集合1512的线边缘与直边的变化度量。藉由测量第一阻剂线集合1512的平均线宽粗糙度可计算第一阻剂线边缘粗糙度1514。
例如，第一阻剂线集合1512可具有约5.5奈米的平均线宽粗糙度。第一阻剂线集合1512可具有约1奈米的第一阻剂线边缘粗糙度1514。
LER实施例1520包含在低压聚合物爆发1340后处于ARC/LTO开放阶段的第一聚合物线集合1522与第一聚合物线边缘粗糙度1524。
第一聚合物线集合1522用来覆盖部份图2抗反射涂层204，以保护抗反射涂层204不被进一步蚀刻。第一聚合物线边缘粗糙度1524为第一聚合物线集合1522的线边缘与直边的变化度量。藉由测量第一聚合物线集合1522的平均线宽粗糙度可计算第一聚合物线边缘粗糙度1524。
例如，第一聚合物线集合1522可具有约5.0奈米的平均线宽粗糙度。第一聚合物线集合1522可具有约0.8奈米的第一聚合物线边缘粗糙度1524。
图16根据本发明另一具体实施例图标用于制造集成电路系统100的方法1600。方法1600包括下列步骤：在区块1602，提供带有层堆栈的衬底；在区块1604，形成层堆栈；在区块1606，形成光致抗蚀剂层；在区块1608，形成阻剂线；在区块1610，蚀刻抗反射涂层；以及在区块1612，形成聚合物层。
已发现，本发明因此有许多方面。
也已发现，沉积第一聚合物层1302于第一阻剂线1202上可减少第一阻剂线1202的线边缘粗糙度(LER)的程度。第一阻剂线1202的线边缘不规则性可用第一聚合物层1302覆盖而导致第一阻剂线1202与第一聚合物层1302的组合有比较平滑的边缘。形成第一聚合物层1302于第一阻剂线1202上方也可覆盖由早先蚀刻制程留下的阻剂残留物以及浮渣(scum)。形成第一聚合物层1302可藉由平滑化阻剂侧壁粗糙度来改善第一阻剂线1202的线边缘粗糙度。
本发明的另一重要方面是利用非氧化性气体混合物1342，以低压聚合物爆发1340蚀刻抗反射涂层204，可保护超低k介电层212免于使用氧化气体混合物会产生的氧化作用。非氧化性气体混合物1342可防止超低k介电层212受损。
本发明的另一重要方面在于有价值地支持及服务节省成本、简化系统及提高效能的历史趋势。
结果，本发明以上与其它有价值的方面可促进技术状态至少到下一个世代。
因此，已发现，本发明的集成电路封装件系统、方法及装置可提供先前技术未知、不曾采用于集成电路系统的解决方案、性能、以及功能方面。所得方法及组态简单明了、有成本效益、不复杂、高度通用、准确、敏感及有效，而且具体实作可藉由修改习知组件供轻易、有效及经济地制造、应用及使用。
尽管已结合特定的最佳模式来描述本发明，显然本领域技术人员基于上述说明应了解，仍有许多替代、修改及变体。因此，希望所有的替代、修改及变体皆落入随附权利要求书的范畴。所有迄今为止在本文及附图中提及的事项应被解释成只是用来做图解说明而没有限定本发明的意思。

Claims (10)

1.一种制造集成电路系统的方法，其是包含下列步骤：
提供一蚀刻终止层；
形成一层堆栈于该蚀刻终止层上方，其中，该层堆栈有在一低温氧化物层上方的一抗反射涂层；
形成一光致抗蚀剂层于该抗反射涂层上方；
由该光致抗蚀剂层形成一第一阻剂线与一第二阻剂线，其中，该第一阻剂线与该第二阻剂线被该抗反射涂层上的一直通线间距隔开；
使用一低压聚合物爆发以一非氧化性气体混合物蚀刻该抗反射涂层，以移除该抗反射涂层的一部份；以及
形成一第一聚合物层于该第一阻剂线上方。
2.如权利要求1所述的方法，其特征在于，蚀刻该抗反射涂层的步骤包括：以10毫托至30毫托的一聚合物爆发压力使用该低压聚合物爆发。
3.如权利要求1所述的方法，其特征在于，蚀刻该抗反射涂层的步骤包括：以2秒至10秒的一聚合物爆发暴露时间使用该低压聚合物爆发。
4.如权利要求1所述的方法，还包括在该第一阻剂线的一侧上形成一钝化层。
5.如权利要求1所述的方法，其特征在于，形成该层堆栈的步骤包括：
在该蚀刻终止层的一部份上方形成一超低电介质常数介电层；
在该超低电介质常数层上方形成一硬掩模层；
在该硬掩模层上方形成一平坦化层；以及
在该平坦化层上方形成该低温氧化物层。
6.一种集成电路系统，其是包含：
一蚀刻终止层；
一层堆栈，其是具有在一低温氧化物层上方的一抗反射涂层；
在该抗反射涂层上方的一光致抗蚀剂层；
蚀刻自该光致抗蚀剂层的一第一阻剂线与一第二阻剂线，其中该第一阻剂线与该第二阻剂线被该抗反射涂层上的一直通线间距隔开；
使用一低压聚合物爆发以一非氧化性气体混合物蚀刻该抗反射涂层，以移除该抗反射涂层的一部份；以及
在该第一阻剂线上方的一第一聚合物层。
7.如权利要求6所述的系统，其特征在于，该低压聚合物爆发有在10毫托至50毫托的间的聚合物爆发压力。
8.如权利要求6所述的系统，其特征在于，该低压聚合物爆发有在2秒至10秒的间的聚合物爆发暴露时间。
9.如权利要求6所述的系统，还包含在该第一阻剂线的一侧上的一钝化层。
10.如权利要求6所述的系统，其特征在于，该层堆栈包含：
在该蚀刻终止层的一部份上方的一超低电介质常数介电层；
在该超低电介质常数层上方的一硬掩模层；
在该硬掩模层上方的一平坦化层；以及
在该平坦化层上方的该低温氧化物层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104183536A (zh) * 2013-05-21 2014-12-03 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9105636B2 (en) 2013-08-26 2015-08-11 Micron Technology, Inc. Semiconductor constructions and methods of forming electrically conductive contacts
US9847249B2 (en) * 2014-11-05 2017-12-19 Sandisk Technologies Llc Buried etch stop layer for damascene bit line formation
US10679892B1 (en) * 2019-02-28 2020-06-09 International Business Machines Corporation Multi-buried ULK field in BEOL structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040001925A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 패턴의 임계치수가 넓어지는 현상을 방지할 수 있는반도체소자 제조방법
KR20070098320A (ko) * 2006-03-31 2007-10-05 주식회사 하이닉스반도체 반도체소자의 스토리지노드콘택홀 형성 방법
CN101290481A (zh) * 2007-04-16 2008-10-22 应用材料公司 控制特征尺寸收缩的蚀刻工艺
JP2009123886A (ja) * 2007-11-14 2009-06-04 Nec Corp 多層配線の形成方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5882489A (en) 1996-04-26 1999-03-16 Ulvac Technologies, Inc. Processes for cleaning and stripping photoresist from surfaces of semiconductor wafers
US6117345A (en) * 1997-04-02 2000-09-12 United Microelectronics Corp. High density plasma chemical vapor deposition process
US6805139B1 (en) 1999-10-20 2004-10-19 Mattson Technology, Inc. Systems and methods for photoresist strip and residue treatment in integrated circuit manufacturing
DE10154966A1 (de) * 2001-10-31 2003-05-22 Infineon Technologies Ag Verfahren zur Herstellung einer Halbleitervorrichtung
US7097945B2 (en) 2003-04-18 2006-08-29 Macronix International Co., Ltd. Method of reducing critical dimension bias of dense pattern and isolation pattern
DE60310528T2 (de) * 2003-05-07 2007-09-27 Stmicroelectronics S.R.L., Agrate Brianza Verfahren zum Festlegen einer Chalcogenidmaterial-Schicht, insbesondere in einem Verfahren zur Herstellung von Phasenumwandlungs-Speicherzellen
JP4455936B2 (ja) * 2003-07-09 2010-04-21 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法とエッチングシステム
US7354847B2 (en) * 2004-01-26 2008-04-08 Taiwan Semiconductor Manufacturing Company Method of trimming technology
US7226852B1 (en) 2004-06-10 2007-06-05 Lam Research Corporation Preventing damage to low-k materials during resist stripping
US7316785B2 (en) 2004-06-30 2008-01-08 Lam Research Corporation Methods and apparatus for the optimization of etch resistance in a plasma processing system
US7271106B2 (en) 2004-08-31 2007-09-18 Micron Technology, Inc. Critical dimension control for integrated circuits
US7192880B2 (en) 2004-09-28 2007-03-20 Texas Instruments Incorporated Method for line etch roughness (LER) reduction for low-k interconnect damascene trench etching
US7282441B2 (en) 2004-11-10 2007-10-16 International Business Machines Corporation De-fluorination after via etch to preserve passivation
US7611944B2 (en) * 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
KR20070000719A (ko) * 2005-06-28 2007-01-03 주식회사 하이닉스반도체 반도체 소자의 비트라인콘택 형성방법
US7253100B2 (en) 2005-11-17 2007-08-07 International Business Machines Corporation Reducing damage to ulk dielectric during cross-linked polymer removal
US7795149B2 (en) * 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US20090087992A1 (en) 2007-09-28 2009-04-02 Chartered Semiconductor Manufacturing Ltd. Method of minimizing via sidewall damages during dual damascene trench reactive ion etching in a via first scheme
US7910422B2 (en) 2007-12-31 2011-03-22 Texas Instruments Incorporated Reducing gate CD bias in CMOS processing
CN101925984A (zh) 2008-02-01 2010-12-22 朗姆研究公司 减小光阻剥离过程中对低k材料的损害
US7998872B2 (en) 2008-02-06 2011-08-16 Tokyo Electron Limited Method for etching a silicon-containing ARC layer to reduce roughness and CD
US20090246713A1 (en) 2008-03-31 2009-10-01 Tokyo Electron Limited Oxygen-containing plasma flash process for reduced micro-loading effect and cd bias
US20090311871A1 (en) 2008-06-13 2009-12-17 Lam Research Corporation Organic arc etch selective for immersion photoresist
US8080443B2 (en) * 2008-10-27 2011-12-20 Sandisk 3D Llc Method of making pillars using photoresist spacer mask
US7846756B2 (en) * 2008-12-31 2010-12-07 Sandisk 3D Llc Nanoimprint enhanced resist spacer patterning method
KR101618316B1 (ko) * 2009-02-27 2016-05-09 주식회사 동진쎄미켐 포토레지스트 패턴 코팅용 고분자 및 이를 이용한 반도체 소자의 패턴 형성 방법
US8563410B2 (en) * 2009-11-25 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. End-cut first approach for critical dimension control
US8563439B2 (en) * 2010-07-23 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of pitch dimension shrinkage

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040001925A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 패턴의 임계치수가 넓어지는 현상을 방지할 수 있는반도체소자 제조방법
KR20070098320A (ko) * 2006-03-31 2007-10-05 주식회사 하이닉스반도체 반도체소자의 스토리지노드콘택홀 형성 방법
CN101290481A (zh) * 2007-04-16 2008-10-22 应用材料公司 控制特征尺寸收缩的蚀刻工艺
JP2009123886A (ja) * 2007-11-14 2009-06-04 Nec Corp 多層配線の形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104183536A (zh) * 2013-05-21 2014-12-03 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
CN104183536B (zh) * 2013-05-21 2017-10-20 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法

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