CN101263487A - 基于指令的并行中值滤波处理器和方法 - Google Patents

基于指令的并行中值滤波处理器和方法 Download PDF

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Abstract

基于指令的并行中值滤波处理器和方法将每一输入对组合并行排序为较大和较小值；从所述排序中确定输入的最小值、最大值和中值滤波器值；以及施加至少一个指令，使得能够指出最大值、最小值和中值滤波器值的至少其中之一。

Description

基于指令的并行中值滤波处理器和方法
技术领域
本发明涉及一种基于指令的并行中值滤波处理器和方法。
背景技术
中值滤波是一种用于信号平滑、脉冲噪声抑制和边缘保持的非线性信号增强技术。它包括沿着信号滑动一个奇数元的窗口并且用所述窗口内的样本的中值来代替中心样本。一个窗口内的样本的中值m是所述窗口内的一半样本的值小于m以及另一半样本的值大于m的那个值。在具有三个样本P1，P2，P3的一维中值滤波器中；通过排序这3个样本并选择中间点作为中值来找到中值。在顺向方法中在第一阶段P2与P3比较；其中的最小值在第二阶段与P1比较，并且所述第二阶段的最小值是PMIN。在第三阶段中，所述第二阶段的最大值输出与所述第一阶段的最大值比较。所述第三阶段的最大值输出是PMAX并且所述第三阶段的最小值输出是PMED。这种方法的一个缺点是所述3个阶段顺序运行；它需要3个运算周期来获得中值。另一个问题是每一排序运算(在两个取样值之间寻找最小值和最大值)依赖于先前一次运算的结果，它在强流水线的机器中可能造成流水线故障：所述流水线将停止，在重新工作之前，等待违规指令结束。减轻多重连续运行问题的完全并行解决方案使用专用ASIC，但是，所述专用ASIC包含永久伴随DSP(Digital Signal Processor，数字信号处理器)的附加有限功能硬件，即使它可能只是偶尔被需要。在DSP中施加优化用于发生在FIR(Finite Impulse Response，有限冲激响应)和FFT(Fast Fou rierTransform，快速傅里叶变换)操作中的乘法累积运算的并行解决方案的尝试没有被实行，这是因为在使用中值滤波器的典型DSP中，由于在2个N比特数的乘法中被存入存储器的结果是一个N比特数的事实，计算单元结果总线仅具有输入总线宽度的一半。然而，在中值滤波器里，3个，5个......输入仅仅被排序以及产生同样数量的输出。
发明内容
因此，本发明的一个目的是，提供一种改进的基于指令的并行中值滤波处理器和方法。
本发明的进一步目的是，提供这样一种比常规中值滤波器更快而且不需要附加ASIC或FPGA(Field Programmable Gate Array，现场可编程门阵列)的改进的基于指令的并行中值滤波处理器和方法。
本发明的进一步目的是，提供这样一种与常规的2输入、1输出计算单元总线结构兼容的改进的基于指令的并行中值滤波处理器和方法。
本发明的进一步目的是，提供这样一种将3抽头中值滤波器分解为2个并行独立指令的改进的基于指令的并行中值滤波处理器和方法。
本发明的进一步目的是，提供这样一种去除所述已分解的指令之间的流水线相关性的改进的基于指令的并行中值滤波处理器和方法。
本发明的进一步目的是，提供这样一种通过避免并行中值滤波所需的有限功能硬件块来减少处理器死区的改进的基于指令的并行中值滤波处理器和方法。
本发明的进一步目的是，提供这样一种能够使用传统处理器的现有硬件部件的改进的基于指令的并行中值滤波处理器和方法。
本发明源自于比常规中值滤波器更快的改进的基于指令的中值滤波的实现，不需要附加有限功能ASIC或FPGA，是流水线独立的并与2输入1输出计算单元总线结构兼容，可以通过将每一对输入组合并行排序为较大和较小成员，从所述排序中确定输入的最小值、最大值和中值滤波器值，以及施加流水线独立的分解指令，使得判决电路能够响应于一个指令而指出最大值、最小值和中值滤波器值的至少其中之一，并且响应于另一个指令而指出那些值的其它值。
然而，在其它实施例中，所述主题发明不需要实现所有这些目的，并且由此权利要求书不应该限于能够实现这些目的的结构或方法。
本发明以具有基于指令的并行中值滤波处理器为特征，所述处理器包括用于接收多个输入的计算单元，并且包括用于将每一对输入组合并行排序为较大和较小成员的比较电路，以及响应于所述输入对的排序来确定输入的最小值、最大值和中值滤波器值的判决电路。程序定序器提供使判决电路能够指出最大值、最小值和中值滤波器值的至少其中之一的指令。
在优选实施例中，所述比较电路可以包括用于比较每一对输入的比较器电路。每个比较器电路可以包括用于相减每一对输入的减法器电路。每一对的较大和较小成员可通过它们的差的符号来指出。所述判决电路可以包括响应于所述差的符号的模式来指出中值滤波器值的逻辑电路。所述判决电路可以包括响应于所述差的符号的模式来指出最大值、最小值和中值滤波器值的逻辑电路。所述程序定序器可以提供使得所述判决电路能够指出最大值、最小值和中值滤波器值其中之一的一个指令，以及指出那些值的其它值的另一个指令。可以有3个输入。
本发明还以处理器的计算单元中的基于指令的并行中值滤波的方法为特征，所述方法包括将每一对输入组合并行排序为较大和较小值，以及从所述排序中确定输入的最小值、最大值和中值滤波器值。存在施加的用于指出最大值、最小值和中值滤波器值的至少其中之一的指令。
在优选实施例中，可以存在施加的分解指令，用于能够响应于一个指令而指出最大值、最小值和中值滤波器值的至少其中之一，以及响应于另一个指令而指出那些值的其它值。
附图说明
从下面优选实施例的描述和附图中，本领域技术人员将会理解本发明的其它目的、特征和优点，其中：
图1是要被中值滤波的像素区域的放大示意图；
图2是现有技术的3输入中值滤波器的示意图；
图3是用于3输入中值滤波器的最大值、中值、最小值的8种可能模式的直值表；
图4是根据本发明作为中值滤波器的处理器中的计算单元的一部分的示意图；
图5和图6是类似于图4的示出使用流水线独立分解指令来适应常规处理器输出总线限制的2步技术的视图；
图7、8和图9是分别示出根据本发明类似于图4的中值滤波器的示意方框图，用于5、7和9个输入的滤波窗口或邻域；
图10是处理器的示意图，示出用于实现本发明的程序定序器和计算单元；以及
图11是本发明的方法的方框图。
具体实施方式
除了所述优选实施例或下面所公开的实施例，本发明可以用其它实施例以及用许多方法实行或实施。因此，可以理解本发明不限于在下面描述或附图中图解阐明的部件布置和结构的细节。如果在此只描述了一个实施例，权利要求书就此并不限于该实施例。此外，这里权利要求书不应被限制性地阅读，除非有清楚的和令人信服的证据证明某些排除、限制或放弃。
在图1中示出其像素要被中值滤波的图像10的一部分。例如，假设一个3个像素12、14和16的邻域或窗口代表值分别为120、150和125的1维信号，则中值是125，最小值是120以及最大值是150。考虑包含像素12、14和16以及像素18、20、22和像素24、26、28的二维信号。现在这是9个值，即115、119、120、123、124、125、126、127和150的窗口或邻域。很清楚，这里中值是124，最小值是115，以及最大值是150。
常规中值滤波器，例如图2的中值滤波器30具有用于接收输入P1、P2和P3的3个输入抽头，典型地包括3个逻辑级或节点32、34、和36来获得3个输出：最小值、中值和最大值。节点32首先比较输入P2和P3来确定最小值和最大值。最小值被送到节点34，在那里与输入P1比较以便节点34确定其输出的最小值是滤波的最小值，以及最大值与从节点32输出的最大值一起现在被节点36处理。节点36的最大值输出是所述滤波器的最大值输出；它的最小值输出是所述滤波器的中值输出。利用这种常规方法的一个问题是，它采用了3个运算周期。节点34不能运算，直到它从节点32收到运算结果；节点36不能运算，直到它收到节点34和节点32的运算结果。
根据本发明理解到，在固定的输入数目，例如3，将存在可预见的排序模式数目，每一个代表占据最小值、中值和最大值位置的输入P1、P2和P3的不同排序模式。这能够在图3的真值表中示出，它包括3列：38，40和42，代表有3个输入时能够发生的3个比较组合对：P1＞P2；P1＞P3；和P2＞P3。3个输入时有8种可能的组合；在列38、40、42其中之一中的对号标记指出在所述列顶端的命题为真。例如，在第一行全部是对号，因为P1大于P2是真，P1大于P3是真以及P2大于P3是真。当所有这3个条件是真时，可以知道如在列44示出的P3是最小值，P2是中值以及P1是最大值。在下面一行中列38和40有对号，列42有短划线；所述短划线意味着P2不大于P3，与此相反P3大于P2。在此情况下，那么，P1大于P2，P1大于P3且P2不大于P3，在列44指出的所述最小值、中值、最大值输出分别是P2、P3和P1，诸如此类通过所述3个条件的8种可能的组合。图3的所述真值表中，判决列44示出不是所有8种可能的组合是正确的。例如，P1＞P2，、P3＞P1和P2＞P3的第3行是不正确的，因为，如果P1＞P2并且P3＞P1，则不可能是P2＞P3。
根据本发明的一个实现应用在图4示出，其中计算单元50包括中值滤波器51，所述中值滤波器51包括比较电路52，比较电路52包括用于每一对输入的一个比较器的。这些比较器可以是，例如减法器54、56和58，每一种可能的输入对组合：P1P2；P1P3；和P2P3分别一个减法器。有许多不同的能够实现比较的方法，但是在此例中使用减法器，它能够通过输出减号来简单地实现。例如，如果减法器54输出+符号，那么P1大于P2，输出-符号那么P2大于P1。这些+和-符号被从所有3个减法器54、56和58传递到判决电路：逻辑电路60、62和64。这些减法器和逻辑电路是识别最小值、中值和最大值的判决电路。当所述逻辑电路从图3的真值表认出明显的模式时，它们让输入P1、P2、P3中的适当一些通过相关的多路器66、68、70。例如，如果图3的真值表的第一行是真，即，每一个减法器54、56、58输出+符号，那么逻辑电路60将使得多路器66通过输入P1而非输入P2和P3；逻辑电路62将使得多路器68通过输入P2而非输入P1和P3；以及逻辑电路64将使得多路器70通过输入P1而非输入P2和P3。这种方法的一个重要优点是，一旦在计算单元50上瞬间出现P1、P2和P3，可以立即从多路器66、68和70产生输出：与常规设备中的3个周期相比，仅需要一个周期。
第二个问题可以仅多一个周期为代价地通过分解操作计算单元50的指令来解决。这个问题从大多数处理器的计算单元通常仅具有输入总线一半大小的结果总线的事实引起。典型地，例如，输入总线将适应用于乘法的2个16比特数，导致一个16比特乘积。然而，这里无论什么大小的3个输入：4比特、8比特、16比特......被排序并且导致3个相似输出。为解决这个问题，本发明将中值滤波器指令分解为两个流水线独立指令。
这在图5和图6中图解地示出，其中被传送到计算单元50的第一指令(图5)操作减法器54、56、58、逻辑电路60、62、64以及多路器66、和70，但仅仅操作多路器66和70，从而例如仅仅通过最小值和最大值信号。关于第二指令(图6)，多路器60能够通过输出中值信号。哪个指令发出哪个输出是无关紧要的：任一指令能够输出最小值、中值、最大值输出中的2个，并且另一个输出剩下的一个。因此，输出被交错以适应计算单元输出总线。
虽然至此在图1中以及贯穿在图2、3、4、5和6中的后续解释，根据本发明的所述中值滤波器仅仅响应于3个输入的情况，但这不是本发明的限制，因为通过使用在处理器的计算单元中执行的多个这种中值滤波器，能够处理任何数目的输入。例如，如在图7中示出的，有4个中值滤波器51a-51d，所有这些都在处理器的计算单元50中实现。中值滤波器51a排序P1、P2和P3输入并且提供最大值输出到中值滤波器51b，并提供最小值和中值输出到中值滤波器51c。中值滤波器51b排序其它两个输入P4和P5和中值滤波器51a的最大值输出，并且提供最小值输出到中值滤波器51c并提供中值输出到中值滤波器51d。中值滤波器51c排序中值滤波器51a的最小值和中值输出与中值滤波器51b的最小值输出，并且提供中值和最大值输出到也从中值滤波器51b收到中值输出的中值滤波器51d，以便在它的中值输出产生所述中值滤波器值：中值。下面通过在图8中的进一步的例子，示出针对处理7个输入P1-P7的布置，使用6个滤波器51a-51f，以及图9示出9个输入P1-P9的布置，使用7个中值滤波器51a-51g。在每种情况下，所述中值滤波器被示出为仅提供特定运算所需的输出，但是每一个能够提供最小值、中值和最大值输出。
与本发明一致，正如以前说明的，所述中值滤波器可以在处理器的计算单元中实现。这种处理器在图10中示出，包括含有一个或多个数据地址产生器114、116的地址单元112的数字信号处理器110。有一个控制单元，例如程序定序器118以及一个或多个计算单元120，其中每一个计算单元包括多个电路，例如运算逻辑单元122、乘法/累加器124、移位器126。典型地，在数字信号处理器中有2个、4个或更多个计算单元。所述数字信号处理器通过存储总线128与一个或多个存储器相连，例如级1(L1)存储器130，其包括程序存储器132和数据存储器134或附加存储器136。存储器130可以是典型地很快而且非常贵的级1存储器。存储器136可以是较便宜和较慢的级3(L3)存储器。通过运行在1GHz和超过1GHz的DSP 110，运行周期是如此快以致于所述地址单元和所述计算单元需要超过一个的周期来完成它们的运行。为了提高数字信号处理器110的吞吐量和增强它的性能，它是典型地强流水线的。
流水线相关性的第3个问题可以通过将所述中值滤波器指令分解为2个并行流水线独立指令来解决。在流水线运行中，当跨越所有处理器并行构件块在先前指令的结果和后续指令之间没有相关性时，所述流水线效率被保持。但是，如果有这样的相关性，那么流水线故障可发生，所述流水线将停止并且在重新工作之前等待违规指令结束。虽然所述处理器在这里通常被描述为数字信号处理器，但这不是必要限制，因为将可以使用控制器、MIPS、ARM或其它任何合适的处理器。通过根据本发明的程序定序器118运行的所述分解指令再现如下：
// 初始数据格式
//
// L   H   L   H
// 72  58  17  18  R0：R1
// 9   68  118 122 R2：R3
// 120 83  67  97  R4：R5
//
// 算法
//
// a  b  c  d  e  f  g  h  i
// \  |  /  \  |  /  \  |  /
// MinMedMax  MinMedMax  MinMedMax  级1
//
// 3mins  3Meds  3maxs
// MinMedMax  MinMedMax  MinMedMax  级2
// \    |    /
// max  Med  min
//
// MinMedMax  级3
//      |
//      Med
//
// 获得两个重叠的3×3阵列实例代码的2个中值
//
// 级1//排序三无组
r6＝MaxMin(r0，r1.l)，r9＝MaxMin(r1，r0.h)；
r7＝MaxMin(r2，r3.l)，r10＝MaxMin(r3，r2.h)；
r8＝MaxMin(r4，r5.l)，r11＝MaxMin(r5，r4.h)；
r12.h＝Med(r0，r1.l)，r12.1＝Med(r1，r0.h)；
r0.h＝Med(r2，r3.l)， r0.1＝Med(r3，r2.h)；
r1.h＝Med(r4，r5.l)， r1.1＝Med(r5，r4.h)；
// 级2
// 三个最小值的最大值＆&三个最大值的最小值
r3∶r4＝MaxMin(r6，r7，r8)(v)；
// 三个最小值的最大值&&三个最大值的最小值
r5∶r6＝MaxMin(r9，r10，r11)(v)；
// 获得落在r3.1和r5.1内的三个中值的中值
r3∶r5＝Med(r12，r0，r1)(1o，v)；
// 级3
// ro.h是中值            //r0.1是中值
r0.h＝Med(r3，r4.1)，    r0.1＝Med(r5，r6.1)；
本发明不限于被示出或被建议的特定硬件而是还包括在处理器中实现的方法，如图11所示，其中包括步骤200，将每一对组合并行排序为较大和较小值，以及步骤202，从所述排序中确定最大值、最小值和中值滤波器值。最后的分解指令被施加(204)，来提取最大值、最小值和中值的其中之一或之二，以及然后第二分解指令被施加(206)，来提取其它剩余的最大值、最小值和中值滤波器值的其中之二或之一。
虽然在一些附图中而没有在其它中示出了本发明的特殊特征，但这只是为方便起见，因为每一特征可以与根据本发明的任何或全部其它特征结合。在此所使用的词语“包括”、“包含”、“具有”和“带有”应当被宽泛地和全面地解释，它们不限于任何物理上的相互联系。此外，在本申请中公开的任何实施例都不应当看作唯一可能的实施例。
此外，在本专利的专利申请的进行期间所提出的任何修改不是对在提出申请时申请中所提出的任何权利要求元素的放弃；合理的是，不能期望本领域的技术人员起草这样的权利要求，其在字面上包含所有可能的等同物，许多等同物在修改时都是不可预见的，它们超出了那些应当被放弃的合理解释(如果有什么的话)，修改的基本原理只不过是与许多等同物相切的关系，和/或存在不能希望申请人描述用于被修改的任何权利要求元素的某些非实质性的替代的许多其它原因。
本领域的技术人员在下面的权利要求的范围内可以做出其它的实施例。

Claims (12)

1.一种带有基于指令的并行中值滤波的处理器，包括：
用于接收多个输入的计算单元，所述计算单元包括用于将每一对输入组合并行排序为较大和较小成员的比较电路，和响应于所述输入对的排序来确定所述输入的最小值、最大值和中值滤波器值的判决电路；以及
用于提供指令的程序定序器，所述指令使得所述判决电路能够指出所述最小值、最大值和中值滤波器值的至少其中之一。
2.如权利要求1所述的带有基于指令的并行中值滤波的处理器，其中，所述比较电路包括用于比较每一对输入的比较器电路。
3.如权利要求2所述的带有基于指令的并行中值滤波的处理器，其中，每个所述比较器电路包括用于相减每一对输入的减法器电路。
4.如权利要求3所述的带有基于指令的并行中值滤波的处理器，其中，每一对的较大和较小成员通过差的符号来指出。
5.如权利要求1所述的带有基于指令的并行中值滤波的处理器，其中，所述判决电路包括响应于所述差的符号的模式来指出所述中值滤波器值的逻辑电路。
6.如权利要求1所述的带有基于指令的并行中值滤波的处理器，其中，所述判决电路包括响应于所述差的符号的模式来指出最大值、最小值和中值滤波器值的逻辑电路。
7.如权利要求1所述的带有基于指令的并行中值滤波的处理器，其中，所述程序定序器提供用于使得所述判决电路能够指出所述最大值、最小值和中值滤波器值之一的指令以及指出那些值的其它值的另一个指令。
8.如权利要求7所述的带有基于指令的并行中值滤波的处理器，其中，所述指令是计算流水线独立的。
9.如权利要求7所述的带有基于指令的并行中值滤波的处理器，其中，存在3个输入。
10.一种处理器的计算单元中的基于指令的并行中值滤波的方法，包括：
将每一对输入组合并行排序为较大和较小值；
从所述排序中确定所述输入的最小值、最大值和中值滤波器值；
以及
施加至少一个指令，使得能够指出最大值、最小值和中值滤波器值的至少其中之一。
11.如权利要求10所述的处理器计算单元中的基于指令的并行中值滤波的方法，其中，存在3个输入。
12.如权利要求10所述的处理器计算单元中的基于指令的并行中值滤波的方法，其中，包括施加流水线独立的分解指令，使得能够响应于一个指令来指出最大值、最小值和中值滤波器值的至少其中之一，以及响应于另一个指令来指出那些值的其它值。
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