CN100440192C - 粗粒度可重配置计算结构中算术单元结构 - Google Patents

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Abstract

粗粒度可重配置计算结构中算术单元结构由8个输入寄存器构成运算操作输入寄存器；6个输出寄存器构成运算结果输出寄存器；两个加/减法运算单元、乘/除法运算单元及2n位移位/符号扩展运算单元构成算术单元，这4个运算单元并行排列，拥有各自独立的输入寄存器和运算结果输出寄存器，其中两个加/减法运算单元的输入分别接2个输入寄存器，进行加或减运算，同一时间内只能选择一种运算，其输出分别接1个输出寄存器；乘/除法运算单元及2n位移位/符号扩展运算单元的输入分别接2个输入寄存器，输出分别接2个输出寄存器，同一时内只能选择一种运算。本发明具有通用性，它不但适于算法中算子的映射，并且易于实现算法的流水处理，加速运算的执行。

Description

粗粒度可重配置计算结构中算术单元结构
技术领域
本发明涉及一种新的数据处理器结构，特别是一种粗粒度可重配置计算结构中算术单元结构，适于处理多媒体、流媒体等计算密度很大的数据流处理和数字信号处理算法中数据运算。
背景技术
可配置计算又称为自适应计算，是由多个具有可重配置功能的处理单元PE和可以配置不同数据传递方向的连接线路一起构成的数据处理结构。目前，可配置计算主要分为两类：细粒度配置和粗粒度配置。细粒度配置计算主要是指现场可编程逻辑门阵列FPGA，它在数字芯片开发和系统设计等方面应用非常广泛，但由于细粒度的原因，其实际逻辑单元仅占到实际芯片面积的10％，其余被开关、RAM、布线网络所占有，功耗和工作频率都不是非常理想，在处理一些规则运算，如乘法时效率不高。相对的，粗粒度可配置计算的粒度一般为8，16，32位等，非常适合进行算法级操作。
进入上世纪90年代，随着超大规模集成电路VLSI技术的发展，以可编程开关program switch为基础的粗粒度可配置计算结构不断被开发出来，并在图像滤波、特征提取、目标识别与跟踪、通讯算法等方面展示出了非凡的性能与潜力。表1列出的是国外大学中部分粗粒度可配置计算项目技术总结。在商业应用中，做得比较好的是PACT极端并行处理公司，其包含64个PE的XPP64A1在主频200M Hz时MAC(乘加)运算已经达到了12.8GigaMACs/秒。
表1现有项目技术总结
  项目名称   结构   粒度   组织   应用目标
  PADDI   交叉条   16位   交叉条   DSP
  PADDI-2   交叉条   16位   交叉条   DSP
  DP-FPGA   2-维阵列   1&4位，多粒度   不均-布线通道   规则算法
  KressArray   2-维网格   可选路径宽度   NN&总线分段   白适应
  RaPID   1-维阵列   16位   可分段总线   流水线
  Matrix   2-维网格   8位，多粒度   8NN，全局线   普通
  RAW   2-维网格   8位，多粒度   8NN，开关连接   普通
  GarP   2-维网格   2位   全局和准全局线   循环语句
  Pleiades   网格/交叉条   多粒度   可分段的交叉条   多媒体
  PipeRench   1-维阵列   128位   流水线
  REMARC   2-维网格   16位   NN，全长度总线   多媒体
  MorphoSys   2-维网格   16位   NN，长度2&3线段   多媒体
  CHESS   六角形网格   4位，多粒度   8NN，总线   多媒体
  DreAM   2-维阵列   8&16位   NN，分段总线   下一代无线
  CS2000   2-维阵列   16&32位   不均一阵列   通讯
  FPFA   2-维阵列   16位，多粒度   NN，交叉条   DSP
在这些项目中，结构内部涉及的算术单元各不相同，有些是针对特定的应用领域而设计，有些则是面向常用的数字信号处理算法而设计。但在这些项目中，并没有形成一个标准的或者实际得到广泛认可的算术单元结构。
下面以MorphoSys、FPFA项目中的算术单元为例，进行这一情况。
(1)MorphoSys结构
MorphoSys结构主要是由8＊8排列的处理单元构成。运算单元和配置字控制单元是处理单元的主要组成部分。在它的运算单元结构中，主要由三部分组成：数据选择部分，算术逻辑部分，移位运算部分。其结构如图1所示。数据选择单元(MUX_A和MUX_B)负责完成对参与算术逻辑运算操作数的选取，它可以从输入的“数据总线”，“附近处理单元输入”和“寄存器组”中选择一个合适的输入作为算术逻辑部分的操作数A与B。在结构图中，算术逻辑部分的操作数C，是通过配置常数得到的。
此算术单元可以完成的运算列于表2
表2MorphoSys处理单元主要功能
(2)FPFA算术单元结构
在此项目中，包含25个处理单元，每个处理单元由5个并行排列的算术单元组成，图2中所示的算术处理单元为FPFA项目采用的结构图。其结构由三级构成，每一级都有不同的功能。
第一级：包括三个执行单元：f1，f2，f3，每一单元具有两个输入，具有的功能相同，功能表述如公式1。公式中，
‘|’表示的意义是或者，即fn表示的功能只能是其中一种；
‘[]’表示的意义是此功能可选；
‘Opleft’，‘Opright’表示进入运算单元的左右操作数；
‘min’表示两数之中取小的数据；
‘max’表示两数之中取大的数据。
fn＝0
|[abs][-]Opleft
|[abs][-]Opright
|[abs]+([-]Opleft，[-]Opright)
|abs]min([-]Opleft，[-]Opright)
|[abs]max([-]Opleft，[-]Opright)     (1)
最后，第一级的运算输出为公式2：
Z1＝f3(f1(a，b)，f2(e，d))           (2)
第二级：这一单元由多个多路选择器，乘法及加减运算单元组成。完成的运算功能可表述为公式3，其中，
‘|’和‘[]’含义与低一级含义相同；
‘east’为从相邻算术单元中输入的数据；
‘cse’，‘dse’分别为从输入数据’c’和’d’中选取的部分数据。
Z2＝Z1
|+(a|b|c|d·a|b|c|d|Z1，[-]0|cse|dse|east)         (3)
第三级：这一级主要由完成加减功能的蝶形运算组成，完成的运算功能可表述为公式4。其中，
‘cd’是输入数据’c’和’d’的组合；
‘|’、‘cse’、‘dse’含义与前面所述含义相同。
o2＝+(0|cse|dse|cd，-Z2)
o1＝+(0|cse|dse|cd，Z2)                    (4)
最后得到的输出如公式5所示：
out2＝o1high|o1low|o2high|o2low
out1＝o1high|o1low|o2high|o2low            (5)
上面两个项目的算术单元结构设计是不相同的，这是现在粗粒度可重配置项目中的普遍现象，至今没有出现一个得到广泛认可的算术处理单元。经研究上面项目的算术单元结构，
可以得到这样的结论：
(1)现有算术运算单元普遍存在结构利用效率低的弊端。如：MorphoSys中集成了近20种运算功能，但在同一时间，只能有一个运算功能有效。FPFA采用分级流水的方式设计结构，每一级都具有一定的功能，这样整体运算单元功能强大。这同时也使得在对算法进行映射时，利用效率不高。即使是对于它比较适宜的快速傅立叶变换也只用到了第二、三两级；有限冲击响应滤波效率只用到了第二级。其它项目算术单元设计也存在同样的问题。
(2)在算术单元内部，数据总线宽度不断变化，导致控制的复杂度变高。如：在MorphoSys中，算术逻辑单元输入数据总线为16位，输出数据总线位宽为28位。这就要求对于任何运算必须经过移位算子，在此之后从中选取出16位数据。FPFA算术单元中，输入数据为20位，但在第二级输出至第三级为40位，因此最终输出也要经过选择。这些，导致控制复杂和资源的浪费。
(3)没有针对粗粒度可重配置计算的特点进行设计。这些项目的算术单元在设计上往往仅针对特定领域、特定算法进行特定设计。虽然对于这些特定领域，表现的性能很好，但这也同时限制了它的应用。粗粒度可重配置计算一般是配合微处理器，负责处理以字为基础的规则算术操作，复杂的数据处理和程序控制应由微处理器完成。应该提炼数据处理中常用的算术算子，将其有效继承于算术单元中。显然，目前各个项目中的算术单元在设计上都没有做到，单独算术单元的数据处理能力不强，导致一个简单计算需要多个算术单元完成。
从上面的研究背景可以看出，目前的粗粒度可重配置计算结构并没有形成一个统一的结构形式，主要是针对特定的数字信号处理算法而开发的特定结构，缺乏通用性。
发明内容
本发明的技术解决问题：克服现有技术的不足，提供一种具有极大的算法适应能力和数据处理能力，具有通用性的粗粒度可重配置计算结构中算术单元结构，它不但适于算法中算子的映射，并且易于实现算法的流水处理，加速运算的执行。
本发明的技术解决方案：粗粒度可重配置计算结构中算术单元结构，其特征在于：由8个输入寄存器Y1，Y2，Y3，Y4，Y5，Y6，Y7，Y8构成运算操作输入寄存器；6个输出寄存器Z1，Z2，Z3，Z4，Z5，Z6构成运算结果输出寄存器；第一加/减法运算单元，第二加/减法运算单元，乘/除法运算单元及2n位移位/符号扩展运算单元构成算术单元，这4个运算单元并行排列，拥有各自独立的输入寄存器和运算结果输出寄存器，能够同时进行各自的运算而不会互相干扰，其中第一加/减法运算单元，第二加/减法运算单元的输入分别接2个输入寄存器，进行加或减运算，同一时间内只能选择一种运算，其输出分别接1个输出寄存器；乘/除法运算单元及2n位移位/符号扩展运算单元的输入分别接2个输入寄存器，其输出分别接2个输出寄存器，同一时内只能选择一种运算。
所述的每个输入寄存器的输入数据有三种：外部数据总线输入、通过配置获得的运算常数输入、从输出寄存器上次运算结果中选取数据输入，上述三种数据通过多路选择单元选择一种至输入寄存器。
本发明与现有技术相比的优点在于：
(1)本发明的独具匠心的算术单元设计，适应数据流处理和配置计算的特点。
在配置计算中，最理想的应用场合是计算密度大，数据密度高的数据流处理，此时，配置的结构功能变换频率相对较低，使得配置结构充分发挥它的深流水和并行处理的特长。在本发明中，算术单元中可以同时存在4种运算，并且每一个输入寄存器运算的操作数，允许有三种来源，既可以是外部数据输入，也可以是上次算术单元的运算结果，还可以是通过配置得到的常数。这种设计，即非常灵活，易于映射复杂的计算任务；又同时具有流水处理与并行处理的优点。4个模块可同时执行，并行处理，各个模块计算结果可以反馈到相应模块的输入继续处理，实现流水处理。因此，独具匠心的算术单元设计，适应数据流处理和配置计算的特点。
(2)本发明将数字信号处理中常用的运算操作与可重配置结构相结合，可非常有效的实现乘加后移位操作，保证运算效率和精度。
在配置计算中，本发明算术单元中各个运算模块的设计不再沿用传统的基于时序的Temporal计算模型，如图5所示，而采用基于空间的Spatial计算模型，如图6所示。这样，整个结构对执行运算的速度快，功耗低。数字信号处理算法中，常用的运算主要有加、减、乘、除和累加。当这些运算单元全部采用Spatial计算模型设计时，执行效率将比传统的微处理器效率高；
(3)本发明结构简单，且有规则的设计。具有简单的单元接口，非常易于VLSl设计。在算术单元中，每个运算模块的设计都不复杂，且可以写成IP形式，重复利用。在不变动结构形式的情况下，结构中的数据路径宽度可以根据应用的需要重新设计为24位，32位或者64位。
附图说明
图1为现有技术MorhoSys算术单元结构图；
图2为现有技术中FPFA算术单元结构图；
图3为本发明的数据路径宽度为16位的算术单元结构图；
图4为本发明的Yx从输出寄存器组中的多路选择单元MUX结构图；
图5为现有技术的Temporal计算模型；
图6为本发明采用的空间模式Spatial计算模型。
具体实施方式
如图3所示，本发明实施例的数据路径宽度为16位，即输入寄存器、数据传递总线、运算模块、输出寄存器为16位，其中：寄存器Y1，Y2，Y3，Y4，Y5，Y6，Y7，Y8构成运算操作输入寄存器；寄存器Z1，Z2，Z3，Z4，Z5，Z6构成运算结果输出寄存器，并组成输出寄存器组。算术单元主要由4种运算模块组成，它们是：加/减法运算单元1，加/减法运算单元2，乘/除法运算单元，以及32位移位/符号扩展运算单元。这4个运算单元并行排列，拥有各自独立的输入寄存器和运算结果输出寄存器，能够同时进行各自的运算而不会互相干扰。
下面说明各运算单元相应的寄存器和功能。
加/减法运算单元1：对应的操作输入寄存器为Y1，Y2，对应的输出寄存器为Z1，能够进行(Y1+Y2)或者(Y1-Y2)运算，同一时间内只能选择一种运算。
加/减法运算单元2：对应的操作输入寄存器为Y3，Y4，对应的输出寄存器为Z2。能够进行(Y3+Y4)或者(Y3-Y4)运算，同一时间内只能选择一种运算。
乘/法运算单元：对应的操作输入寄存器为Y5，Y6，对应的输出寄存器为Z3，Z4。能够进行乘法运算(Y5×Y6)与除法运算(Y5÷Y6)，同一时间内只能选择一种运算。
在进行乘法运算时，Z3寄存的是乘法的高16位，Z4寄存的是乘法的低16位；在进行除法运算时，Y5寄存的是被除数，Y6寄存的是除数，Z3寄存的是除法运算的商，Z4寄存的是除法运算的余数。
32位移位运算/符号扩展运算单元：对应的操作输入寄存器为Y7，Y8，对应的输出寄存器为Z5，Z6，能够进行32位(2n，n＝16位)移位运算和符号扩展运算单元，同一时间内只能选择一种运算。
32位移位运算是针对由Y7、Y8组成的32位数据进行移位操作。移位操作包括：算术左移，算术右移，逻辑左移，逻辑右移。移位运算的结果存储于Z5、Z6之中。其中，Z5寄存的是运算结果的高16位，Z6寄存的是运算结果的低16位。
符号扩展运算针对Y8寄存的符号数的符号位进行扩展，生成32位符号数，数据存储于Z5、Z6之中。其中，Z5寄存的是运算结果的高16位，Z6寄存的是运算结果的低16位
在算术单元各个运算模块进行数据处理时，输入到寄存Y1，Y2，......，Y8的数据允许有三种来源，分别为：
(1)外部数据总线输入，对应于图3中的Yx_In1(x：1，2，3，......8)；
(2)通过配置获得的运算常数，对应于图3中的Yx_In2(x：1，2，3，......8)；
(3)从输出寄存器组中选取输入，对应于图3中的Yx_In3(x：1，2，3，......8)；
对于第三种输入数据来源情况，它是直接从输出寄存器组的6个寄存器Z1，Z2，......，Z6中选择合适的输入，其多路选择器设计如下图4所示。正是因为这样的设计，使得在进行乘法运算是可以采用加/减单元运算结果；或者移位运算采用乘法运算结果作为输入。可以非常容易实现数字信号处理算法中常用的累加及乘加运算。
如4图所示，从输出寄存器Z1，Z2，.......，Z6选取Yx_In3结构示意图，MUX为多路选择器，选取输出寄存器Z1，Z2，.......，Z6的任意一个反馈数据输入。
通过这样的设计，在算术单元结构中，可以同时存在4种运算，它们相互配合，形成易于高效的流水处理。运算如：shifter[(Y1+Y2)×(Y3-Y4)]。
由于在算术单元中，累加或者乘法的运算结果可以直接送入本单元的移位模块。在移位模块中，根据对运算精度的要求，确定恰当的移位关系，得到所需的计算结果，以致不会出现溢出情况，从而确保了数据处理的精度。
上述算术单元是针对16位数据路径而设计的，它非常容易改写成数据路径为24位，32位或者64位的情况，此时基本结构不变，只是输入、输出寄存器、数据传递总线更改为相应的数据路径宽度，32位移位单元改为48位，64位或者128位即可。
如图5所示，Temporal计算模型在通常的微处理器设计中应用非常广泛。对于大量的运算操作，全部是通过一个计算部件通过分时复用实现，这样导致中间计算结果需要不断在寄存器中写入、读出，这样设计虽然节省了芯片面积，但是时间代价很大。随着微电子技术的发展和半导体工艺的提高，使得在芯片设计中不必再过分的苛求面积最小，可以应用Spatial计算模型进行设计，如图6所示，此时，对于每个单独的运算操作，都会有相应的计算部件，通过空间各个计算部件的相互连接实现计算。

Claims (3)

1、粗粒度可重配置计算结构中算术单元结构，其特征在于：由8个输入寄存器Y1，Y2，Y3，Y4，Y5，Y6，Y7，Y8构成运算操作输入寄存器；6个输出寄存器Z1，Z2，Z3，Z4，Z5，Z6构成运算结果输出寄存器；第一加/减法运算单元，第二加/减法运算单元，乘/除法运算单元及2n位移位/符号扩展运算单元构成算术单元，这4个运算单元并行排列，拥有各自独立的输入寄存器和运算结果输出寄存器，能够同时进行各自的运算而不会互相干扰，其中第一加/减法运算单元，第二加/减法运算单元的输入分别接2个输入寄存器，进行加或减运算，同一时间内只能选择一种运算，其输出分别接1个输出寄存器；乘/除法运算单元及2n位移位/符号扩展运算单元的输入分别接2个输入寄存器，其输出分别接2个输出寄存器，同一时间内只能选择一种运算。
2、根据权利要求1所述的粗粒度可重配置计算结构中算术单元结构，其特征在于：所述的每个输入寄存器的输入数据有三种：外部数据总线输入、通过配置获得的运算常数输入、从输出寄存器上次运算结果中选取数据输入，上述三种数据通过多路选择单元选择一种至输入寄存器。
3、根据权利要求1所述的粗粒度可重配置计算结构中算术单元结构，其特征在于：所述输入寄存器、输出寄存器及运算单元的数据路径位宽为16、或24、或32、或64。
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