CN1439126A - 带有耦合的乘法一累加单元的数字信号处理器 - Google Patents

带有耦合的乘法一累加单元的数字信号处理器 Download PDF

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陈旭峰
许德祚
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Abstract

将两个乘法－累加单元耦合在一起以在一个周期内完成计算(B＊C)+/－(D＊E)。加法器(216)将两个乘法器(206)、(208)的乘积加在一起。其和被施加到第1累加器(220)。最好是将第2乘积施加到第2累加器(222)，并且多路复用器(218)将0或者第2乘积施加到加法器(216)。如果要同时地执行两个不相关的计算，那么就应用0，并且第2累加器的输出就被反馈回寄存器堆(PI2)。如果要执行单个(B＊C)+(D＊E)计算，那么第2乘积就被施加到加法器，并且不予处理第2累加器的输出。

Description

带有耦合的乘法-累加单元的数字信号处理器
                         发明背景
技术领域
本发明涉及数字信号处理器，并且尤其涉及乘法-累加(MAC)单元。
背景技术
数字信号处理器(DSP)是专门类型的微处理器，特别适合非常快速地执行数学计算。可以在包括光盘播放器、PC磁盘驱动器、电信调制解调器组以及蜂窝式电话机的多种应用中找到DSP。
在蜂窝式电话机范围内，对于DSP计算能力的需求持续增长，受诸如GPS定位、语音识别、低比特率语音和音频编码、图像和视频处理以及第3代蜂窝网调制解调器处理的应用的逐渐增长的需求驱动。为了满足这些处理需求，就需要能更有效地处理计算的改进的数字信号处理器结构。
在这些领域内，已经做了相当多的工作。申请人Sih也是下面美国专利申请的申请人：
“Multiple Bus Architecture in a Digital Signal Processor”，序列号为09/044,087，1998年3月18日申请；
“Digital Signal Processor Having Multiple Access Register”，序列号为09/044,088，1998年3月18日申请；
“Memory Efficient Instruction Storage”，序列号为09/044,089，1998年3月18日申请；
“Highly Parallel Variable Length Instructions for Controlling aDigital Signal Processor”，序列号为09/044,104，1998年3月18日申请；
“Variable Length Instruction Decoder”，序列号为09/044,086，1998年3月18日申请；以及
“Digital Signal Processor with Shiftable Multiply AccumulateUnit”，序列号为09/044,108，1998年3月18日申请；在这里引用这些申请的揭示作为参考。
在许多信号处理算法中，计算(B*C)+/-(D*E)是突出的，其中B、C、D和E是16-比特整数。当进行单极IIR滤波，计算复数的大小、两个矢量的标量积和矢量积、以及插值时将调用该计算。它还被用于扩展精度运算(如32×32乘法)中。由于此运算是如此普遍存在的，就希望数字信号处理器在一周期内完成该运算。
虽然可利用带有两个乘法-累加(MAC)单元(如Lucent DSP16000、TI C6x)的DSP，由于它们的MAC单元是分开的，它们就不能在一周期内计算所希望的量。如果我们假设R1、R2、R3和R4是分别包含B、C、D和E的通用16-比特寄存器，并且假设L1、L2和L3是40-比特结果寄存器，那么计算
(B*C)+(D*E)
的单次调用可以在这些现存的处理器上以伪码写为：
L1＝R1*R2，L2＝R3*R4；
L3＝L1+L2；
应该注意到此计算在这些处理器中占据两个周期。
图1是常规MAC单元(100)的方块图。寄存器堆(102)具有输入端口PI1，以及3个输出端口PO1、PO2和PO3。该寄存器堆与存储器(104)相连接。输出端口PO2和PO3被施加到乘法器(106)，该乘法器将信号相乘并将它们应用为加法器(108)的一个输入。该加法器从寄存器堆的PO1接收它的另一输入。其和就反馈回寄存器堆的PI1。
在第1时钟周期中，没有什么被施加到PO1，并且R1和R2分别被应用于端口PO2和PO3。乘积L1被反馈回寄存器堆并被放置在附属于PO1的临时寄存器中。在第2时钟周期，R3和R4被分别施加到端口PO2和PO3，并且由乘法器求出L2。加法器使来自乘法器的L2与来自PO1的L1相加，产生L3，并且通过PI1将它反馈回寄存器组。一旦L3存在寄存器组之中，它就能用于存储器。
显示了40-比特加法器和17×17比特乘法器。这是通用的，但是可以使用任何适宜的比特数。
                           发明概述
将两个乘法-累加单元耦合在一起，以便能在一周期内完成计算(B*C)+(D*E)。一个加法器将两个乘法器的乘积加在一起。其和被施加到第1累加器。较佳的是，第2乘积还被施加到第2累加器，并且乘法器将0或第2乘积施加到加法器。如果要同时执行两个不相关的计算，那么应用0，并且第2累加器的输出被反馈回寄存器堆。如果要执行单个(B*C)+(D*E)计算，那么就将第2乘积施加到加法器，并且第2累加器的输出就不予处理。
附图简述
图1是常规MAC单元的方块图。
图2是本发明的方块图。
图3显示了为独立的MAC单元配置的图1的装置。
图4显示了为耦合的MAC单元配置的图1的装置。
图5显示了图2所示的装置的备择加法器结构。
                较佳实施例的详细说明
图1是常规MAC单元的方块图。已在“背景”部分描述了，不需要进一步讨论。
图2是本发明(200)的方块图。寄存器堆(202)具有第1和第2输入(PI1，PI2)以及第1至第6输出(PO1-PO6)。输入和输出有时被称为输入端口和输出端口；在此可交替地使用该术语。第1移位器(204)接收寄存器堆的第1输出，并且第1乘法器(206)接收寄存器堆的第2和第3输出。同样地，第2乘法器(208)接收寄存器堆的第4和第5输出。第2移位器(210)接收第1乘法器的输出，并且第3移位器(212)接收第2乘法器的输出。舍入法多路复用器(214)接收第1移位器的输出。
第1加法器(216)在第1输入接收第2移位器(210)的输出，并且多路复用器(218)接收0或者第3移位器(212)的输出，并且将输出施加到第1加法器(216)的第2输入。
第2加法器(220)接收舍入乘法器和第1加法器的输出。它的输出被反馈回寄存器堆的第1输入(PI1)。第3加法器(222)接收第3移位器(212)和第6寄存器输出端口(PO6)的输出。它的输出被反馈回寄存器堆的第2输入(PI2)。
图2所示的结构有两个MAC单元(MAC1和MAC2)，它们从包含一组通用寄存器的寄存器堆接收操作数。MAC1从寄存器堆的输出端口PO2和PO3取它的乘法器操作数。乘法器(206)的输出被传送到可以将结果左移0、1、2或3比特的移位器(210)。移位器的输出被传送到可以加上0或者加上来自MAC2的被移位的乘积结果的加法器(216)。加法器的输出被传送进可以加上从寄存器堆的输出端口PO1取出的另一个40-比特操作数的40-比特加法器(220)。该40-比特加法器的输出通过输入端口PI1被存储于寄存器堆中。MAC2从寄存器堆的输出端口PO4和PO5取乘法器操作数，把它们相乘(208)，将结果左移0、1、2或3比特(212)并将结果传送到可以加上从输出端口PO6取出的额外寄存器堆操作数的40-比特加法器(222)。该40-比特加法器的输出通过寄存器堆输入端口PI2被存储于寄存器堆中。然后存储器(224)能够从寄存器堆(202)的适当寄存器中提取这些加法器的输出。该存储器(224)或某些类似设备，首先将被乘数和加数放入寄存器堆(202)。
如在先有技术中，加法器是40-比特器件以及乘法器将16-比特被乘数相乘的事实是合乎需要的但并不是必须的。
注意到来自MAC2的被移位后的乘积同样被馈入多路复用器(218)，该多路复用器馈给MAC1中的第1加法器(216)。该多路复用器大小允许用户以两个可能的配置之一设置双-MAC单元。
图3显示了为独立的MAC单元配置的图2的装置。当用户指定(通过指令)多路复用器(218)应该以0作为其输入，双-MAC单元采取此配置。在此配置中，两个MAC单元完全独立地操作，该配置保留了现有设计的全部优点。该配置可用于同时地执行两个不相关的MAC计算。
图4显示了为耦合的MAC单元配置的图2的装置。当上述的多路复用器(218)被设置成将来自MAC2的乘数结果传送到MAC1中的第1加法器(216)时，双-MAC单元采取此配置。在此配置中，MAC单元被耦合在一起并且MAC2中的40-比特加法器(222)的输出被禁止写入寄存器堆。可以立刻看出这使双-MAC单元能够通过执行诸如L1＝R1*R2+/-R3*R4的指令，在一周期内计算(B*C)+/-(D*E)的值。而且，该配置还能够在一周期内计算
A+/-(B*C)+/-(D*E)
的值，其中数值A通过输出端口PO1取自寄存器堆。该计算对于复数乘法累加运算以及扩展精度运算是及其有用的。
本发明在其最宽泛的实施例中不需要所有上述部件。实际上，该电子电路仅包括第1(206)和第2乘法器(208)(每个乘法器具有至少两个输入和一个输出)、至少具有两个输入和一个输出的加法器(216)、包括至少一个输入的寄存器堆(202)就足够了。本发明的有效部分是每个乘法器的输出被连接到加法器的输入并且加法器的输出被连接到寄存器堆的输入。正是这种特性使得乘法器、加法器和寄存器堆在一个时钟周期内一起操作。接收加法器输出的寄存器堆最好也是向乘法器输出被乘数的寄存器堆。寄存器堆最好有6个输出而不是4个，并且最好提供额外的加法器把来自这些额外输出的数加到由乘法器产生的乘积中去。最好提供移位器，以处理不同数量级的数，并且舍入法多路复用器最好提供额外的精度。这些是本发明的较详细实施例的全部特性，但不是为本发明的最宽泛的实施例所必须。
加法器最好是第1加法器(216)并且电子电路进一步包括第2加法器(220)。在此实施例中，第2加法器的一个输入是寄存器堆的输出(PO1)，第2加法器(220)的另一输入是第1加法器(216)的输出，并且第2加法器(220)的输出是寄存器堆的输入(PI1)。
在另一实施例中，电子电路除了第2加法器(220)之外，进一步包括第3加法器(222)。在该实施例中，第3加法器的一个输入是寄存器堆的另一输出(PO6)，并且第3加法器的另一输入是第2乘法器(208)的输出。
图5显示了图2所示的装置的备择加法器结构。在该实施例中，省略第2加法器(220)。在该实施例中，第1加法器(216)具有第3输入，该输入被连接到寄存器堆的输出(PO1)。
在另一实施例中，电子电路进一步包括受外部控制的多路复用器(218)。该多路复用器的一个输入是第2乘法器(208)的输出，多路复用器的另一输入是0，并且该多路复用器的输出是加法器(216)的输入。
在另一实施例中，在每个乘法器(206)、(208)和加法器(216)的输入之间插入移位器(210)、(212)。工业应用
只要希望在一周期内进行多个乘法-累加运算，本发明能够利用于工业中，并且能够被制造和使用。在此所示的彼此间分开或无关的装置的独立部件和方法可以完全是常规的，正是它们的组合被要求为本发明。
虽然已经描述了装置和方法的各种模式，但本发明的真正精神和范围并不局限于此，仅受本发明所要求的下列权利要求及其等价要求限制。

Claims (7)

1.一种电子电路，其特征在于包括：
(a)具有第1和第2输入以及第1至第6输出的寄存器堆；
(b)接收寄存器堆的第1输出的第1移位器；
(c)接收寄存器堆的第2和第3输出并有输出的第1乘法器；
(d)接收寄存器堆的第4和第5输出并有输出的第2乘法器；
(e)接收第1乘法器的输出并有输出的第2移位器；
(f)接收第2乘法器的输出并有输出的第3移位器；
(g)接收第1移位器的输出并有输出的舍入法多路复用器；
(h)在第1输入接收第2移位器的输出并有输出的第1加法器；
(i)接收0或者第3移位器的输出并将输出施加到第1加法器的第2输入的多路复用器；
(j)接收舍入法多路复用器和第1加法器的输出并将输出反馈回寄存器堆的第1输入的第2加法器；以及
(k)接收第3移位器输出和第6寄存器输出并将输出反馈回寄存器堆的第2输入的第3加法器。
2.一种电子电路，其中：
(a)该电子电路包括：
(1)第1和第2乘法器，每个乘法器具有至少两个输入和一个输出；
(2)具有至少两个输入和一个输出的加法器；
(3)包括至少一个输入的寄存器堆；以及
(b)该电子电路的特征在于：
(1)每个乘法器的输出被连接到该加法器的输入；以及
(2)该加法器的输出被连接到寄存器堆的输入；
其中乘法器、加法器以及寄存器堆在一个时钟周期内一起运行。
3.如权利要求2所述的电子电路，其特征在于：
(a)所述加法器是第1加法器；
(b)该电子电路进一步包括第2加法器；
(1)其一个输入是所述寄存器堆的输出；
(2)其另一输入是第1加法器的输出；以及
(3)其输出是所述寄存器堆的输入。
4.如权利要求3所述的电子电路，其特征在于该电子电路进一步包括第3加法器：
(a)其一个输入是所述寄存器堆的另一输出；以及
(b)其另一输入是第2乘法器的输出。
5.如权利要求2所述的电子电路，其特征在于所述加法器具有被连接到所述寄存器堆的输出的第3输入。
6.如权利要求2所述的电子电路，其特征在于进一步包括受外部控制的多路复用器，其中：
(a)该多路复用器的一个输入是第2乘法器的输出；
(b)该多路复用器的另一输入是0；以及
(c)该多路复用器的输出是所述加法器的输入。
7.如权利要求2所述的电子电路，其特征在于进一步包括每个乘法器的输出与所述加法器的输入之间的移位器。
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