JP3338043B2 - 並列演算装置、エンタテインメント装置、演算処理方法、コンピュータプログラム、半導体デバイス - Google Patents
並列演算装置、エンタテインメント装置、演算処理方法、コンピュータプログラム、半導体デバイスInfo
- Publication number
- JP3338043B2 JP3338043B2 JP2001318590A JP2001318590A JP3338043B2 JP 3338043 B2 JP3338043 B2 JP 3338043B2 JP 2001318590 A JP2001318590 A JP 2001318590A JP 2001318590 A JP2001318590 A JP 2001318590A JP 3338043 B2 JP3338043 B2 JP 3338043B2
- Authority
- JP
- Japan
- Prior art keywords
- recorded
- arithmetic
- matrix
- sum
- calculation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/16—Matrix or vector computation, e.g. matrix-matrix or matrix-vector multiplication, matrix factorization
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
- G06F2207/4802—Special implementations
- G06F2207/4814—Non-logic devices, e.g. operational amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Data Mining & Analysis (AREA)
- Computing Systems (AREA)
- Databases & Information Systems (AREA)
- Algebra (AREA)
- Complex Calculations (AREA)
- Image Processing (AREA)
- Advance Control (AREA)
- Multi Processors (AREA)
- Image Generation (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、複数の演算装置を
用いて並列に処理を行う技術に関し、例えば、コンピュ
ータグラフィックスで行われるジオメトリ処理等の処理
を高速に行うための並列演算処理技術に関する。
用いて並列に処理を行う技術に関し、例えば、コンピュ
ータグラフィックスで行われるジオメトリ処理等の処理
を高速に行うための並列演算処理技術に関する。
【０００２】
【従来の技術】３次元コンピュータグラフィックスで表
示しようとする物体には、複数の基本図形（ポリゴン）
の集合でモデル化されるものがある。ポリゴンの各頂点
は、同次座標を用いて、４次元の座標（ｘ、ｙ、ｚ、
ｗ）で表される。ポリゴンの各頂点の座標は、視点座標
に応じて座標変換され、距離に応じて透視変換等が施さ
れる。つまり、遠くのものが小さく見えるように変換さ
れる。この一連の処理は「ジオメトリ処理」と呼ばれ
る。
示しようとする物体には、複数の基本図形（ポリゴン）
の集合でモデル化されるものがある。ポリゴンの各頂点
は、同次座標を用いて、４次元の座標（ｘ、ｙ、ｚ、
ｗ）で表される。ポリゴンの各頂点の座標は、視点座標
に応じて座標変換され、距離に応じて透視変換等が施さ
れる。つまり、遠くのものが小さく見えるように変換さ
れる。この一連の処理は「ジオメトリ処理」と呼ばれ
る。
【０００３】ジオメトリ処理の中にも、種々の態様があ
る。例えば、ポリゴンの回転、拡大、縮小、透視投影及
び平行移動などに、例えば４×４の変換行列を用いた行
列演算を行い、また、受光面の明るさ等を決定するため
に内積演算を行うものがある。このような行列演算や内
積演算には、積和演算の繰返しが必要になる。
る。例えば、ポリゴンの回転、拡大、縮小、透視投影及
び平行移動などに、例えば４×４の変換行列を用いた行
列演算を行い、また、受光面の明るさ等を決定するため
に内積演算を行うものがある。このような行列演算や内
積演算には、積和演算の繰返しが必要になる。
【０００４】また、３次元コンピュータグラフィックス
では、従来からハイエンドのシステムで用いられていた
浮動小数点を用いた処理手法が、ビデオゲーム画像等の
エンタテインメント画像を生成するエンタテインメント
装置、携帯情報端末等のようなコストの制約が厳しい分
野でも用いられるようになった。浮動小数点を用いた処
理手法の方が、データのダイナミックレンジが広がるた
めにプログラミングが容易であり、高度な処理に向いて
いるためである。
では、従来からハイエンドのシステムで用いられていた
浮動小数点を用いた処理手法が、ビデオゲーム画像等の
エンタテインメント画像を生成するエンタテインメント
装置、携帯情報端末等のようなコストの制約が厳しい分
野でも用いられるようになった。浮動小数点を用いた処
理手法の方が、データのダイナミックレンジが広がるた
めにプログラミングが容易であり、高度な処理に向いて
いるためである。
【０００５】浮動小数点を用いた処理に用いられる浮動
小数点数に対して行列演算を行うために、浮動小数点積
和演算器（ＦＭＡＣ：Floating Multiply ACcumulato
r）を複数内蔵して、効率的に行列演算を行う並列演算
装置がある。複数のＦＭＡＣにより並列に演算を行うこ
とができるために処理速度が速くなる。エンタテインメ
ント装置、パーソナルコンピュータ等の３次元画像処理
を行う装置には、このような並列演算装置を用いて前述
のジオメトリ処理を行うことにより、精細でリアルな３
次元画像を高速に得るものがある。
小数点数に対して行列演算を行うために、浮動小数点積
和演算器（ＦＭＡＣ：Floating Multiply ACcumulato
r）を複数内蔵して、効率的に行列演算を行う並列演算
装置がある。複数のＦＭＡＣにより並列に演算を行うこ
とができるために処理速度が速くなる。エンタテインメ
ント装置、パーソナルコンピュータ等の３次元画像処理
を行う装置には、このような並列演算装置を用いて前述
のジオメトリ処理を行うことにより、精細でリアルな３
次元画像を高速に得るものがある。
【０００６】並列演算装置が、例えば、ＦＭＡＣが４並
列に設けられたものの場合、数式１に示すような４×４
の変換行列を用いた行列演算を容易に行うことができ
る。しかし、数式２に示すようなベクトルＡ（Ａx、Ａ
y、Ａz、Ａw）とベクトルＢ（Ｂx、Ｂy、Ｂz、Ｂw）と
の内積演算を行うことは困難である。これは、演算処理
の対象となるＸ、Ｙ、Ｚ、Ｗの各座標を４個のＦＭＡＣ
の各々に対応付けて、独立に演算しているためである。
列に設けられたものの場合、数式１に示すような４×４
の変換行列を用いた行列演算を容易に行うことができ
る。しかし、数式２に示すようなベクトルＡ（Ａx、Ａ
y、Ａz、Ａw）とベクトルＢ（Ｂx、Ｂy、Ｂz、Ｂw）と
の内積演算を行うことは困難である。これは、演算処理
の対象となるＸ、Ｙ、Ｚ、Ｗの各座標を４個のＦＭＡＣ
の各々に対応付けて、独立に演算しているためである。
【０００７】以上のことをより具体的に説明する。数式
１の行列演算を行う場合、４個のＦＭＡＣの各々には、
演算の対象となる演算要素として、変換行列の１行分の
成分値及び変換の対象となる座標の座標値が入力され
る。入力された変換行列の成分値及び座標の座標値を積
和演算して行列演算を行う。例えば、変換行列の１行目
の成分値（Ｍ11、Ｍ12、Ｍ13、Ｍ14）と座標の座標値
（Ｖx、Ｖy、Ｖz、Ｖw）とを積和演算して「Ｍ11・Ｖx
＋Ｍ12・Ｖy＋Ｍ13・Ｖz＋Ｍ14・Ｖw」を算出する。４
個のＦＭＡＣのそれぞれにおいて同様の積和演算を行う
ので、効率よく行列演算が終了する。なお、本明細書に
おいて「・」は、乗算を表す。
１の行列演算を行う場合、４個のＦＭＡＣの各々には、
演算の対象となる演算要素として、変換行列の１行分の
成分値及び変換の対象となる座標の座標値が入力され
る。入力された変換行列の成分値及び座標の座標値を積
和演算して行列演算を行う。例えば、変換行列の１行目
の成分値（Ｍ11、Ｍ12、Ｍ13、Ｍ14）と座標の座標値
（Ｖx、Ｖy、Ｖz、Ｖw）とを積和演算して「Ｍ11・Ｖx
＋Ｍ12・Ｖy＋Ｍ13・Ｖz＋Ｍ14・Ｖw」を算出する。４
個のＦＭＡＣのそれぞれにおいて同様の積和演算を行う
ので、効率よく行列演算が終了する。なお、本明細書に
おいて「・」は、乗算を表す。
【０００８】数式２の内積演算を行う場合、４個のＦＭ
ＡＣはそれぞれＸ、Ｙ、Ｚ、Ｗのいずれかの成分の成分
値に対応付けされている。そのために、ＦＭＡＣの各々
には、Ａx及びＢx、Ａy及びＢy、Ａz及びＢz、Ａw及び
Ｂwが入力される。それぞれの出力としてＡx・Ｂx、Ａy
・Ｂy、Ａz・Ｂz、Ａw・Ｂwが算出される。そのため
に、数式２を実行するためには４個のＦＭＡＣの出力を
加算する加算器を別に設ける必要があり、回路規模が増
大してしまう。
ＡＣはそれぞれＸ、Ｙ、Ｚ、Ｗのいずれかの成分の成分
値に対応付けされている。そのために、ＦＭＡＣの各々
には、Ａx及びＢx、Ａy及びＢy、Ａz及びＢz、Ａw及び
Ｂwが入力される。それぞれの出力としてＡx・Ｂx、Ａy
・Ｂy、Ａz・Ｂz、Ａw・Ｂwが算出される。そのため
に、数式２を実行するためには４個のＦＭＡＣの出力を
加算する加算器を別に設ける必要があり、回路規模が増
大してしまう。
【０００９】このように、従来の並列演算装置には、行
列演算は効率よく処理可能であるが、ベクトルの内積演
算は並列に備えられたＦＭＡＣだけでは行えず、さらに
加算器を必要とするものがある。
列演算は効率よく処理可能であるが、ベクトルの内積演
算は並列に備えられたＦＭＡＣだけでは行えず、さらに
加算器を必要とするものがある。
【数１】
【数２】(Ａx、Ａy、Ａz、Ａw)・(Ｂx、Ｂy、Ｂz、Ｂw)＝Ａx・
Ｂx＋Ａy・Ｂy＋Ａz・Ｂz＋Ａw・Ｂw
Ｂx＋Ａy・Ｂy＋Ａz・Ｂz＋Ａw・Ｂw
【００１０】
【発明が解決しようとする課題】本発明は、従来と同様
に、効率的な行列演算を可能としながら、ベクトルの内
積演算をも容易に行うことのできる並列演算装置を提供
することを主たる課題とする。
に、効率的な行列演算を可能としながら、ベクトルの内
積演算をも容易に行うことのできる並列演算装置を提供
することを主たる課題とする。
【００１１】
【課題を解決するための手段】以上のような課題を解決
する本発明の並列演算装置は、演算の対象となる演算要
素を記録してなる記録手段とこの記録手段に記録されて
いる演算要素に基づいて積和演算を行う演算手段との組
を複数組備え、所定の一組の記録手段と演算手段との間
には、すべての組の前記記録手段の中から一つのものを
選択し、選択した記録手段に記録されている前記演算要
素を当該組の演算手段に入力させる選択手段が介在する
ように構成されている。
する本発明の並列演算装置は、演算の対象となる演算要
素を記録してなる記録手段とこの記録手段に記録されて
いる演算要素に基づいて積和演算を行う演算手段との組
を複数組備え、所定の一組の記録手段と演算手段との間
には、すべての組の前記記録手段の中から一つのものを
選択し、選択した記録手段に記録されている前記演算要
素を当該組の演算手段に入力させる選択手段が介在する
ように構成されている。
【００１２】本発明の他の並列演算装置は、行列演算を
行うときにはその対象となる第１演算要素が記録され、
ベクトルの内積演算を行うときにはその対象となる第２
演算要素が記録される記録手段とこの記録手段に記録さ
れている演算要素に基づいて積和演算を行う演算手段と
の組を複数組備え、いずれか一組の記録手段と演算手段
との間には、前記行列演算時には自らの組の記録手段か
ら前記第１演算要素を自らの組の演算手段に入力し、前
記内積演算時にはすべての組の前記記録手段を順繰りに
一つずつ選択して、選択した記録手段から前記第２演算
要素を自らの組の演算手段に入力させる選択手段が介在
するように構成されている。
行うときにはその対象となる第１演算要素が記録され、
ベクトルの内積演算を行うときにはその対象となる第２
演算要素が記録される記録手段とこの記録手段に記録さ
れている演算要素に基づいて積和演算を行う演算手段と
の組を複数組備え、いずれか一組の記録手段と演算手段
との間には、前記行列演算時には自らの組の記録手段か
ら前記第１演算要素を自らの組の演算手段に入力し、前
記内積演算時にはすべての組の前記記録手段を順繰りに
一つずつ選択して、選択した記録手段から前記第２演算
要素を自らの組の演算手段に入力させる選択手段が介在
するように構成されている。
【００１３】これらの本発明の並列演算装置により、選
択手段が、自らが介在する組の記録手段を選択する場合
は、各組で各々独立した演算要素による演算を行うこと
ができる。つまり、従来と同様の行列演算を行うことが
できる。 一方、選択手段が、すべての記録手段から一つ
のものを順繰りに選択する場合は、各組の記録手段に記
録された演算要素を用いた演算が可能となる。つまり、
加算器などの他の回路を用いることなく容易に内積演算
を行うことができるようになる。
択手段が、自らが介在する組の記録手段を選択する場合
は、各組で各々独立した演算要素による演算を行うこと
ができる。つまり、従来と同様の行列演算を行うことが
できる。 一方、選択手段が、すべての記録手段から一つ
のものを順繰りに選択する場合は、各組の記録手段に記
録された演算要素を用いた演算が可能となる。つまり、
加算器などの他の回路を用いることなく容易に内積演算
を行うことができるようになる。
【００１４】このような並列演算装置では、前記選択手
段が介在しない組の記録手段と演算手段との間にはその
組の記録手段に記録された前記演算要素を一時的に記録
するための一時記録手段が介在するようにしてもよい。
この場合、前記選択手段は、前記選択手段が介在しない
組の記録手段を選択したときに前記一時記録手段に記録
されている演算要素を前記演算手段に入力させるように
構成される。 一時記録手段を介在させることにより、記
録手段からの演算要素の取り込み時に、記録手段の出力
ポートを占有する必要がなくなる。そのために、一時記
録手段が介在する組の記録手段と演算手段とにより、他
の処理が可能となる。各々の前記演算手段は、例えば、
当該組の記録手段に記録されている前記演算要素を用い
て当該組に独自に割り当てられた内容の演算を行うもの
であり、３次元コンピュータグラフィックスにこのよう
な並列演算装置を用いる場合には、演算手段で行われる
前記演算が４次元座標の成分のいずれかに関わる演算と
なる。
段が介在しない組の記録手段と演算手段との間にはその
組の記録手段に記録された前記演算要素を一時的に記録
するための一時記録手段が介在するようにしてもよい。
この場合、前記選択手段は、前記選択手段が介在しない
組の記録手段を選択したときに前記一時記録手段に記録
されている演算要素を前記演算手段に入力させるように
構成される。 一時記録手段を介在させることにより、記
録手段からの演算要素の取り込み時に、記録手段の出力
ポートを占有する必要がなくなる。そのために、一時記
録手段が介在する組の記録手段と演算手段とにより、他
の処理が可能となる。各々の前記演算手段は、例えば、
当該組の記録手段に記録されている前記演算要素を用い
て当該組に独自に割り当てられた内容の演算を行うもの
であり、３次元コンピュータグラフィックスにこのよう
な並列演算装置を用いる場合には、演算手段で行われる
前記演算が４次元座標の成分のいずれかに関わる演算と
なる。
【００１５】本発明の他の並列演算装置は、行列演算と
ベクトルの内積演算とを選択的に行う装置であって、前
記行列演算を行うときにはその対象となる第１演算要素
が記録され、前記内積演算を行うときにはその対象とな
る第２演算要素が記録される複数の記録手段と、前記行
列演算時には、前記複数の記録手段を構成する記憶手段
に１対１に対応して、各々が、対応する記録手段に記録
される前記第１演算要素を入力して積和演算を行い、前
記内積演算時には、所定の一つが、すべての記録手段に
記録される前記第２演算要素を入力して積和演算を行う
複数の演算手段と、前記行列演算時には、前記所定の演
算手段に対応する記録手段を選択してこの記録手段に記
録される第１演算要素を前記所定の演算手段に入力さ
せ、前記内積演算時には、前記複数の記録手段を構成す
る記憶手段を順繰りに一つずつ選択して選択した記録手
段に記録される第２演算要素を前記所定の一つの演算手
段に入力させる選択手段とを備える。このような並列演
算装置において、例えば、前記演算要素が浮動小数点数
で表される場合には、前記演算手段は、浮動小数点数の
積和演算を行うように構成される。
ベクトルの内積演算とを選択的に行う装置であって、前
記行列演算を行うときにはその対象となる第１演算要素
が記録され、前記内積演算を行うときにはその対象とな
る第２演算要素が記録される複数の記録手段と、前記行
列演算時には、前記複数の記録手段を構成する記憶手段
に１対１に対応して、各々が、対応する記録手段に記録
される前記第１演算要素を入力して積和演算を行い、前
記内積演算時には、所定の一つが、すべての記録手段に
記録される前記第２演算要素を入力して積和演算を行う
複数の演算手段と、前記行列演算時には、前記所定の演
算手段に対応する記録手段を選択してこの記録手段に記
録される第１演算要素を前記所定の演算手段に入力さ
せ、前記内積演算時には、前記複数の記録手段を構成す
る記憶手段を順繰りに一つずつ選択して選択した記録手
段に記録される第２演算要素を前記所定の一つの演算手
段に入力させる選択手段とを備える。このような並列演
算装置において、例えば、前記演算要素が浮動小数点数
で表される場合には、前記演算手段は、浮動小数点数の
積和演算を行うように構成される。
【００１６】本発明のエンタテインメント装置は、物体
の位置、形状を表す座標についての行列演算を行うとと
もに、前記物体を画像表現するために用いるベクトルに
ついての内積演算を行うことにより、エンタテインメン
ト画像についての画像処理を行う装置である。このエン
タテインメント装置は、前記行列演算を行うときにはそ
の対象となる第１演算要素が記録され、前記内積演算を
行うときにはその対象となる第２演算要素が記録される
複数のレジスタと、前記行列演算時には、前記複数のレ
ジスタを構成するレジスタに１対１に対応して、各々
が、対応するレジスタに記録される前記第１演算要素を
入力して積和演算を行い、前記内積演算時には、所定の
一つが、すべてのレジスタに記録される前記第２演算要
素を入力して積和演算を行う複数の積和演算器と、前記
行列演算時には、前記所定の積和演算器に対応するレジ
スタを選択してこのレジスタに記録される第１演算要素
を前記所定の積和演算器に入力させ、前記内積演算時に
は、前記複数のレジスタを構成するレジスタを順繰りに
一つずつ選択して選択したレジスタに記録される第２演
算要素を前記所定の積和演算器に入力させるセレクタと
を備える。
の位置、形状を表す座標についての行列演算を行うとと
もに、前記物体を画像表現するために用いるベクトルに
ついての内積演算を行うことにより、エンタテインメン
ト画像についての画像処理を行う装置である。このエン
タテインメント装置は、前記行列演算を行うときにはそ
の対象となる第１演算要素が記録され、前記内積演算を
行うときにはその対象となる第２演算要素が記録される
複数のレジスタと、前記行列演算時には、前記複数のレ
ジスタを構成するレジスタに１対１に対応して、各々
が、対応するレジスタに記録される前記第１演算要素を
入力して積和演算を行い、前記内積演算時には、所定の
一つが、すべてのレジスタに記録される前記第２演算要
素を入力して積和演算を行う複数の積和演算器と、前記
行列演算時には、前記所定の積和演算器に対応するレジ
スタを選択してこのレジスタに記録される第１演算要素
を前記所定の積和演算器に入力させ、前記内積演算時に
は、前記複数のレジスタを構成するレジスタを順繰りに
一つずつ選択して選択したレジスタに記録される第２演
算要素を前記所定の積和演算器に入力させるセレクタと
を備える。
【００１７】本発明の他のエンタテインメント装置は、
物体の位置、形状を表す座標を座標変換する際に、行列
と前記座標の座標値との行列演算を行うとともに、前記
物体表面の表示態様を決定する際に、前記表面の法線方
向を指向する法線ベクトルと光源の位置ベクトルとの内
積演算を行うことにより、エンタテインメント画像につ
いての画像処理を行う装置である。このエンタテインメ
ント装置は、各々に、前記行列演算を行うときには前記
座標値と前記行列のいずれか１行分の成分値とが記録さ
れ、前記内積演算を行うときには前記法線ベクトル及び
前記位置ベクトルのいずれか１成分の成分値が記録され
る複数のレジスタと、前記行列演算を行うときには、前
記複数のレジスタを構成するレジスタに１対１で対応し
て、各々が、対応するレジスタに記録された前記座標値
と前記行列の前記１行分の成分値とを入力して積和演算
を行い、前記内積演算を行うときには、所定の一つが、
すべてのレジスタに記録された前記法線ベクトルと前記
位置ベクトルとの成分値を入力して積和演算を行う複数
の積和演算器と、前記行列演算時には、前記所定の積和
演算器に対応するレジスタを選択してこのレジスタに記
録される前記座標値と前記行列の前記１行分の成分値と
を前記所定の積和演算装置に入力させ、前記内積演算時
には、前記複数のレジスタを構成するレジスタを順繰り
に一つずつ選択して、選択したレジスタに記録される前
記法線ベクトルと前記位置ベクトルとの成分値を前記所
定の一つの積和演算器に入力させるセレクタとを備え
る。
物体の位置、形状を表す座標を座標変換する際に、行列
と前記座標の座標値との行列演算を行うとともに、前記
物体表面の表示態様を決定する際に、前記表面の法線方
向を指向する法線ベクトルと光源の位置ベクトルとの内
積演算を行うことにより、エンタテインメント画像につ
いての画像処理を行う装置である。このエンタテインメ
ント装置は、各々に、前記行列演算を行うときには前記
座標値と前記行列のいずれか１行分の成分値とが記録さ
れ、前記内積演算を行うときには前記法線ベクトル及び
前記位置ベクトルのいずれか１成分の成分値が記録され
る複数のレジスタと、前記行列演算を行うときには、前
記複数のレジスタを構成するレジスタに１対１で対応し
て、各々が、対応するレジスタに記録された前記座標値
と前記行列の前記１行分の成分値とを入力して積和演算
を行い、前記内積演算を行うときには、所定の一つが、
すべてのレジスタに記録された前記法線ベクトルと前記
位置ベクトルとの成分値を入力して積和演算を行う複数
の積和演算器と、前記行列演算時には、前記所定の積和
演算器に対応するレジスタを選択してこのレジスタに記
録される前記座標値と前記行列の前記１行分の成分値と
を前記所定の積和演算装置に入力させ、前記内積演算時
には、前記複数のレジスタを構成するレジスタを順繰り
に一つずつ選択して、選択したレジスタに記録される前
記法線ベクトルと前記位置ベクトルとの成分値を前記所
定の一つの積和演算器に入力させるセレクタとを備え
る。
【００１８】本発明の演算処理方法は、行列演算とベク
トルの内積演算とを選択的に実行可能にするとともに、
複数の演算手段を備える装置により実行される方法であ
って、前記行列演算時には、その対象となる演算要素を
その特徴に基づいて前記複数の演算手段の各々に割り当
てて入力し、各演算手段に、割り当てられた演算要素に
基づく積和演算を行わせ、前記内積演算時には、その対
象となる演算要素を前記複数の演算手段のうちの所定の
一つの演算手段に入力して、当該演算手段に演算要素に
基づく積和演算を行わせることを特徴とする、演算処理
方法である。
トルの内積演算とを選択的に実行可能にするとともに、
複数の演算手段を備える装置により実行される方法であ
って、前記行列演算時には、その対象となる演算要素を
その特徴に基づいて前記複数の演算手段の各々に割り当
てて入力し、各演算手段に、割り当てられた演算要素に
基づく積和演算を行わせ、前記内積演算時には、その対
象となる演算要素を前記複数の演算手段のうちの所定の
一つの演算手段に入力して、当該演算手段に演算要素に
基づく積和演算を行わせることを特徴とする、演算処理
方法である。
【００１９】本発明のコンピュータプログラムは、行列
演算とベクトルの内積演算とを選択的に実行可能にする
とともに、複数の演算手段を備えるコンピュータに、前
記行列演算時には、その対象となる演算要素をその特徴
に基づいて前記複数の演算手段の各々に割り当てて入力
し、各演算手段に、割り当てられた演算要素に基づく積
和演算を行わせる処理、前記内積演算時には、その対象
となる演算要素を前記複数の演算手段のうちの所定の一
つの演算手段に入力して、当該演算手段に演算要素に基
づく積和演算を行わせる処理、を実行させるためのコン
ピュータプログラムである。
演算とベクトルの内積演算とを選択的に実行可能にする
とともに、複数の演算手段を備えるコンピュータに、前
記行列演算時には、その対象となる演算要素をその特徴
に基づいて前記複数の演算手段の各々に割り当てて入力
し、各演算手段に、割り当てられた演算要素に基づく積
和演算を行わせる処理、前記内積演算時には、その対象
となる演算要素を前記複数の演算手段のうちの所定の一
つの演算手段に入力して、当該演算手段に演算要素に基
づく積和演算を行わせる処理、を実行させるためのコン
ピュータプログラムである。
【００２０】本発明の半導体デバイスは、行列演算を行
うときにはその対象となる第１演算要素が記録され、ベ
クトルの内積演算を行うときにはその対象となる第２演
算要素が記録される記録手段とこの記録手段に記録され
ている演算要素に基づいて積和演算を行う演算手段との
組を複数組備え、所定の一組の記録手段と演算手段との
間には、前記行列演算時には自らの組の記録手段から前
記第１演算要素を自らの組の演算手段に入力し、前記内
積演算時にはすべての組の前記記録手段を順繰りに一つ
ずつ選択して、選択した記録手段から前記第２演算要素
を自らの組の演算手段に入力させる選択手段が介在する
ように構成されている、半導体デバイスである。
うときにはその対象となる第１演算要素が記録され、ベ
クトルの内積演算を行うときにはその対象となる第２演
算要素が記録される記録手段とこの記録手段に記録され
ている演算要素に基づいて積和演算を行う演算手段との
組を複数組備え、所定の一組の記録手段と演算手段との
間には、前記行列演算時には自らの組の記録手段から前
記第１演算要素を自らの組の演算手段に入力し、前記内
積演算時にはすべての組の前記記録手段を順繰りに一つ
ずつ選択して、選択した記録手段から前記第２演算要素
を自らの組の演算手段に入力させる選択手段が介在する
ように構成されている、半導体デバイスである。
【００２１】
【発明の実施の形態】以下に、本発明の実施形態を図面
を参照しつつ詳細に説明する。図１は、本発明の並列演
算装置を含んだエンタテインメント装置の構成例を示す
図である。
を参照しつつ詳細に説明する。図１は、本発明の並列演
算装置を含んだエンタテインメント装置の構成例を示す
図である。
【００２２】このエンタテインメント装置１は、それぞ
れ固有の機能を有する複数の半導体デバイスが接続され
たメインバスＢ１とサブバスＢ２の２本のバスを有して
いる。これらのバスＢ１、Ｂ２がバスインタフェースＩ
ＮＴを介して互いに接続され又は切り離されるようにな
っている。
れ固有の機能を有する複数の半導体デバイスが接続され
たメインバスＢ１とサブバスＢ２の２本のバスを有して
いる。これらのバスＢ１、Ｂ２がバスインタフェースＩ
ＮＴを介して互いに接続され又は切り離されるようにな
っている。
【００２３】メインバスＢ１には、主たる半導体デバイ
スであるメインＣＰＵ１０と、ＲＡＭで構成されるメイ
ンメモリ１１と、メインＤＭＡＣ（Direct Memory Acce
ss Controller）１２と、ＭＰＥＧ（Moving Picture Ex
perts Group）デコーダ（ＭＤＥＣ）１３と、描画用メ
モリとなるフレームメモリ１５を内蔵する描画処理装置
（Graphic Processing Unit、以下、「ＧＰＵ」）１４
が接続される。ＧＰＵ１４には、フレームメモリ１５に
描画されたデータを図外のディスプレイ装置で表示でき
るようにするためのビデオ出力信号を生成するＣＲＴＣ
（CRT Controller）１６が接続される。
スであるメインＣＰＵ１０と、ＲＡＭで構成されるメイ
ンメモリ１１と、メインＤＭＡＣ（Direct Memory Acce
ss Controller）１２と、ＭＰＥＧ（Moving Picture Ex
perts Group）デコーダ（ＭＤＥＣ）１３と、描画用メ
モリとなるフレームメモリ１５を内蔵する描画処理装置
（Graphic Processing Unit、以下、「ＧＰＵ」）１４
が接続される。ＧＰＵ１４には、フレームメモリ１５に
描画されたデータを図外のディスプレイ装置で表示でき
るようにするためのビデオ出力信号を生成するＣＲＴＣ
（CRT Controller）１６が接続される。
【００２４】メインＣＰＵ１０は、エンタテインメント
装置１の起動時にサブバスＢ２上のＲＯＭ２３から、バ
スインタフェースＩＮＴを介して起動プログラムを読み
込み、その起動プログラムを実行してオペレーティング
システムを動作させる。また、メディアドライブ２７を
制御するとともに、このメディアドライブ２７に装着さ
れたメディア２８からアプリケーションプログラムやデ
ータを読み出し、これをメインメモリ１１に記憶させ
る。さらに、メディア２８から読み出した各種データ、
例えば複数の基本図形（ポリゴン）で構成された３次元
オブジェクトデータ（ポリゴンの頂点（代表点）の座標
値など）に対して、前述のようなジオメトリ処理を行
う。そして、ジオメトリ処理によりポリゴン定義情報
（使用するポリゴンの形状及びその描画位置、ポリゴン
を構成する素材の種類、色調、質感等の指定）をその内
容とするディスプレイリストを生成する。並列演算装置
１００は、このメインＣＰＵ１０に内包されており、ジ
オメトリ処理等の際に用いられる。並列演算装置１００
の詳細については、後述する。
装置１の起動時にサブバスＢ２上のＲＯＭ２３から、バ
スインタフェースＩＮＴを介して起動プログラムを読み
込み、その起動プログラムを実行してオペレーティング
システムを動作させる。また、メディアドライブ２７を
制御するとともに、このメディアドライブ２７に装着さ
れたメディア２８からアプリケーションプログラムやデ
ータを読み出し、これをメインメモリ１１に記憶させ
る。さらに、メディア２８から読み出した各種データ、
例えば複数の基本図形（ポリゴン）で構成された３次元
オブジェクトデータ（ポリゴンの頂点（代表点）の座標
値など）に対して、前述のようなジオメトリ処理を行
う。そして、ジオメトリ処理によりポリゴン定義情報
（使用するポリゴンの形状及びその描画位置、ポリゴン
を構成する素材の種類、色調、質感等の指定）をその内
容とするディスプレイリストを生成する。並列演算装置
１００は、このメインＣＰＵ１０に内包されており、ジ
オメトリ処理等の際に用いられる。並列演算装置１００
の詳細については、後述する。
【００２５】ＧＰＵ１４は、描画コンテクスト（ポリゴ
ン素材を含む描画用のデータ）を保持しており、メイン
ＣＰＵ１０から通知されるディスプレイリストに従って
描画コンテクストを読み出してレンダリング処理（描画
処理）を行い、フレームメモリ１５にポリゴンを描画す
る機能を有する半導体デバイスである。フレームメモリ
１５は、これをテクスチャメモリとしても使用できる。
そのため、フレームメモリ１５上のピクセルイメージを
テクスチャとして描画するポリゴンに貼り付けることが
できる。
ン素材を含む描画用のデータ）を保持しており、メイン
ＣＰＵ１０から通知されるディスプレイリストに従って
描画コンテクストを読み出してレンダリング処理（描画
処理）を行い、フレームメモリ１５にポリゴンを描画す
る機能を有する半導体デバイスである。フレームメモリ
１５は、これをテクスチャメモリとしても使用できる。
そのため、フレームメモリ１５上のピクセルイメージを
テクスチャとして描画するポリゴンに貼り付けることが
できる。
【００２６】メインＤＭＡＣ１２は、メインバスＢ１に
接続されている各回路を対象としてＤＭＡ転送制御を行
うとともに、バスインタフェースＩＮＴの状態に応じ
て、サブバスＢ２に接続されている各回路を対象として
ＤＭＡ転送制御を行う半導体デバイスである。ＭＤＥＣ
１３は、メインＣＰＵ１０と並列に動作し、ＭＰＥＧ
（Moving Picture Experts Group）方式あるいはＪＰＥ
Ｇ（Joint Photographic Experts Group）方式等で圧縮
されたデータを伸張する機能を有する半導体デバイスで
ある。
接続されている各回路を対象としてＤＭＡ転送制御を行
うとともに、バスインタフェースＩＮＴの状態に応じ
て、サブバスＢ２に接続されている各回路を対象として
ＤＭＡ転送制御を行う半導体デバイスである。ＭＤＥＣ
１３は、メインＣＰＵ１０と並列に動作し、ＭＰＥＧ
（Moving Picture Experts Group）方式あるいはＪＰＥ
Ｇ（Joint Photographic Experts Group）方式等で圧縮
されたデータを伸張する機能を有する半導体デバイスで
ある。
【００２７】サブバスＢ２には、マイクロプロセッサな
どで構成されるサブＣＰＵ２０、ＲＡＭで構成されるサ
ブメモリ２１、サブＤＭＡＣ２２、オペレーティングシ
ステムなどの制御プログラムが記憶されているＲＯＭ２
３、サウンドメモリ２５に蓄積された音データを読み出
してオーディオ出力として出力する音声処理用半導体デ
バイス（ＳＰＵ（Sound Processing Unit））２４、図
示しないネットワークを介して外部装置と情報の送受信
を行う通信制御部（ＡＴＭ）２６、ＣＤ−ＲＯＭやＤＶ
Ｄ−ＲＯＭなどのメディア２８を装着するためのメディ
アドライブ２７及び入力部３１が接続されている。
どで構成されるサブＣＰＵ２０、ＲＡＭで構成されるサ
ブメモリ２１、サブＤＭＡＣ２２、オペレーティングシ
ステムなどの制御プログラムが記憶されているＲＯＭ２
３、サウンドメモリ２５に蓄積された音データを読み出
してオーディオ出力として出力する音声処理用半導体デ
バイス（ＳＰＵ（Sound Processing Unit））２４、図
示しないネットワークを介して外部装置と情報の送受信
を行う通信制御部（ＡＴＭ）２６、ＣＤ−ＲＯＭやＤＶ
Ｄ−ＲＯＭなどのメディア２８を装着するためのメディ
アドライブ２７及び入力部３１が接続されている。
【００２８】サブＣＰＵ２０は、ＲＯＭ２３に記憶され
ている制御プログラムに従って各種動作を行う。サブＤ
ＭＡＣ２２は、バスインタフェースＩＮＴがメインバス
Ｂ１とサブバスＢ２を切り離している状態においての
み、サブバスＢ２に接続されている各回路を対象として
ＤＭＡ転送などの制御を行う半導体デバイスである。入
力部３１は、操作装置３３からの入力信号が入力される
接続端子３２を備える。
ている制御プログラムに従って各種動作を行う。サブＤ
ＭＡＣ２２は、バスインタフェースＩＮＴがメインバス
Ｂ１とサブバスＢ２を切り離している状態においての
み、サブバスＢ２に接続されている各回路を対象として
ＤＭＡ転送などの制御を行う半導体デバイスである。入
力部３１は、操作装置３３からの入力信号が入力される
接続端子３２を備える。
【００２９】このような構成のエンタテインメント装置
１は、メインＣＰＵ１０に内包する以下に説明するよう
な並列演算装置１００により、ジオメトリ処理の際に行
われる行列演算及び内積演算を高速に実行することが可
能である。並列演算装置１００は、例えば、ポリゴンの
頂点の座標を座標変換する際に行われる、変換行列と頂
点の座標値との行列演算と、物体の表面の明るさ等の表
示状態を決定する際に行われる、表面の法線方向を指向
する法線ベクトルと光源の位置ベクトルとの内積演算と
を、高速に実行する。
１は、メインＣＰＵ１０に内包する以下に説明するよう
な並列演算装置１００により、ジオメトリ処理の際に行
われる行列演算及び内積演算を高速に実行することが可
能である。並列演算装置１００は、例えば、ポリゴンの
頂点の座標を座標変換する際に行われる、変換行列と頂
点の座標値との行列演算と、物体の表面の明るさ等の表
示状態を決定する際に行われる、表面の法線方向を指向
する法線ベクトルと光源の位置ベクトルとの内積演算と
を、高速に実行する。
【００３０】＜実施例１＞図２は、メインＣＰＵ１０に
内包された並列演算装置１００の構成の一例を示す図で
ある。この並列演算装置１００ａは、メインバスＢ１を
介してメインメモリ１１からポリゴンの頂点の座標値、
行列演算に用いる変換行列等のジオメトリ処理に必要な
データ（演算要素）を取得して演算する。
内包された並列演算装置１００の構成の一例を示す図で
ある。この並列演算装置１００ａは、メインバスＢ１を
介してメインメモリ１１からポリゴンの頂点の座標値、
行列演算に用いる変換行列等のジオメトリ処理に必要な
データ（演算要素）を取得して演算する。
【００３１】並列演算装置１００ａは、制御回路１１
０、レジスタ１２０ａ〜１２０ｄ、セレクタ１３０ａ、
１３０ｂ、演算装置としてのＦＭＡＣ１４０ａ〜１４０
ｄ、内部記憶装置１５０を含んで構成される。レジスタ
１２０ａ〜１２０ｄと内部記憶装置１５０とは、内部バ
スＢで接続される。レジスタ１２０ａ〜１２０ｄとＦＭ
ＡＣ１４０ａ〜１４０ｄとは組になっており、一つのレ
ジスタには一つのＦＭＡＣが対応するようになってい
る。本実施形態では、４×４の変換行列による行列演算
及び４次元ベクトルの内積演算を可能とするために、レ
ジスタとＦＭＡＣとの組を４組用いるが、この組数は処
理内容に応じて適宜決めればよい。レジスタ１２０ａと
ＦＭＡＣ１４０ａとの間には、セレクタ１３０ａ、１３
０ｂが設けられる。なお、本実施形態では、行列演算、
内積演算に用いる演算要素を浮動小数点数により表す
が、これは、固定小数点数でも構わないことは言うまで
もない。演算要素を固定小数点数で表す場合は、ＦＭＡ
Ｃ１４０ａ〜１４０ｄに替えて固定小数点用の積和演算
器を用いることとなる。
０、レジスタ１２０ａ〜１２０ｄ、セレクタ１３０ａ、
１３０ｂ、演算装置としてのＦＭＡＣ１４０ａ〜１４０
ｄ、内部記憶装置１５０を含んで構成される。レジスタ
１２０ａ〜１２０ｄと内部記憶装置１５０とは、内部バ
スＢで接続される。レジスタ１２０ａ〜１２０ｄとＦＭ
ＡＣ１４０ａ〜１４０ｄとは組になっており、一つのレ
ジスタには一つのＦＭＡＣが対応するようになってい
る。本実施形態では、４×４の変換行列による行列演算
及び４次元ベクトルの内積演算を可能とするために、レ
ジスタとＦＭＡＣとの組を４組用いるが、この組数は処
理内容に応じて適宜決めればよい。レジスタ１２０ａと
ＦＭＡＣ１４０ａとの間には、セレクタ１３０ａ、１３
０ｂが設けられる。なお、本実施形態では、行列演算、
内積演算に用いる演算要素を浮動小数点数により表す
が、これは、固定小数点数でも構わないことは言うまで
もない。演算要素を固定小数点数で表す場合は、ＦＭＡ
Ｃ１４０ａ〜１４０ｄに替えて固定小数点用の積和演算
器を用いることとなる。
【００３２】制御回路１１０は、並列演算装置１００ａ
の全体の動作を制御する。例えば、内部記憶装置１５
０、レジスタ１２０ａ〜１２０ｄへの演算要素の記録、
セレクタ１３０ａ、１３０ｂの動作制御を行う。
の全体の動作を制御する。例えば、内部記憶装置１５
０、レジスタ１２０ａ〜１２０ｄへの演算要素の記録、
セレクタ１３０ａ、１３０ｂの動作制御を行う。
【００３３】各レジスタ１２０ａ〜１２０ｄは、制御回
路１１０の制御により、行列演算又は内積演算等の演算
に用いる変換行列の成分値、変換の対象となる座標の座
標値、ベクトルの成分値等の演算要素のうち、自らに割
り当てられているものを、内部記憶装置１５０から取り
込んで記録してなる。４次元ベクトルの内積演算を行う
ときには、２つの４次元ベクトルの成分値のうち自らに
割り当てられた成分値を演算要素として取り込んで記録
する。例えば、２つの４次元ベクトル（Ａx、Ａy、Ａ
z、Ａw）及び（Ｂx、Ｂy、Ｂz、Ｂw）のうち、レジスタ
１２０ａは成分値Ａx及びＢxを、レジスタ１２０ｂは成
分値Ａy及びＢyを、レジスタ１２０ｃは成分値Ａz及び
Ｂzを、レジスタ１２０ｄは成分値Ａw及びＢwをそれぞ
れ記録する。４×４の変換行列による行列演算を行うと
きには、変換の対象となる４次元座標の座標値と、変換
行列のうち自らに割り当てられた行の成分値を演算要素
として取り込んで記録する。例えば、各レジスタ１２０
ａ〜１２０ｄには、４次元座標の座標値の他に、レジス
タ１２０ａに変換行列の１行目の成分値、レジスタ１２
０ｂに変換行列の２行目の成分値、レジスタ１２０ｃに
変換行列の３行目の成分値、レジスタ１２０ｄに変換行
列の４行目の成分値、が演算要素としてそれぞれ記録さ
れる。各レジスタ１２０ａ〜１２０ｄは、変換行列の各
行の、１列目の成分値と変換の対象となる４次元座標の
１成分目の成分値、２列目の成分値と２成分目の成分
値、３列目の成分値と３成分目の成分値、４列目の成分
値と４成分目の成分値、を組として記録し、読み出され
るときには一組ずつ読み出されるようにする。また、各
レジスタ１２０ａ〜１２０ｄには、各々組となるＦＭＡ
Ｃ１４０ａ〜１２０ｄの演算結果が記録される。
路１１０の制御により、行列演算又は内積演算等の演算
に用いる変換行列の成分値、変換の対象となる座標の座
標値、ベクトルの成分値等の演算要素のうち、自らに割
り当てられているものを、内部記憶装置１５０から取り
込んで記録してなる。４次元ベクトルの内積演算を行う
ときには、２つの４次元ベクトルの成分値のうち自らに
割り当てられた成分値を演算要素として取り込んで記録
する。例えば、２つの４次元ベクトル（Ａx、Ａy、Ａ
z、Ａw）及び（Ｂx、Ｂy、Ｂz、Ｂw）のうち、レジスタ
１２０ａは成分値Ａx及びＢxを、レジスタ１２０ｂは成
分値Ａy及びＢyを、レジスタ１２０ｃは成分値Ａz及び
Ｂzを、レジスタ１２０ｄは成分値Ａw及びＢwをそれぞ
れ記録する。４×４の変換行列による行列演算を行うと
きには、変換の対象となる４次元座標の座標値と、変換
行列のうち自らに割り当てられた行の成分値を演算要素
として取り込んで記録する。例えば、各レジスタ１２０
ａ〜１２０ｄには、４次元座標の座標値の他に、レジス
タ１２０ａに変換行列の１行目の成分値、レジスタ１２
０ｂに変換行列の２行目の成分値、レジスタ１２０ｃに
変換行列の３行目の成分値、レジスタ１２０ｄに変換行
列の４行目の成分値、が演算要素としてそれぞれ記録さ
れる。各レジスタ１２０ａ〜１２０ｄは、変換行列の各
行の、１列目の成分値と変換の対象となる４次元座標の
１成分目の成分値、２列目の成分値と２成分目の成分
値、３列目の成分値と３成分目の成分値、４列目の成分
値と４成分目の成分値、を組として記録し、読み出され
るときには一組ずつ読み出されるようにする。また、各
レジスタ１２０ａ〜１２０ｄには、各々組となるＦＭＡ
Ｃ１４０ａ〜１２０ｄの演算結果が記録される。
【００３４】セレクタ１３０ａ、１３０ｂは、レジスタ
１２０ａ〜１２０ｄから一つを選択し、選択したレジス
タに記録される演算要素を取り込んでＦＭＡＣ１４０ａ
へ供給する。内積演算を行うときには、レジスタ１２０
ａ〜１２０ｄを順繰りに一つずつ選択し、選択したレジ
スタに記録される演算要素を取り込んでＦＭＡＣ１４０
ａへ供給する。行列演算を行うときには、常にレジスタ
１２０ａを選択しており、レジスタ１２０ａに記録され
る演算要素を取り込んでＦＭＡＣ１４０ａへ供給する。
セレクタ１３０ａ、１３０ｂは、制御回路１１０によ
り、そのときに行う演算の内容、演算の進行状況等に基
づいて指示されるレジスタを選択する。
１２０ａ〜１２０ｄから一つを選択し、選択したレジス
タに記録される演算要素を取り込んでＦＭＡＣ１４０ａ
へ供給する。内積演算を行うときには、レジスタ１２０
ａ〜１２０ｄを順繰りに一つずつ選択し、選択したレジ
スタに記録される演算要素を取り込んでＦＭＡＣ１４０
ａへ供給する。行列演算を行うときには、常にレジスタ
１２０ａを選択しており、レジスタ１２０ａに記録され
る演算要素を取り込んでＦＭＡＣ１４０ａへ供給する。
セレクタ１３０ａ、１３０ｂは、制御回路１１０によ
り、そのときに行う演算の内容、演算の進行状況等に基
づいて指示されるレジスタを選択する。
【００３５】各ＦＭＡＣ１４０ａ〜１４０ｄは、レジス
タ１２０ａ〜１２０ｄに記録される演算要素を２つ取り
込んで乗算及び加算するものである。図３は、ＦＭＡＣ
１４０ａの内部構成図である。なお、他のＦＭＡＣ１４
０ｂ〜１４０ｄも同様の構成を持つので、ここではＦＭ
ＡＣ１４０ａの構成のみを説明して、他のＦＭＡＣ１４
０ｂ〜１４０ｄについての説明は省略する。ＦＭＡＣ１
４０ａは、取り込んだ演算要素を乗算及び加算するため
に、浮動小数点乗算器（ＦＭＵＬ：Floating MULtipl
y）１４１と、浮動小数点加算器（ＦＡＤＤ：Floating
ADDer）１４２とを備える。取り込まれた２つの演算要
素は、まず、ＦＭＵＬ１４１で乗算される。乗算結果は
ＦＡＤＤ１４２に送られる。ＦＡＤＤ１４２では、ＦＭ
ＵＬ１４１から送られた乗算結果を順次加算する。例え
ば、演算要素としてａ0〜ａn及びｂ0〜ｂnを、それぞれ
順に一つずつ取り込む場合、ＦＭＡＣ１４０ａによっ
て、以下のような演算結果が得られる。ａ0・ｂ0＋ａ1
・ｂ1＋ａ2・ｂ2＋……＋ａ(n-1)・ｂ(n-1)＋ａn・ｂn
各ＦＭＡＣ１４０ａ〜１４０ｄは、演算結果を、各々組
となるレジスタへ出力する。
タ１２０ａ〜１２０ｄに記録される演算要素を２つ取り
込んで乗算及び加算するものである。図３は、ＦＭＡＣ
１４０ａの内部構成図である。なお、他のＦＭＡＣ１４
０ｂ〜１４０ｄも同様の構成を持つので、ここではＦＭ
ＡＣ１４０ａの構成のみを説明して、他のＦＭＡＣ１４
０ｂ〜１４０ｄについての説明は省略する。ＦＭＡＣ１
４０ａは、取り込んだ演算要素を乗算及び加算するため
に、浮動小数点乗算器（ＦＭＵＬ：Floating MULtipl
y）１４１と、浮動小数点加算器（ＦＡＤＤ：Floating
ADDer）１４２とを備える。取り込まれた２つの演算要
素は、まず、ＦＭＵＬ１４１で乗算される。乗算結果は
ＦＡＤＤ１４２に送られる。ＦＡＤＤ１４２では、ＦＭ
ＵＬ１４１から送られた乗算結果を順次加算する。例え
ば、演算要素としてａ0〜ａn及びｂ0〜ｂnを、それぞれ
順に一つずつ取り込む場合、ＦＭＡＣ１４０ａによっ
て、以下のような演算結果が得られる。ａ0・ｂ0＋ａ1
・ｂ1＋ａ2・ｂ2＋……＋ａ(n-1)・ｂ(n-1)＋ａn・ｂn
各ＦＭＡＣ１４０ａ〜１４０ｄは、演算結果を、各々組
となるレジスタへ出力する。
【００３６】セレクタ１３０ａ、１３０ｂにより、ＦＭ
ＡＣ１４０ａ〜１４０ｄは、内積演算時、行列演算時で
以下のような動作となる。内積演算を行うときには、Ｆ
ＭＡＣ１４０ａが、レジスタ１２０ａ〜１２０ｄからセ
レクタ１３０ａ、１３０ｂを介して供給される２つのベ
クトルの成分毎の成分値を乗算し、乗算した結果を順次
加算する。また、このような乗加算した回数をカウント
しておき、内積演算の進行状況がわかるようにして、内
積演算が終了するまで、次の命令の開始を停止するよう
にしてもよい。行列演算を行うときには、ＦＭＡＣ１４
０ａ〜１４０ｄが、対応するレジスタ１２０ａ〜１２０
ｄから取り込む変換行列の成分値及び４次元座標の座標
値の組を乗算し、乗算した結果を順次加算する。
ＡＣ１４０ａ〜１４０ｄは、内積演算時、行列演算時で
以下のような動作となる。内積演算を行うときには、Ｆ
ＭＡＣ１４０ａが、レジスタ１２０ａ〜１２０ｄからセ
レクタ１３０ａ、１３０ｂを介して供給される２つのベ
クトルの成分毎の成分値を乗算し、乗算した結果を順次
加算する。また、このような乗加算した回数をカウント
しておき、内積演算の進行状況がわかるようにして、内
積演算が終了するまで、次の命令の開始を停止するよう
にしてもよい。行列演算を行うときには、ＦＭＡＣ１４
０ａ〜１４０ｄが、対応するレジスタ１２０ａ〜１２０
ｄから取り込む変換行列の成分値及び４次元座標の座標
値の組を乗算し、乗算した結果を順次加算する。
【００３７】内部記憶装置１５０は、制御回路１１０の
制御により、メインメモリ１１からポリゴンの頂点の座
標値、行列演算に用いる変換行列の成分値、ベクトルの
成分値等のジオメトリ処理に必要なデータを取り込んで
記録する。また、演算結果をレジスタ１２０ａ〜１２０
ｄから取り込んで記録する。演算結果は、内部記憶装置
１５０を介してメインメモリ１１へ送られることにな
る。内部記憶装置１５０とメインメモリ１１との間で
は、ダイレクトメモリアクセス転送することにより、高
速にデータの送受が可能になり、大量のデータ処理を必
要とする画像処理等の処理に都合がよい。
制御により、メインメモリ１１からポリゴンの頂点の座
標値、行列演算に用いる変換行列の成分値、ベクトルの
成分値等のジオメトリ処理に必要なデータを取り込んで
記録する。また、演算結果をレジスタ１２０ａ〜１２０
ｄから取り込んで記録する。演算結果は、内部記憶装置
１５０を介してメインメモリ１１へ送られることにな
る。内部記憶装置１５０とメインメモリ１１との間で
は、ダイレクトメモリアクセス転送することにより、高
速にデータの送受が可能になり、大量のデータ処理を必
要とする画像処理等の処理に都合がよい。
【００３８】以上のような並列演算装置１００ａによ
り、数式２の内積演算、つまりベクトルＡ（Ａx、Ａy、
Ａz、Ａw）とベクトルＢ（Ｂx、Ｂy、Ｂz、Ｂw）との内
積演算を行うときの処理手順について説明する。図４
は、このような処理の手順を示すフローチャートであ
る。
り、数式２の内積演算、つまりベクトルＡ（Ａx、Ａy、
Ａz、Ａw）とベクトルＢ（Ｂx、Ｂy、Ｂz、Ｂw）との内
積演算を行うときの処理手順について説明する。図４
は、このような処理の手順を示すフローチャートであ
る。
【００３９】並列演算装置１００ａは、メインメモリ１
１に記憶されたベクトルＡ（Ａx、Ａy、Ａz、Ａw）及び
ベクトルＢ（Ｂx、Ｂy、Ｂz、Ｂw）の成分値をダイレク
トメモリアクセス転送により内部記憶装置１５０に取り
込んで記録する（ステップＳ１０１）。各レジスタ１２
０ａ〜１２０ｄは、内部記憶装置１５０に記録されたベ
クトルＡ（Ａx、Ａy、Ａz、Ａw）及びベクトルＢ（Ｂ
x、Ｂy、Ｂz、Ｂw）の各成分値のうち自らに割り当てら
れた成分値を取り込む。つまり、レジスタ１２０ａはＡ
x及びＢx、レジスタ１２０ｂはＡy及びＢy、レジスタ１
２０ｃはＡz及びＢz、レジスタ１２０ｄはＡw及びＢwを
取り込む（ステップＳ１０２）。
１に記憶されたベクトルＡ（Ａx、Ａy、Ａz、Ａw）及び
ベクトルＢ（Ｂx、Ｂy、Ｂz、Ｂw）の成分値をダイレク
トメモリアクセス転送により内部記憶装置１５０に取り
込んで記録する（ステップＳ１０１）。各レジスタ１２
０ａ〜１２０ｄは、内部記憶装置１５０に記録されたベ
クトルＡ（Ａx、Ａy、Ａz、Ａw）及びベクトルＢ（Ｂ
x、Ｂy、Ｂz、Ｂw）の各成分値のうち自らに割り当てら
れた成分値を取り込む。つまり、レジスタ１２０ａはＡ
x及びＢx、レジスタ１２０ｂはＡy及びＢy、レジスタ１
２０ｃはＡz及びＢz、レジスタ１２０ｄはＡw及びＢwを
取り込む（ステップＳ１０２）。
【００４０】セレクタ１３０ａ、１３０ｂは、各レジス
タ１２０ａ〜１２０ｄのうちの一つを選択して、選択し
たレジスタに記録されるベクトルＡ及びベクトルＢの成
分値を取り込み、ＦＭＡＣ１４０ａに供給する。選択す
るレジスタ１２０ａ〜１２０ｄは、内積演算の進行状況
により制御回路１１０が決める。セレクタ１３０ａ、１
３０ｂは、制御回路１１０の制御により、レジスタ１２
０ａ〜１２０ｄのうち一つを選択する。ここでは、ま
ず、レジスタ１２０ａを選択してＡx及びＢxを取り込
み、ＦＭＡＣ１４０ａへ供給する（ステップＳ１０
３）。ＦＭＡＣ１４０ａは、ＦＭＵＬ１４１及びＦＡＤ
Ｄ１４２によりＡx及びＢxの積和演算を行う（ステップ
Ｓ１０４）。なお、ＦＭＡＣ１４０ａは、最初の積和演
算を行う前に内部状態がクリアされている。積和演算後
にＦＭＡＣ１４０ａは、内積演算が終了したか否かを判
断する（ステップＳ１０５）。内積演算が終了したか否
かは、例えば、内積演算の対象となるベクトルの成分値
の数を知っておくことにより判断できる。積和演算の回
数をカウントしておき、カウント数が入力されるベクト
ルの成分値の数と等しくなったときに内積演算を終了し
たと判断する。このようにすると、カウント数により、
次にどのレジスタから成分値を取り込むかがわかる。内
積演算が終了したか否かの判断結果は、制御回路１１０
へ送られる。
タ１２０ａ〜１２０ｄのうちの一つを選択して、選択し
たレジスタに記録されるベクトルＡ及びベクトルＢの成
分値を取り込み、ＦＭＡＣ１４０ａに供給する。選択す
るレジスタ１２０ａ〜１２０ｄは、内積演算の進行状況
により制御回路１１０が決める。セレクタ１３０ａ、１
３０ｂは、制御回路１１０の制御により、レジスタ１２
０ａ〜１２０ｄのうち一つを選択する。ここでは、ま
ず、レジスタ１２０ａを選択してＡx及びＢxを取り込
み、ＦＭＡＣ１４０ａへ供給する（ステップＳ１０
３）。ＦＭＡＣ１４０ａは、ＦＭＵＬ１４１及びＦＡＤ
Ｄ１４２によりＡx及びＢxの積和演算を行う（ステップ
Ｓ１０４）。なお、ＦＭＡＣ１４０ａは、最初の積和演
算を行う前に内部状態がクリアされている。積和演算後
にＦＭＡＣ１４０ａは、内積演算が終了したか否かを判
断する（ステップＳ１０５）。内積演算が終了したか否
かは、例えば、内積演算の対象となるベクトルの成分値
の数を知っておくことにより判断できる。積和演算の回
数をカウントしておき、カウント数が入力されるベクト
ルの成分値の数と等しくなったときに内積演算を終了し
たと判断する。このようにすると、カウント数により、
次にどのレジスタから成分値を取り込むかがわかる。内
積演算が終了したか否かの判断結果は、制御回路１１０
へ送られる。
【００４１】この場合は、まだ内積演算が終了していな
いので（ステップＳ１０５：N）、制御回路１１０は、
セレクタ１３０ａ、１３０ｂにレジスタ１２０ｂを選択
させる。セレクタ１３０ａ、１３０ｂは、制御回路１１
０の制御によりレジスタ１２０ｂを選択してＡy及びＢy
を取り込み、ＦＭＡＣ１４０ａにこれらを供給する。Ｆ
ＭＡＣ１４０ａは、Ａy及びＢyを取り込むと、ＦＭＵＬ
１４１及びＦＡＤＤ１４２により積和演算を行いＡx・
Ｂx＋Ａy・Ｂyを算出する。以下同様に、ステップＳ１
０３乃至ステップＳ１０５を、内積演算が終了するまで
繰り返して、Ａx・Ｂx＋Ａy・Ｂy＋Ａz・Ｂz＋Ａw・Ｂw
を算出する。
いので（ステップＳ１０５：N）、制御回路１１０は、
セレクタ１３０ａ、１３０ｂにレジスタ１２０ｂを選択
させる。セレクタ１３０ａ、１３０ｂは、制御回路１１
０の制御によりレジスタ１２０ｂを選択してＡy及びＢy
を取り込み、ＦＭＡＣ１４０ａにこれらを供給する。Ｆ
ＭＡＣ１４０ａは、Ａy及びＢyを取り込むと、ＦＭＵＬ
１４１及びＦＡＤＤ１４２により積和演算を行いＡx・
Ｂx＋Ａy・Ｂyを算出する。以下同様に、ステップＳ１
０３乃至ステップＳ１０５を、内積演算が終了するまで
繰り返して、Ａx・Ｂx＋Ａy・Ｂy＋Ａz・Ｂz＋Ａw・Ｂw
を算出する。
【００４２】ＦＭＡＣ１４０ａは、内積演算が終了した
と判断すると（ステップＳ１０５：Y）、算出した結果
をレジスタ１２０ａに出力する（ステップＳ１０６）。
出力後に、ＦＭＡＣ１４０ａは内部状態をクリアする
（ステップＳ１０７）。出力された演算結果は、レジス
タ１２０ａから内部記憶装置１５０に入力され、メイン
メモリ１１へ送られる。このようにして、内積演算が終
了する。
と判断すると（ステップＳ１０５：Y）、算出した結果
をレジスタ１２０ａに出力する（ステップＳ１０６）。
出力後に、ＦＭＡＣ１４０ａは内部状態をクリアする
（ステップＳ１０７）。出力された演算結果は、レジス
タ１２０ａから内部記憶装置１５０に入力され、メイン
メモリ１１へ送られる。このようにして、内積演算が終
了する。
【００４３】セレクタ１３０ａ、１３０ｂを設けること
により、異なる成分の成分値間の演算が可能となって内
積演算が容易に行えるようになる。また、セレクタ１３
０ａ、１３０ｂは、レジスタ１２０ａとＦＭＡＣ１４０
ａとの間に設けたが、これに限らず、レジスタ１２０ｂ
とＦＭＡＣ１４０ｂ、レジスタ１２０ｃとＦＭＡＣ１４
０ｃ、レジスタ１２０ｄとＦＭＡＣ１４０ｄのいずれの
間に設けてもよい。
により、異なる成分の成分値間の演算が可能となって内
積演算が容易に行えるようになる。また、セレクタ１３
０ａ、１３０ｂは、レジスタ１２０ａとＦＭＡＣ１４０
ａとの間に設けたが、これに限らず、レジスタ１２０ｂ
とＦＭＡＣ１４０ｂ、レジスタ１２０ｃとＦＭＡＣ１４
０ｃ、レジスタ１２０ｄとＦＭＡＣ１４０ｄのいずれの
間に設けてもよい。
【００４４】なお、行列演算を行うときには、セレクタ
１３０ａ、１３０ｂは、レジスタ１２０ａを常に選択し
てレジスタ１２０ａに記録される演算要素のみをＦＭＡ
Ｃ１４０ａに供給し、他のレジスタ１２０ｂ〜１２０ｄ
に記録される演算要素をＦＭＡＣ１４０ａに供給するこ
とはない。レジスタ１２０ｂ〜１２０ｄに記録される演
算要素は、ＦＭＡＣ１４０ｂ〜１４０ｄの各々の組とな
るＦＭＡＣ１４０ｂ〜１４０ｄに取り込まれて、演算処
理されることとなる。
１３０ａ、１３０ｂは、レジスタ１２０ａを常に選択し
てレジスタ１２０ａに記録される演算要素のみをＦＭＡ
Ｃ１４０ａに供給し、他のレジスタ１２０ｂ〜１２０ｄ
に記録される演算要素をＦＭＡＣ１４０ａに供給するこ
とはない。レジスタ１２０ｂ〜１２０ｄに記録される演
算要素は、ＦＭＡＣ１４０ｂ〜１４０ｄの各々の組とな
るＦＭＡＣ１４０ｂ〜１４０ｄに取り込まれて、演算処
理されることとなる。
【００４５】例えば数式１の行列演算を行うときには、
レジスタ１２０ａには変換行列の１行目の成分値（Ｍ1
1、Ｍ12、Ｍ13、Ｍ14）及び４次元座標の座標値（Ｖx、
Ｖy、Ｖz、Ｖw）が記録される。レジスタ１２０ｂには
変換行列の２行目の成分値（Ｍ21、Ｍ22、Ｍ23、Ｍ24）
及び４次元座標の座標値（Ｖx、Ｖy、Ｖz、Ｖw）が記録
される。レジスタ１２０ｃには変換行列の３行目の成分
値（Ｍ31、Ｍ32、Ｍ33、Ｍ34）及び４次元座標の座標値
（Ｖx、Ｖy、Ｖz、Ｖw）が記録される。レジスタ１２０
ｄには変換行列の４行目の成分値（Ｍ41、Ｍ42、Ｍ43、
Ｍ44）及び４次元座標の座標値（Ｖx、Ｖy、Ｖz、Ｖw）
が記録される。
レジスタ１２０ａには変換行列の１行目の成分値（Ｍ1
1、Ｍ12、Ｍ13、Ｍ14）及び４次元座標の座標値（Ｖx、
Ｖy、Ｖz、Ｖw）が記録される。レジスタ１２０ｂには
変換行列の２行目の成分値（Ｍ21、Ｍ22、Ｍ23、Ｍ24）
及び４次元座標の座標値（Ｖx、Ｖy、Ｖz、Ｖw）が記録
される。レジスタ１２０ｃには変換行列の３行目の成分
値（Ｍ31、Ｍ32、Ｍ33、Ｍ34）及び４次元座標の座標値
（Ｖx、Ｖy、Ｖz、Ｖw）が記録される。レジスタ１２０
ｄには変換行列の４行目の成分値（Ｍ41、Ｍ42、Ｍ43、
Ｍ44）及び４次元座標の座標値（Ｖx、Ｖy、Ｖz、Ｖw）
が記録される。
【００４６】ＦＭＡＣ１４０ａ〜１４０ｄは、各々組と
なるレジスタ１２０ａ〜１２０ｄに記録される成分値及
び座標値を順次取り込んで演算する。ＦＭＡＣ１４０ａ
を例に説明すると、セレクタ１３０ａ、１３０ｂを介し
てレジスタ１２０ａからＭ11及びＶxを取り込み、ＦＭ
ＵＬ１４１によりＭ11・Ｖxを算出する。これをＦＡＤ
Ｄ１４２に送る。次にＭ12及びＶyを取り込んで、Ｍ12
・Ｖyを算出し、これをＦＡＤＤ１４２に送ってＭ11・
Ｖx＋Ｍ12・Ｖyを算出する。以下、Ｍ13及びＶz、Ｍ14
及びＶwにも同様の演算を行ってＭ11・Ｖx＋Ｍ12・Ｖy
＋Ｍ13・Ｖz＋Ｍ14・Ｖwを算出する。他のＦＭＡＣ１４
０ｂ〜１４０ｄにおいても同様の演算を行う。このよう
にして、各ＦＭＡＣ１４０ａ〜１４０ｄで並列に演算を
行うので、４×４の行列演算が従来と同様の処理速度で
行われる。
なるレジスタ１２０ａ〜１２０ｄに記録される成分値及
び座標値を順次取り込んで演算する。ＦＭＡＣ１４０ａ
を例に説明すると、セレクタ１３０ａ、１３０ｂを介し
てレジスタ１２０ａからＭ11及びＶxを取り込み、ＦＭ
ＵＬ１４１によりＭ11・Ｖxを算出する。これをＦＡＤ
Ｄ１４２に送る。次にＭ12及びＶyを取り込んで、Ｍ12
・Ｖyを算出し、これをＦＡＤＤ１４２に送ってＭ11・
Ｖx＋Ｍ12・Ｖyを算出する。以下、Ｍ13及びＶz、Ｍ14
及びＶwにも同様の演算を行ってＭ11・Ｖx＋Ｍ12・Ｖy
＋Ｍ13・Ｖz＋Ｍ14・Ｖwを算出する。他のＦＭＡＣ１４
０ｂ〜１４０ｄにおいても同様の演算を行う。このよう
にして、各ＦＭＡＣ１４０ａ〜１４０ｄで並列に演算を
行うので、４×４の行列演算が従来と同様の処理速度で
行われる。
【００４７】以上説明したように、並列演算装置１００
ａは、行列演算とベクトルの内積演算とを選択的に行う
装置である。行列演算時には変換行列の成分値を演算要
素として記録し、内積演算時にはベクトルの成分値を演
算要素として記録するレジスタ１２０ａ〜１２０ｄと、
レジスタ１２０ａ〜１２０ｄに記録される演算要素を取
り込んで積和演算するＦＭＡＣ１４０ａ〜１４０ｄと、
レジスタ１２０ａ〜１２０ｄの中から一つのレジスタを
選択し、選択したレジスタに記録される演算要素をＦＭ
ＡＣ１４０ａに供給するセレクタ１３０ａ、１３０ｂと
を、少なくとも備える。レジスタ１２０ｂ〜１２０ｄと
ＦＭＡＣ１４０ｂ〜１４０ｄとはそれぞれ１対１に対応
しており、セレクタ１３０ａ、１３０ｂは、行列演算時
にはレジスタ１２０ａに記録される変換行列の成分値を
ＦＭＡＣ１４０ａに供給し、内積演算時にはレジスタ１
２０ａ〜１２０ｄを順繰りに一つずつ選択して選択した
レジスタに記録されるベクトルの成分値をＦＭＡＣ１４
０ａに供給する。このように、セレクタ１３０ａ、１３
０ｂを設けることにより、行列演算と内積演算とが選択
的に可能となる。
ａは、行列演算とベクトルの内積演算とを選択的に行う
装置である。行列演算時には変換行列の成分値を演算要
素として記録し、内積演算時にはベクトルの成分値を演
算要素として記録するレジスタ１２０ａ〜１２０ｄと、
レジスタ１２０ａ〜１２０ｄに記録される演算要素を取
り込んで積和演算するＦＭＡＣ１４０ａ〜１４０ｄと、
レジスタ１２０ａ〜１２０ｄの中から一つのレジスタを
選択し、選択したレジスタに記録される演算要素をＦＭ
ＡＣ１４０ａに供給するセレクタ１３０ａ、１３０ｂと
を、少なくとも備える。レジスタ１２０ｂ〜１２０ｄと
ＦＭＡＣ１４０ｂ〜１４０ｄとはそれぞれ１対１に対応
しており、セレクタ１３０ａ、１３０ｂは、行列演算時
にはレジスタ１２０ａに記録される変換行列の成分値を
ＦＭＡＣ１４０ａに供給し、内積演算時にはレジスタ１
２０ａ〜１２０ｄを順繰りに一つずつ選択して選択した
レジスタに記録されるベクトルの成分値をＦＭＡＣ１４
０ａに供給する。このように、セレクタ１３０ａ、１３
０ｂを設けることにより、行列演算と内積演算とが選択
的に可能となる。
【００４８】＜実施例２＞図５は、別の実施形態による
並列演算装置１００ｂの構成図である。図２に示す並列
演算装置１００ａと比較して、レジスタ１２０ｂ〜１２
０ｄの各々の出力端にテンポラリレジスタ１６０ｂ〜１
６０ｄを備えた点が異なるのみである。
並列演算装置１００ｂの構成図である。図２に示す並列
演算装置１００ａと比較して、レジスタ１２０ｂ〜１２
０ｄの各々の出力端にテンポラリレジスタ１６０ｂ〜１
６０ｄを備えた点が異なるのみである。
【００４９】この並列演算装置１００ｂは、演算要素を
記録してなるレジスタ１２０ａ〜１２０ｄとこのレジス
タ１２０ａ〜１２０ｄに記録されている演算要素に基づ
いて積和演算を行うＦＭＡＣ１４０ａ〜１４０ｄとを備
え、レジスタ１２０ａとＦＭＡＣ１４０ａとの間にはセ
レクタ１３０ａ、１３０ｂが介在し、レジスタ１２０ｂ
〜１２０ｄとＦＭＡＣ１４０ｂ〜１４０ｄとの間にはテ
ンポラリレジスタ１６０ｂ〜１６０ｄが介在するように
構成される。セレクタ１３０ａ、１３０ｂは、レジスタ
１２０ａとテンポラリレジスタ１６０ｂ〜１６０ｄとか
ら一つのものを選択し、選択したレジスタ１２０ａ又は
テンポラリレジスタ１６０ｂ〜１６０ｄに記録されてい
る演算要素をＦＭＡＣ１４０ａに入力する。これら各構
成要素の動作は、制御回路１１０により制御される。
記録してなるレジスタ１２０ａ〜１２０ｄとこのレジス
タ１２０ａ〜１２０ｄに記録されている演算要素に基づ
いて積和演算を行うＦＭＡＣ１４０ａ〜１４０ｄとを備
え、レジスタ１２０ａとＦＭＡＣ１４０ａとの間にはセ
レクタ１３０ａ、１３０ｂが介在し、レジスタ１２０ｂ
〜１２０ｄとＦＭＡＣ１４０ｂ〜１４０ｄとの間にはテ
ンポラリレジスタ１６０ｂ〜１６０ｄが介在するように
構成される。セレクタ１３０ａ、１３０ｂは、レジスタ
１２０ａとテンポラリレジスタ１６０ｂ〜１６０ｄとか
ら一つのものを選択し、選択したレジスタ１２０ａ又は
テンポラリレジスタ１６０ｂ〜１６０ｄに記録されてい
る演算要素をＦＭＡＣ１４０ａに入力する。これら各構
成要素の動作は、制御回路１１０により制御される。
【００５０】テンポラリレジスタ１６０ｂ〜１６０ｄ
は、それぞれレジスタ１２０ｂ〜１２０ｄに対応してい
る。テンポラリレジスタ１６０ｂ〜１６０ｄには、それ
ぞれ対応するレジスタ１２０ｂ〜１２０ｄに記録された
演算要素がＦＭＡＣ１４０ｂ〜１４０ｄ又はセレクタ１
３０ａ、１３０ｂに送られる際に、一時的に記録され
る。テンポラリレジスタ１６０ｂ〜１６０ｄがレジスタ
１２０ｂ〜１２０ｄからの演算要素を一時的に記録する
ために、内積演算のときのように演算要素が各レジスタ
１２０ｂ〜１２０ｄから同じタイミングでＦＭＡＣ１４
０ａに取り込まれないような場合でも、レジスタ１２０
ｂ〜１２０ｄは、そのリードポートが内積演算用の演算
要素により占有されない。そのために、ＦＭＡＣ１４０
ａが行列演算を行っている間に、他のＦＭＡＣ１４０ｂ
〜１４０ｄは、次の演算要素をレジスタ１２０ｂ〜１２
０ｄから取り込んで、積和演算が可能となる。
は、それぞれレジスタ１２０ｂ〜１２０ｄに対応してい
る。テンポラリレジスタ１６０ｂ〜１６０ｄには、それ
ぞれ対応するレジスタ１２０ｂ〜１２０ｄに記録された
演算要素がＦＭＡＣ１４０ｂ〜１４０ｄ又はセレクタ１
３０ａ、１３０ｂに送られる際に、一時的に記録され
る。テンポラリレジスタ１６０ｂ〜１６０ｄがレジスタ
１２０ｂ〜１２０ｄからの演算要素を一時的に記録する
ために、内積演算のときのように演算要素が各レジスタ
１２０ｂ〜１２０ｄから同じタイミングでＦＭＡＣ１４
０ａに取り込まれないような場合でも、レジスタ１２０
ｂ〜１２０ｄは、そのリードポートが内積演算用の演算
要素により占有されない。そのために、ＦＭＡＣ１４０
ａが行列演算を行っている間に、他のＦＭＡＣ１４０ｂ
〜１４０ｄは、次の演算要素をレジスタ１２０ｂ〜１２
０ｄから取り込んで、積和演算が可能となる。
【００５１】以上の実施形態において、並列演算装置１
００を用いたエンタテインメント装置を例に説明した
が、これに限らず、本発明の並列演算装置は、並列演算
処理を行う情報処理装置であって、行列演算とベクトル
の内積演算とを行うものであればどのような処理を行う
情報処理装置でも用いることができる。また、レジスタ
と積和演算器（ＦＭＡＣ）の組も４組に限らず、当該装
置で行う処理に応じて組数を決定すればよい。また、並
列演算装置１００は、本発明のコンピュータプログラム
を、コンピュータに実行させることによっても、実現が
可能になる。この実施形態では、ＦＭＡＣを複数備える
コンピュータに、このコンピュータがアクセス可能な記
録媒体、例えばディスク装置又は半導体メモリに記録さ
れているコンピュータプログラムと上記のコンピュータ
が搭載している制御プログラム（ＯＳ等）との協働によ
ってセレクタ１３０ａ、１３０ｂが実行する処理に相当
する処理をコンピュータに実行させる。
００を用いたエンタテインメント装置を例に説明した
が、これに限らず、本発明の並列演算装置は、並列演算
処理を行う情報処理装置であって、行列演算とベクトル
の内積演算とを行うものであればどのような処理を行う
情報処理装置でも用いることができる。また、レジスタ
と積和演算器（ＦＭＡＣ）の組も４組に限らず、当該装
置で行う処理に応じて組数を決定すればよい。また、並
列演算装置１００は、本発明のコンピュータプログラム
を、コンピュータに実行させることによっても、実現が
可能になる。この実施形態では、ＦＭＡＣを複数備える
コンピュータに、このコンピュータがアクセス可能な記
録媒体、例えばディスク装置又は半導体メモリに記録さ
れているコンピュータプログラムと上記のコンピュータ
が搭載している制御プログラム（ＯＳ等）との協働によ
ってセレクタ１３０ａ、１３０ｂが実行する処理に相当
する処理をコンピュータに実行させる。
【００５２】
【発明の効果】以上のような本発明により、行列演算を
従来と同様に効率的に処理可能としながら、ベクトルの
内積演算が容易に処理可能となる。
従来と同様に効率的に処理可能としながら、ベクトルの
内積演算が容易に処理可能となる。
【図１】エンタテインメント装置の構成図。
【図２】並列演算装置の構成図。
【図３】ＦＭＡＣの内部構成図。
【図４】内積演算処理の手順を示すフローチャート。
【図５】並列演算装置の構成図。
１００、１００ａ、１００ｂ 並列演算装置 １１０ 制御回路 １２０ａ〜１２０ｄ レジスタ １３０ａ、１３０ｂ セレクタ １４０ａ〜１４０ｄ ＦＭＡＣ １４１ ＦＭＵＬ １４２ ＦＡＤＤ １５０ 内部記憶装置 １６０ｂ〜１６０ｄ テンポラリレジスタ Ｂ 内部バス
フロントページの続き (56)参考文献 特開 平７−141325（ＪＰ，Ａ) 特開 昭58−207177（ＪＰ，Ａ) 特開 平11−306163（ＪＰ，Ａ) 特開 平９−265543（ＪＰ，Ａ) 特開 平９−35084（ＪＰ，Ａ) Ａｔｓｕｓｈｉ Ｋｕｎｉｍａｔｓｕ ｅｔ ａｌ，ＶＥＣＴＯＲ ＵＮＩＴ ＡＲＣＨＩＴＥＣＴＵＲＥ ＦＯＲ ＥＭＯＴＩＯＮ ＳＹＮＴＨＥＳＩＳ, ＩＥＥＥ Ｍｉｃｒｏ，ＩＥＥＥ，2000 年 ３月，Ｖｏｌｕｍｅ：18，Ｉｓｓｕ ｅ：２，ｐａｇｅｓ：40−47 Ｆｕｍｉｏ Ａｒａｋａｗａ ｅｔ ａｌ，ＳＨ４ ＲＩＳＣ ＭＵＬＴＩＭ ＥＤＩＡ ＭＩＣＲＯＰＲＯＣＥＳＳＯ Ｒ，ＩＥＥＥ Ｍｉｃｒｏ，ＩＥＥＥ, 2000年 ３月，Ｖｏｌｕｍｅ：18，Ｉｓ ｓｕｅ：２，ｐａｇｅｓ：26−34 鷲島敬之，他２名，並列図形処理，日 本，株式会社コロナ社，1991年 ８月15 日，初版，ｐ．196−201及び204−206 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/10 - 17/18 G06T 1/00 - 1/40 G06T 3/00 - 5/50 G06T 9/00 - 9/40 G06T 11/00 - 11/40 G06T 15/00 - 15/60 G06T 17/00 - 17/30
Claims (12)
- 【請求項１】 演算の対象となる演算要素を記録してな
る記録手段とこの記録手段に記録されている演算要素に
基づいて積和演算を行う演算手段との組を複数組備え、所定の一 組の記録手段と演算手段との間には、すべての
組の前記記録手段の中から一つのものを選択し、選択し
た記録手段に記録されている前記演算要素を当該組の演
算手段に入力させる選択手段が介在するように構成され
ている、 並列演算装置。 - 【請求項２】 行列演算を行うときにはその対象となる
第１演算要素が記録され、ベクトルの内積演算を行うと
きにはその対象となる第２演算要素が記録される記録手
段とこの記録手段に記録されている演算要素に基づいて
積和演算を行う演算手段との組を複数組備え、 いずれか一組の記録手段と演算手段との間には、前記行
列演算時には自らの組の記録手段から前記第１演算要素
を自らの組の演算手段に入力し、前記内積演算時にはす
べての組の前記記録手段を順繰りに一つずつ選択して、
選択した記録手段から前記第２演算要素を自らの組の演
算手段に入力させる選択手段が介在するように構成され
ている、 並列演算装置。 - 【請求項３】 前記選択手段が介在しない組の記録手段
と演算手段との間にはその組の記録手段に記録された前
記演算要素を一時的に記録するための一時記録手段が介
在しており、 前記選択手段は、前記選択手段が介在しない組の記録手
段を選択したときに前記一時記録手段に記録されている
演算要素を前記演算手段に入力させるように構成されて
いる、 請求項１または２記載の並列演算装置。 - 【請求項４】 各々の前記演算手段が当該組の記録手段
に記録されている前記演算要素を用いて当該組に独自に
割り当てられた内容の演算を行うものである、 請求項１または２記載の並列演算装置。 - 【請求項５】 前記演算が４次元座標の成分のいずれか
に関わる演算である、 請求項４記載の並列演算装置。 - 【請求項６】 行列演算とベクトルの内積演算とを選択
的に行う装置であって、 前記行列演算を行うときにはその対象となる第１演算要
素が記録され、前記内積演算を行うときにはその対象と
なる第２演算要素が記録される複数の記録手段と； 前記行列演算時には、前記複数の記録手段を構成する記
憶手段に１対１に対応して、各々が、対応する記録手段
に記録される前記第１演算要素を入力して積和演算を行
い、前記内積演算時には、所定の一つが、すべての記録
手段に記録される前記第２演算要素を入力して積和演算
を行う複数の演算手段と； 前記行列演算時には、前記所定の演算手段に対応する記
録手段を選択してこの記録手段に記録される第１演算要
素を前記所定の演算手段に入力させ、前記内積演算時に
は、前記複数の記録手段を構成する記憶手段を順繰りに
一つずつ選択して選択した記録手段に記録される第２演
算要素を前記所定の一つの演算手段に入力させる選択手
段とを備える、 並列演算装置。 - 【請求項７】 前記演算要素が浮動小数点数で表される
ものであり、 前記演算手段は、浮動小数点数の積和演算を行うように
構成されている、 請求項６記載の並列演算装置。 - 【請求項８】 物体の位置、形状を表す座標についての
行列演算を行うとともに、前記物体を画像表現するため
に用いるベクトルについての内積演算を行うことによ
り、エンタテインメント画像についての画像処理を行う
エンタテインメント装置であって、 前記行列演算を行うときにはその対象となる第１演算要
素が記録され、前記内積演算を行うときにはその対象と
なる第２演算要素が記録される複数のレジスタと、 前記行列演算時には、前記複数のレジスタを構成するレ
ジスタに１対１に対応して、各々が、対応するレジスタ
に記録される前記第１演算要素を入力して積和演算を行
い、前記内積演算時には、所定の一つが、すべてのレジ
スタに記録される前記第２演算要素を入力して積和演算
を行う複数の積和演算器と、 前記行列演算時には、前記所定の積和演算器に対応する
レジスタを選択してこのレジスタに記録される第１演算
要素を前記所定の積和演算器に入力させ、前記内積演算
時には、前記複数のレジスタを構成するレジスタを順繰
りに一つずつ選択して選択したレジスタに記録される第
２演算要素を前記所定の積和演算器に入力させるセレク
タとを備える、 エンタテインメント装置。 - 【請求項９】 物体の位置、形状を表す座標を座標変換
する際に、行列と前記座標の座標値との行列演算を行う
とともに、前記物体表面の表示態様を決定する際に、前
記表面の法線方向を指向する法線ベクトルと光源の位置
ベクトルとの内積演算を行うことにより、エンタテイン
メント画像についての画像処理を行うエンタテインメン
ト装置であって、各々に、 前記行列演算を行うときには前記座標値と前記
行列のいずれか１行分の成分値とが記録され、前記内積
演算を行うときには前記法線ベクトル及び前記位置ベク
トルのいずれか１成分の成分値が記録される複数のレジ
スタと、 前記行列演算を行うときには、前記複数のレジスタを構
成するレジスタに１対１で対応して、各々が、対応する
レジスタに記録された前記座標値と前記行列の前記１行
分の成分値とを入力して積和演算を行い、前記内積演算
を行うときには、所定の一つが、すべてのレジスタに記
録された前記法線ベクトルと前記位置ベクトルとの成分
値を入力して積和演算を行う複数の積和演算器と、 前記行列演算時には、前記所定の積和演算器に対応する
レジスタを選択してこのレジスタに記録される前記座標
値と前記行列の前記１行分の成分値とを前記所定の積和
演算装置に入力させ、前記内積演算時には、前記複数の
レジスタを構成するレジスタを順繰りに一つずつ選択し
て、選択したレジスタに記録される前記法線ベクトルと
前記位置ベクトルとの成分値を前記所定の一つの積和演
算器に入力させるセレクタとを備える、 エンタテインメント装置。 - 【請求項１０】 行列演算とベクトルの内積演算とを選
択的に実行可能にするとともに、複数の演算手段を備え
る装置により実行される方法であって、 前記行列演算時には、その対象となる演算要素をその特
徴に基づいて前記複数の演算手段の各々に割り当てて入
力し、各演算手段に、割り当てられた演算要素に基づく
積和演算を行わせ、 前記内積演算時には、その対象となる演算要素を前記複
数の演算手段のうちの所定の一つの演算手段に入力し
て、当該演算手段に演算要素に基づく積和演算を行わせ
ることを特徴とする、 演算処理方法。 - 【請求項１１】 行列演算とベクトルの内積演算とを選
択的に実行可能にするとともに、複数の演算手段を備え
るコンピュータに、 前記行列演算時には、その対象となる演算要素をその特
徴に基づいて前記複数の演算手段の各々に割り当てて入
力し、各演算手段に、割り当てられた演算要素に基づく
積和演算を行わせる処理、 前記内積演算時には、その対象となる演算要素を前記複
数の演算手段のうちの所定の一つの演算手段に入力し
て、当該演算手段に演算要素に基づく積和演算を行わせ
る処理、 を実行させるためのコンピュータプログラム。 - 【請求項１２】 行列演算を行うときにはその対象とな
る第１演算要素が記録され、ベクトルの内積演算を行う
ときにはその対象となる第２演算要素が記録される記録
手段とこの記録手段に記録されている演算要素に基づい
て積和演算を行う演算手段との組を複数組備え、 所定の一組の記録手段と演算手段との間には、前記行列
演算時には自らの組の記録手段から前記第１演算要素を
自らの組の演算手段に入力し、前記内積演算時にはすべ
ての組の前記記録手段を順繰りに一つずつ選択して、選
択した記録手段から前記第２演算要素を自らの組の演算
手段に入力させる選択手段が介在するように構成されて
いる、 半導体デバイス。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001318590A JP3338043B2 (ja) | 2000-11-02 | 2001-10-16 | 並列演算装置、エンタテインメント装置、演算処理方法、コンピュータプログラム、半導体デバイス |
| US10/035,453 US20020143838A1 (en) | 2000-11-02 | 2001-11-01 | Parallel arithmetic apparatus, entertainment apparatus, processing method, computer program and semiconductor device |
| EP01980956A EP1335299A4 (en) | 2000-11-02 | 2001-11-02 | PARALLEL OPERATING DEVICE, RECREATING DEVICE, OPERATING METHOD, COMPUTER PROGRAM, AND SEMICONDUCTOR DEVICE |
| AU2002212702A AU2002212702A1 (en) | 2000-11-02 | 2001-11-02 | Parallel operation device, entertainment device, operating method, computer program, and semiconductor device |
| CNB01803389XA CN1320479C (zh) | 2000-11-02 | 2001-11-02 | 并行运算设备、娱乐设备、处理方法和半导体设备 |
| TW090127301A TW571202B (en) | 2000-11-02 | 2001-11-02 | Parallel arithmetic apparatus, entertainment apparatus, processing method, computer-readable recording medium and semiconductor device |
| KR1020027007926A KR100882113B1 (ko) | 2000-11-02 | 2001-11-02 | 병렬 연산 장치, 엔터테인먼트 장치, 연산 방법, 컴퓨터 프로그램을 기록한 컴퓨터 판독가능한 기록 매체 및 반도체 소자 |
| PCT/JP2001/009616 WO2002037317A1 (en) | 2000-11-02 | 2001-11-02 | Parallel operation device, entertainment device, operating method, computer program, and semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000335787 | 2000-11-02 | ||
| JP2000-335787 | 2000-11-02 | ||
| JP2001318590A JP3338043B2 (ja) | 2000-11-02 | 2001-10-16 | 並列演算装置、エンタテインメント装置、演算処理方法、コンピュータプログラム、半導体デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002202964A JP2002202964A (ja) | 2002-07-19 |
| JP3338043B2 true JP3338043B2 (ja) | 2002-10-28 |
Family
ID=26603342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001318590A Expired - Fee Related JP3338043B2 (ja) | 2000-11-02 | 2001-10-16 | 並列演算装置、エンタテインメント装置、演算処理方法、コンピュータプログラム、半導体デバイス |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US20020143838A1 (ja) |
| EP (1) | EP1335299A4 (ja) |
| JP (1) | JP3338043B2 (ja) |
| KR (1) | KR100882113B1 (ja) |
| CN (1) | CN1320479C (ja) |
| AU (1) | AU2002212702A1 (ja) |
| TW (1) | TW571202B (ja) |
| WO (1) | WO2002037317A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2003270874A1 (en) | 2002-09-24 | 2004-04-19 | Interdigital Technology Corporation | Computationally efficient mathematical engine |
| JP4046716B2 (ja) * | 2004-10-06 | 2008-02-13 | 株式会社ソニー・コンピュータエンタテインメント | 情報処理装置およびデータ伝送方法 |
| JP3768516B1 (ja) * | 2004-12-03 | 2006-04-19 | 株式会社ソニー・コンピュータエンタテインメント | マルチプロセッサシステムとそのシステムにおけるプログラム実行方法 |
| JP2007122209A (ja) * | 2005-10-26 | 2007-05-17 | Nec System Technologies Ltd | ３次元グラフィックス描画装置、その方法及びプログラム |
| JP4981398B2 (ja) * | 2006-10-05 | 2012-07-18 | 日本電信電話株式会社 | 並列演算システム |
| KR100919236B1 (ko) * | 2007-05-22 | 2009-09-30 | 한국전자통신연구원 | 병렬 프로세서를 이용한 3차원 그래픽 기하 변환 방법 |
| CN102722412A (zh) | 2011-03-31 | 2012-10-10 | 国际商业机器公司 | 组合计算装置和方法 |
| US8893083B2 (en) * | 2011-08-09 | 2014-11-18 | International Business Machines Coporation | Collective operation protocol selection in a parallel computer |
| CN102411558B (zh) * | 2011-10-31 | 2015-05-13 | 中国人民解放军国防科学技术大学 | 面向向量处理器的大矩阵相乘的向量化实现方法 |
| US9411726B2 (en) * | 2014-09-30 | 2016-08-09 | Samsung Electronics Co., Ltd. | Low power computation architecture |
| US20230056246A1 (en) * | 2021-08-03 | 2023-02-23 | Micron Technology, Inc. | Parallel matrix operations in a reconfigurable compute fabric |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3763365A (en) * | 1972-01-21 | 1973-10-02 | Evans & Sutherland Computer Co | Computer graphics matrix multiplier |
| US6556044B2 (en) * | 2001-09-18 | 2003-04-29 | Altera Corporation | Programmable logic device including multipliers and configurations thereof to reduce resource utilization |
| JPS58207177A (ja) * | 1982-05-28 | 1983-12-02 | Nec Corp | 演算装置 |
| US5278781A (en) * | 1987-11-12 | 1994-01-11 | Matsushita Electric Industrial Co., Ltd. | Digital signal processing system |
| US5222230A (en) * | 1988-01-29 | 1993-06-22 | Texas Instruments Incorporated | Circuitry for transferring data from a data bus and temporary register into a plurality of input registers on clock edges |
| US5311459A (en) * | 1992-09-17 | 1994-05-10 | Eastman Kodak Company | Selectively configurable integrated circuit device for performing multiple digital signal processing functions |
| JPH07141325A (ja) * | 1993-11-17 | 1995-06-02 | Oki Electric Ind Co Ltd | 信号処理装置 |
| JP3649478B2 (ja) * | 1995-07-20 | 2005-05-18 | 株式会社ソニー・コンピュータエンタテインメント | 画像情報処理装置及び画像情報処理方法 |
| US6247036B1 (en) * | 1996-01-22 | 2001-06-12 | Infinite Technology Corp. | Processor with reconfigurable arithmetic data path |
| JP3203180B2 (ja) * | 1996-03-27 | 2001-08-27 | 三菱電機株式会社 | 幾何学演算装置 |
| DE19625569A1 (de) * | 1996-06-26 | 1998-01-02 | Philips Patentverwaltung | Signalprozessor |
| US5889689A (en) * | 1997-09-08 | 1999-03-30 | Lucent Technologies Inc. | Hierarchical carry-select, three-input saturation |
| DE69941287D1 (de) * | 1998-01-21 | 2009-10-01 | Panasonic Corp | Verfahren und apparat für arithmetische operationen |
| JP3287305B2 (ja) * | 1998-04-23 | 2002-06-04 | 日本電気株式会社 | 積和演算装置 |
| US6477203B1 (en) * | 1998-10-30 | 2002-11-05 | Agilent Technologies, Inc. | Signal processing distributed arithmetic architecture |
| US6526430B1 (en) * | 1999-10-04 | 2003-02-25 | Texas Instruments Incorporated | Reconfigurable SIMD coprocessor architecture for sum of absolute differences and symmetric filtering (scalable MAC engine for image processing) |
| US6606700B1 (en) * | 2000-02-26 | 2003-08-12 | Qualcomm, Incorporated | DSP with dual-mac processor and dual-mac coprocessor |
| US6557022B1 (en) * | 2000-02-26 | 2003-04-29 | Qualcomm, Incorporated | Digital signal processor with coupled multiply-accumulate units |
-
2001
- 2001-10-16 JP JP2001318590A patent/JP3338043B2/ja not_active Expired - Fee Related
- 2001-11-01 US US10/035,453 patent/US20020143838A1/en not_active Abandoned
- 2001-11-02 KR KR1020027007926A patent/KR100882113B1/ko not_active Expired - Fee Related
- 2001-11-02 CN CNB01803389XA patent/CN1320479C/zh not_active Expired - Fee Related
- 2001-11-02 EP EP01980956A patent/EP1335299A4/en not_active Withdrawn
- 2001-11-02 AU AU2002212702A patent/AU2002212702A1/en not_active Abandoned
- 2001-11-02 TW TW090127301A patent/TW571202B/zh not_active IP Right Cessation
- 2001-11-02 WO PCT/JP2001/009616 patent/WO2002037317A1/ja not_active Ceased
Non-Patent Citations (3)
| Title |
|---|
| Ａｔｓｕｓｈｉ Ｋｕｎｉｍａｔｓｕ ｅｔ ａｌ，ＶＥＣＴＯＲ ＵＮＩＴ ＡＲＣＨＩＴＥＣＴＵＲＥ ＦＯＲ ＥＭＯＴＩＯＮ ＳＹＮＴＨＥＳＩＳ，ＩＥＥＥ Ｍｉｃｒｏ，ＩＥＥＥ，２０００年 ３月，Ｖｏｌｕｍｅ：１８，Ｉｓｓｕｅ：２，ｐａｇｅｓ：４０−４７ |
| Ｆｕｍｉｏ Ａｒａｋａｗａ ｅｔ ａｌ，ＳＨ４ ＲＩＳＣ ＭＵＬＴＩＭＥＤＩＡ ＭＩＣＲＯＰＲＯＣＥＳＳＯＲ，ＩＥＥＥ Ｍｉｃｒｏ，ＩＥＥＥ，２０００年 ３月，Ｖｏｌｕｍｅ：１８，Ｉｓｓｕｅ：２，ｐａｇｅｓ：２６−３４ |
| 鷲島敬之，他２名，並列図形処理，日本，株式会社コロナ社，１９９１年 ８月１５日，初版，ｐ．１９６−２０１及び２０４−２０６ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1335299A4 (en) | 2009-09-23 |
| EP1335299A1 (en) | 2003-08-13 |
| US20020143838A1 (en) | 2002-10-03 |
| CN1320479C (zh) | 2007-06-06 |
| TW571202B (en) | 2004-01-11 |
| KR20020069217A (ko) | 2002-08-29 |
| KR100882113B1 (ko) | 2009-02-06 |
| WO2002037317A1 (en) | 2002-05-10 |
| AU2002212702A1 (en) | 2002-05-15 |
| JP2002202964A (ja) | 2002-07-19 |
| CN1394314A (zh) | 2003-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11797302B2 (en) | Generalized acceleration of matrix multiply accumulate operations | |
| US20220391206A1 (en) | Generalized acceleration of matrix multiply accumulate operations | |
| US6891544B2 (en) | Game system with graphics processor | |
| EP0314335A2 (en) | A parallel surface processing system for graphics display | |
| JP3338043B2 (ja) | 並列演算装置、エンタテインメント装置、演算処理方法、コンピュータプログラム、半導体デバイス | |
| KR100725331B1 (ko) | 이미지 생성 장치 | |
| CN102176241A (zh) | 使用统一着色器的图形处理结构 | |
| JP2002008060A (ja) | データ処理方法、記録媒体及びデータ処理装置 | |
| EP0910039A2 (en) | Graphics accelerator | |
| Bensaali et al. | Accelerating matrix product on reconfigurable hardware for image processing applications | |
| JP3649478B2 (ja) | 画像情報処理装置及び画像情報処理方法 | |
| JP3985321B2 (ja) | 演算装置および画像処理装置 | |
| EP1288863B1 (en) | Method and device for drawing | |
| JP3618109B2 (ja) | 中央演算処理装置 | |
| CA2298337C (en) | Game system with graphics processor | |
| JP3657350B2 (ja) | 関数発生器 | |
| JP3583443B2 (ja) | 演算装置および演算方法 | |
| JP3479184B2 (ja) | 画像生成方法および画像生成装置 | |
| KR100272093B1 (ko) | 그래픽스 시스템의 트라이리니어 텍스쳐 맵핑처리장치 | |
| JPH103466A (ja) | 中央演算処理装置およびこれを用いた画像生成装置 | |
| JP2001118049A (ja) | マトリクス演算器を有する画像処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3338043 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070809 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080809 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080809 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090809 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090809 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100809 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110809 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110809 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120809 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120809 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130809 Year of fee payment: 11 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |