RU2676891C1 - Устройство селекции большего из двоичных чисел - Google Patents

Устройство селекции большего из двоичных чисел Download PDF

Info

Publication number
RU2676891C1
RU2676891C1 RU2017140742A RU2017140742A RU2676891C1 RU 2676891 C1 RU2676891 C1 RU 2676891C1 RU 2017140742 A RU2017140742 A RU 2017140742A RU 2017140742 A RU2017140742 A RU 2017140742A RU 2676891 C1 RU2676891 C1 RU 2676891C1
Authority
RU
Russia
Prior art keywords
input
elements
group
output
binary numbers
Prior art date
Application number
RU2017140742A
Other languages
English (en)
Inventor
Дмитрий Васильевич Андреев
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" filed Critical федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет"
Priority to RU2017140742A priority Critical patent/RU2676891C1/ru
Application granted granted Critical
Publication of RU2676891C1 publication Critical patent/RU2676891C1/ru

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/02—Comparing digital values
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/06—Arrangements for sorting, selecting, merging, or comparing data on individual record carriers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Logic Circuits (AREA)

Abstract

Изобретение относится к области вычислительной техники и может быть использовано для селекции большего из n-разрядных двоичных чисел. Техническим результатом является обеспечение обработки трех n-разрядных двоичных чисел. Устройство содержит 3×(n-1) элементов 2И, n элементов 3ИЛИ, n-1 элементов НЕ и 3×(n-1) мажоритарных элементов. 1 ил., 1 табл.

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известны устройства селекции большего из двоичных чисел (см., например, патент РФ 2363034, кл. G06F 7/02, 2009 г.), выполняющие селекцию большего из двух n-разрядных двоичных чисел, задаваемых двоичными сигналами.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных устройств селекции большего из двоичных чисел, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка трех n-разрядных двоичных чисел, задаваемых двоичными сигналами.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятое за прототип устройство селекции большего из двоичных чисел (патент РФ 2300135, кл. G06F 7/02, 2007 г.), которое содержит 2×(n-2) элементов 2И и выполняет селекцию большего из двух n-разрядных двоичных чисел, задаваемых двоичными сигналами.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка трех n-разрядных двоичных чисел, задаваемых двоичными сигналами.
Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения селекции большего из трех n-разрядных двоичных чисел, задаваемых двоичными сигналами.
Указанный технический результат при осуществлении изобретения достигается тем, что в устройстве селекции большего из двоичных чисел, содержащем 2×(n-2) элементов 2И, особенность заключается в том, что в него дополнительно введены n+1 элементов 2И, n элементов 3ИЛИ, n-1 элементов НЕ и 3×(n-1) мажоритарных элементов, причем все элементы сгруппированы в n групп так, что k-я (
Figure 00000001
) и n-я группы содержат соответственно элемент 3ИЛИ, элемент НЕ, три мажоритарных элемента и элемент 3ИЛИ, а r-я (
Figure 00000002
) группа дополнительно содержит три элемента 2И, в k-й группе второй вход i-го (
Figure 00000003
) мажоритарного элемента, подключенного третьим входом к выходу элемента НЕ, и вход элемента НЕ соединены соответственно с i-ым входом и выходом элемента 3ИЛИ, в r-й группе выход i-го элемента 2И подключен к i-му входу элемента 3ИЛИ, в m-й (
Figure 00000004
) группе первый вход i-го элемента 2И соединен с первым входом i-го мажоритарного элемента, выход i-го мажоритарного элемента k-й группы подключен к первому входу i-го элемента 2И (k+1)-й группы, а второй вход i-го мажоритарного элемента первой группы, подключенного первым входом к шине единичного потенциала, второй вход i-го элемента 2И r-й группы и выход элемента 3ИЛИ j-й (
Figure 00000005
) группы соединены соответственно с (n×i-n+1)-ым, (n×i-n+r)-ым входами j-ым выходом устройства селекции большего из двоичных чисел.
На фиг. представлена схема предлагаемого устройства селекции большего из двоичных чисел.
Устройство селекции большего из двоичных чисел содержит элементы 2И 112,…,13n, элементы 3ИЛИ 21,…,2n, элементы НЕ 31,…,3n-1, мажоритарные элементы 411,…,43(n-1), причем все элементы сгруппированы в n групп так, что k-я (
Figure 00000006
) и n-я группы содержат соответственно элементы 2k, 3k, 41k, 42k 43k и элемент 2n, а r-я (
Figure 00000007
) группа дополнительно содержит элементы 1r, 12r, 13r второй вход элемента 4ik (
Figure 00000008
), подключенного третьим входом к выходу элемента 3k, и вход элемента 3k соединены соответственно с i-ым входом и выходом элемента 2k, выход элемента 1ir, первый вход элемента 1im (
Figure 00000009
) и выход элемента 4ik подключены соответственно к i-му входу элемента 2r, первому входу элемента 4im и первому входу элемента 1i(k+1), а второй вход элемента 4i1, подключенного первым входом к шине единичного потенциала, второй вход элемента 1ir и выход элемента 2j (
Figure 00000010
) соединены соответственно с (n×i-n+1)-ым, (n×i-n+r)-ым входами и j-ым выходом устройства селекции большего из двоичных чисел.
Работа предлагаемого устройства селекции большего из двоичных чисел осуществляется следующим образом. На его первый,…,n-й, (n+1)-й,…, (2×n)-й, (2×n+1)-й,…, (3×n)-й входы подаются соответственно произвольные двоичные сигналы xn-1,…,х0∈{0,1}, yn-1,…,у0∈{0,1}, gn-1,…,g0∈{0,1}, которые задают подлежащие обработке n-разрядные двоичные числа xn-1…х0, yn-1…у0, gn-1…g0 (xn-1, yn-1, gn-1 и х0, y0, g0 определяют значения старших и младших разрядов соответственно). Тогда сигнал на j-ом (
Figure 00000011
) выходе предлагаемого устройства будет определяться выражением
Figure 00000012
где
Figure 00000013
Здесь ∨, ⋅, ⎯, # есть символы операций ИЛИ, И, НЕ, Maj. Отметим, что сигнал на выходе трехвходового мажоритарного элемента равен 1 (0) только тогда, когда на двух или на трех входах этого элемента действуют сигналы, равные 1 (0). В представленной ниже таблице приведены значения реализуемых выражениями (2), (3), (4) функций на всех возможных наборах значений их аргументов. Жирным в таблице выделены значения функций и их аргументов при j=2.
Figure 00000014
Figure 00000015
Анализ данных, приведенных в таблице, позволяет заключить, что:
1) если xn-1=yn-1=gn-1 либо xn-1>yn-1=gn-1 либо yn-1>xn-1=gn-1 либо gn-1>xn-1=yn-1 либо xn-1=yn-1>gn-1 либо xn-1=gn-1>yn-1 либо yn-1=gn-1>xn-1, то соответственно z11=z21=z31=1 либо z11=1, z21=z31=0 либо z21=1, z11=z31=0 либо z31=1, z11=z21=0 либо z11=z21=1, z31=0 либо z11=z31=1, z21=0 либо z21=z31=1, z11=0;
2) если z1(j-2)=z2(j-2)=z3(j-2)=1 и xn-j+1=yn-j+1=gn-j+1, либо z1(j-2)=z2(j-2)=z3(j-2)=1 и xn-j+1>yn-j+1=gn-j+1 либо z1(j-2)=z2(j-2)=z3(j-2)=1 и yn-j+1>xn-j+1=gn-j+1 либо z1(j-2)=z2(j-2)=z3(j-2)=1 и gn-j+1>xn-j+1=yn-j+1 либо z1(j-2=z2(j-2)=z3(j-2)=1 и xn-j+1=yn-j+1>gn-j+1 либо z1(j-2)=z2(j-2)=z3(j-2)=1 и xn-j+1=gn-j+1>yn-j+1 либо z1(j-2)=z2(j-2)=z3(j-2)=1 и yn-j+1=gn-j+1>xn-j+1, то соответственно z1(j-1)=z2(j-1)=z3(j-1)=1 либо z1(j-1)=1, z2(j-1)=z3(j-l)=0 либо z2(j-1)=1, z1(j-1)=z3(j-1)=0 либо z3(j-1)=1, z1(j-1)=z2(j-1)=0 либо z1(j-1)=z2(j-1)=1, z3(j-1)=0 либо z1(j-1)=z3(j-1)=1, z2(j-1)=0 либо z2(j-1)=z3(j-1)=1, z1(j-1)=0;
3) если z1(j-2)=1 и z2(j-2)=z3(j-2)=0 либо z2(j-2)=1 и z1(j-2)=z3(j-2)=0 либо z3(j-2)=1 и z1(j-2)=z2(j-2)=0, то соответственно z1(j-1)=1, z2(j-1)=z3(j-1)=0 либо z2(j-1), z1(j-1)=z3(j-1)=0 либо z3(j-1)=1, z1(j-1)=z2(j-1)=0;
4) если z1(j-2)=z2(j-2)=1, z3(j-2)=0 и xn-j+1=yn-j+1 либо z1(j-2)=z2(j-2)=1, z3(j-2)=0 и xn-j+1>yn-j+1 либо z1(j-2)=z2(j-2)=1, z3(j-2)=0 и xn-j+1<yn-j+1, то соответственно z1(j-1)=z2(j-1)=1, z3(j-1)=0 либо z1(j-1)=1, z2(j-1)=z3(j-1)=0 либо z2(j-1)=1, z1(j-1)=z3(j-1)=0;
5) если z1(j-2)=z3(j-2)=1, z2(j-2)=0 и xn-j+1=gn-j+1 либо z1(j-2)=z3(j-2)=1, z2(j-2)=0 и xn-j+1>gn-j+1 либо z1(j-2)=z3(j-2)=1, z2(j-2)=0 и xn-j+1<gn-j+1, то соответственно z1(j-1)=z3(y-1)=1, z2(j-1)=0 либо z1(j-l)=1, z2(j-1)=z3(j-l)=0 либо z3(j-l)=1, z1(j-1)=z2(j-1)=0;
6) если z2(j-2)=z3(j-2)=1, z1(j-2)=0 и yn-j+1=gn-j+1 либо z2(j-2)=z3(j-2)=1, z1(j-2)=0 и yn-j+1>gn-j+1 либо z2(j-2)=z3(j-2)=1, z1(j-2)=0 и yn-j+1<gn-j+1, то соответственно z2(j-1)=z3(j-1)=1, z1(j-1)=0 либо z2(j-l)=1, z1(j-l)=z3(j-l)=0 либо z3(j-l)=1, z1(j-l)=z2(j-1)=0.
Таким образом, на первом и r-ом (
Figure 00000016
) выходах предлагаемого устройства согласно (1) получим
Figure 00000017
и
Figure 00000018
,
где xn-1…xn-r+1, yn-1…yn-r+1, gn-1…gn-r+1 - фрагменты n-разрядных двоичных чисел xn-1…x0, yn-1…y0, gn-1…g0. Следовательно, с учетом (5), (6) имеем wn-1…w0=max(xn-1…x0, yn-1…y0, gn-1…g0), где wn-1…w0 есть n-разрядное двоичное число, задаваемое двоичными сигналами w0,…,wn-1∈{0,1} (wn-1 и w0 определяют значения старшего и младшего разрядов соответственно).
Вышеизложенные сведения позволяют сделать вывод, что предлагаемое устройство обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает селекцию большего из трех n-разрядных двоичных чисел, задаваемых двоичными сигналами.

Claims (1)

  1. Устройство селекции большего из двоичных чисел, содержащее 2×(n-2) элементов 2И, отличающееся тем, что в него дополнительно введены n+1 элементов 2И, n элементов 3ИЛИ, n-1 элементов НЕ и 3×(n-1) мажоритарных элементов, причем все элементы сгруппированы в n групп так, что k-я
    Figure 00000019
    и n-я группы содержат соответственно элемент 3ИЛИ, элемент НЕ, три мажоритарных элемента и элемент 3ИЛИ, а r-я
    Figure 00000020
    группа дополнительно содержит три элемента 2И, в k-й группе второй вход i-го
    Figure 00000021
    мажоритарного элемента, подключенного третьим входом к выходу элемента НЕ, и вход элемента НЕ соединены соответственно с i-м входом и выходом элемента 3ИЛИ, в r-й группе выход i-го элемента 2И подключен к i-му входу элемента 3ИЛИ, в m-й
    Figure 00000022
    группе первый вход i-го элемента 2И соединен с первым входом i-го мажоритарного элемента, выход i-го мажоритарного элемента k-й группы подключен к первому входу i-го элемента 2И (k+1)-й группы, а второй вход i-го мажоритарного элемента первой группы, подключенного первым входом к шине единичного потенциала, второй вход i-го элемента 2И r-й группы и выход элемента 3ИЛИ j-й
    Figure 00000023
    группы соединены соответственно с (n×i-n+1)-м, (n×i-n+r)-м входами и j-м выходом устройства селекции большего из двоичных чисел.
RU2017140742A 2017-11-22 2017-11-22 Устройство селекции большего из двоичных чисел RU2676891C1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2017140742A RU2676891C1 (ru) 2017-11-22 2017-11-22 Устройство селекции большего из двоичных чисел

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2017140742A RU2676891C1 (ru) 2017-11-22 2017-11-22 Устройство селекции большего из двоичных чисел

Publications (1)

Publication Number Publication Date
RU2676891C1 true RU2676891C1 (ru) 2019-01-11

Family

ID=65025329

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2017140742A RU2676891C1 (ru) 2017-11-22 2017-11-22 Устройство селекции большего из двоичных чисел

Country Status (1)

Country Link
RU (1) RU2676891C1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2791460C1 (ru) * 2022-04-08 2023-03-09 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Устройство селекции большего из двоичных чисел

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5737251A (en) * 1993-01-13 1998-04-07 Sumitomo Metal Industries, Ltd. Rank order filter
US20070027944A1 (en) * 2005-07-28 2007-02-01 James Wilson Instruction based parallel median filtering processor and method
RU2300135C1 (ru) * 2006-01-10 2007-05-27 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Устройство селекции большего из двух двоичных чисел
RU2363034C1 (ru) * 2008-01-09 2009-07-27 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Устройство селекции большего из двух двоичных чисел

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5737251A (en) * 1993-01-13 1998-04-07 Sumitomo Metal Industries, Ltd. Rank order filter
US20070027944A1 (en) * 2005-07-28 2007-02-01 James Wilson Instruction based parallel median filtering processor and method
RU2300135C1 (ru) * 2006-01-10 2007-05-27 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Устройство селекции большего из двух двоичных чисел
RU2363034C1 (ru) * 2008-01-09 2009-07-27 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Устройство селекции большего из двух двоичных чисел

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2791460C1 (ru) * 2022-04-08 2023-03-09 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Устройство селекции большего из двоичных чисел

Similar Documents

Publication Publication Date Title
US20190114533A1 (en) Machine learning runtime library for neural network acceleration
RU2647639C1 (ru) Логический преобразователь
RU2701461C1 (ru) Мажоритарный модуль
RU2700554C1 (ru) Мажоритарный модуль
RU2649296C1 (ru) Компаратор двоичных чисел
RU2580799C1 (ru) Логический преобразователь
RU2621281C1 (ru) Логический преобразователь
RU2677371C1 (ru) Устройство сравнения двоичных чисел
RU2363037C1 (ru) Устройство сравнения двоичных чисел
RU2676891C1 (ru) Устройство селекции большего из двоичных чисел
RU2704735C1 (ru) Пороговый модуль
RU2300137C1 (ru) Мажоритарный модуль
RU2300135C1 (ru) Устройство селекции большего из двух двоичных чисел
RU2363038C1 (ru) Устройство селекции двоичных чисел
RU2701464C1 (ru) Логический преобразователь
RU2606311C2 (ru) Селектор двоичных чисел
RU2703352C1 (ru) Устройство селекции двоичных чисел
RU2363034C1 (ru) Устройство селекции большего из двух двоичных чисел
RU2629452C1 (ru) Логический преобразователь
RU2675301C1 (ru) Устройство селекции двоичных чисел
RU2300130C1 (ru) Устройство селекции меньшего из двух двоичных чисел
RU2676888C1 (ru) Логический модуль
RU2790010C1 (ru) Устройство селекции меньшего из двоичных чисел
RU2700556C1 (ru) Логический преобразователь
RU2791460C1 (ru) Устройство селекции большего из двоичных чисел

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20191123