JPH03269682A - メディアン・フィルタ回路 - Google Patents
メディアン・フィルタ回路Info
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- JPH03269682A JPH03269682A JP2068159A JP6815990A JPH03269682A JP H03269682 A JPH03269682 A JP H03269682A JP 2068159 A JP2068159 A JP 2068159A JP 6815990 A JP6815990 A JP 6815990A JP H03269682 A JPH03269682 A JP H03269682A
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- 238000010586 diagram Methods 0.000 description 9
- 230000004044 response Effects 0.000 description 9
- 238000004364 calculation method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
メディアン・フィルタ回路、特に、画像処理等の計測装
置においてノイズ等の除去を行うのに使用されるメディ
アン・フィルタをハードウェアで実現した回路構成に関
し、 比較的小規模な回路構成で処理速度の向上を図ることを
目的とし、 それぞれが或る大きさを指示する複数のデータを入力し
、該複数のデータの１つを比較データとして該複数のデ
ータとの間で大きさを比較する回路と、該比較の結果に
基づき前記比較データの大きさが前記複数のデータの中
で何番目の順序であるかを判定する回路とを具備し、該
判定された順序に基づき前記複数のデータの中間値のデ
ータを決定するように構成する。
置においてノイズ等の除去を行うのに使用されるメディ
アン・フィルタをハードウェアで実現した回路構成に関
し、 比較的小規模な回路構成で処理速度の向上を図ることを
目的とし、 それぞれが或る大きさを指示する複数のデータを入力し
、該複数のデータの１つを比較データとして該複数のデ
ータとの間で大きさを比較する回路と、該比較の結果に
基づき前記比較データの大きさが前記複数のデータの中
で何番目の順序であるかを判定する回路とを具備し、該
判定された順序に基づき前記複数のデータの中間値のデ
ータを決定するように構成する。
［産業上の利用分野〕
本発明は、メディアン・フィルタ回路に関し、特に、画
像処理等の計測装置においてノイズ等の除去を行うのに
使用されるメディアン・フィルタをハードウェアで実現
した回路権威に関する。
像処理等の計測装置においてノイズ等の除去を行うのに
使用されるメディアン・フィルタをハードウェアで実現
した回路権威に関する。
例えば、画像処理に利用されるメディアン・フィルタの
機能について第５図を参照しながら説明する。
機能について第５図を参照しながら説明する。
同図（ａ）はメディアン・フィルタに入力される画像デ
ータをイメージ的に示すもので、これは同時に画像用メ
モリの領域に対応している。図中、（１） 、 （２）
、・・・・・・、 （ｎ）、 （ｎ＋１）、・・・・
・・は各画素データを表わしており、また、二重の枠で
囲まれる部分Ｗはウィンドウを示し、図示の例では３Ｘ
３Ｎ素、すなわち（Ｐｌ）〜（Ｐ、）からなっている。
ータをイメージ的に示すもので、これは同時に画像用メ
モリの領域に対応している。図中、（１） 、 （２）
、・・・・・・、 （ｎ）、 （ｎ＋１）、・・・・
・・は各画素データを表わしており、また、二重の枠で
囲まれる部分Ｗはウィンドウを示し、図示の例では３Ｘ
３Ｎ素、すなわち（Ｐｌ）〜（Ｐ、）からなっている。
通常、メディアン・フィルタは、その出ｊＪ データが
画像用メモリに格納される前にリアルタイムでパイプラ
イン構成により入力データが処理されるので、該フィル
タには（１） 、 （２） 、・・・・・・、 （ｎ）
、 （ｎ＋１） 。
画像用メモリに格納される前にリアルタイムでパイプラ
イン構成により入力データが処理されるので、該フィル
タには（１） 、 （２） 、・・・・・・、 （ｎ）
、 （ｎ＋１） 。
・・・・・・の順にシリアルにデータが入力されてきて
、同様にシリアルにデータ（メデイアン）を出力する回
路権威になっていなければならない。具体的には、メデ
ィアン・フィルタは、シリアルに入力された各画素デー
タに対し所定数の画素単位（ウィンドウＷ）で計算処理
を行い、このウィンドウＷを順次移動しながら計算処理
に基づき各ウィンドウ内の中間値データを求めて出力す
る。
、同様にシリアルにデータ（メデイアン）を出力する回
路権威になっていなければならない。具体的には、メデ
ィアン・フィルタは、シリアルに入力された各画素デー
タに対し所定数の画素単位（ウィンドウＷ）で計算処理
を行い、このウィンドウＷを順次移動しながら計算処理
に基づき各ウィンドウ内の中間値データを求めて出力す
る。
この中間値を求める際に、各ウィンドウ内で各画素デー
タを互いに比較して各画素の値の大小関係を分類する、
いわゆるソーティング処理が行われる。
タを互いに比較して各画素の値の大小関係を分類する、
いわゆるソーティング処理が行われる。
第５図（ｂ）には同図（ａ）のウィンドウＷに対するソ
ーティング処理の結果の一例が示される。図示の例では
、各画素の値の大小関係は、（Ｐ＋） ＞ （Ｐ３）
＞ （ＰＳ） ＞ （Ｐｌ） ＞ （Ｐｌ）＞ （ｈ）
＞ （Ｐ４） ＞ （Ｐ６） ＞ （Ｐｌ）となって
いる。この場合、中間値データは（Ｐ、）であるので、
このウィンドウ（９つのデータ）から得られる出力値は
（Ｐ、）のデータになる。
ーティング処理の結果の一例が示される。図示の例では
、各画素の値の大小関係は、（Ｐ＋） ＞ （Ｐ３）
＞ （ＰＳ） ＞ （Ｐｌ） ＞ （Ｐｌ）＞ （ｈ）
＞ （Ｐ４） ＞ （Ｐ６） ＞ （Ｐｌ）となって
いる。この場合、中間値データは（Ｐ、）であるので、
このウィンドウ（９つのデータ）から得られる出力値は
（Ｐ、）のデータになる。
従来、ソーティング処理は、メディアン・フィルタが搭
載されているボードとは異なる、画像処理システム内の
他のボード（例えばＣＰＵボード）からの制御に基づ（
ソフトウェア処理で行われている。例えば、ソーティン
グ結果を一時格納する複数のレジスタを備えている場合
、データ比較の結果に基づき必要に応してレジスタの内
容を入れ替える処理が必要となり、そのような場合に上
記ソフトウェア処理を行う必要がある。
載されているボードとは異なる、画像処理システム内の
他のボード（例えばＣＰＵボード）からの制御に基づ（
ソフトウェア処理で行われている。例えば、ソーティン
グ結果を一時格納する複数のレジスタを備えている場合
、データ比較の結果に基づき必要に応してレジスタの内
容を入れ替える処理が必要となり、そのような場合に上
記ソフトウェア処理を行う必要がある。
上述したように従来形のメディアン・フィルタでは、中
間値を求める際のソーティング処理は外部からのソフト
ウェア処理に依存しているため、そのソーティング処理
を行っている期間中は当該外部装置（ＣＰＵ）は他の処
理を中断しなければならないという不都合が生じる。従
って、システム全体の稼働効率を低下させないためには
、メディアン・フィルタが搭載されたボード自体でソー
ティング処理を行うことが望ましい。
間値を求める際のソーティング処理は外部からのソフト
ウェア処理に依存しているため、そのソーティング処理
を行っている期間中は当該外部装置（ＣＰＵ）は他の処
理を中断しなければならないという不都合が生じる。従
って、システム全体の稼働効率を低下させないためには
、メディアン・フィルタが搭載されたボード自体でソー
ティング処理を行うことが望ましい。
そのために、そのソーティング処理をハードウェアで実
現することが考えられるが、この場合、回路規模が比較
的大きくなるという欠点がある。
現することが考えられるが、この場合、回路規模が比較
的大きくなるという欠点がある。
また、メディアン・フィルタでは通常、入力データ速度
と同じ速度で出力（結果）データをシリアルに出力する
必要があるため、上記ソーティング処理を行っていたの
では中間値算出の際の処理速度の向上をあまり期待でき
ないという問題もある。
と同じ速度で出力（結果）データをシリアルに出力する
必要があるため、上記ソーティング処理を行っていたの
では中間値算出の際の処理速度の向上をあまり期待でき
ないという問題もある。
本発明は、かかる従来技術における課題に鑑み創作され
たもので、比較的小規模な回路権威で処理速度の向上を
図ることができるメディアン・フィルタ回路を提供する
ことを目的としている。
たもので、比較的小規模な回路権威で処理速度の向上を
図ることができるメディアン・フィルタ回路を提供する
ことを目的としている。
［課題を解決するための手段］
上記課題を解決するため、本発明によれば、第１図の原
理ブロック図に示されるように、それぞれが或る大きさ
を指示する複数のデータＤ１〜Ｄｎを入力し、該複数の
データの１つＤｉ（ｉ・１〜ｎ）を比較データとして該
複数のデータとの間で大きさを比較する回路１と、該比
較の結果Ｃ１〜Ｃｎに基づき前記比較データの大きさが
前記複数のデータの中で何番目の順序であるかを判定す
る回路２とを具備し、該判定された順序に基づき前記複
数のデータの中間値のデータＤＩｌを決定するようにし
たことを特徴とするメディアン・フィルタ回路が提供さ
れる。
理ブロック図に示されるように、それぞれが或る大きさ
を指示する複数のデータＤ１〜Ｄｎを入力し、該複数の
データの１つＤｉ（ｉ・１〜ｎ）を比較データとして該
複数のデータとの間で大きさを比較する回路１と、該比
較の結果Ｃ１〜Ｃｎに基づき前記比較データの大きさが
前記複数のデータの中で何番目の順序であるかを判定す
る回路２とを具備し、該判定された順序に基づき前記複
数のデータの中間値のデータＤＩｌを決定するようにし
たことを特徴とするメディアン・フィルタ回路が提供さ
れる。
また、好適には、このメディアン・フィルタ回路を複数
個並列に接続し、前記複数のデータの各個と該複数のデ
ータとの間の大きさの比較を各データに関して同時に行
うように構成してもよい。
個並列に接続し、前記複数のデータの各個と該複数のデ
ータとの間の大きさの比較を各データに関して同時に行
うように構成してもよい。
上述した構成によれば、人力した複数のデータの１つ（
比較データ）に着目し、その比較データが何番目である
かを判定して中間値を決定するようにしている。つまり
、比較的簡素なハードウェア構成により、従来形におけ
る（ソフトウェア的な）ソーティング処理と同等の比較
および順序判定をメディアン・フィルタ回路臼らで行っ
ているので、処理速度の向上を図ることができる。
比較データ）に着目し、その比較データが何番目である
かを判定して中間値を決定するようにしている。つまり
、比較的簡素なハードウェア構成により、従来形におけ
る（ソフトウェア的な）ソーティング処理と同等の比較
および順序判定をメディアン・フィルタ回路臼らで行っ
ているので、処理速度の向上を図ることができる。
また、メディアン・フィルタ回路を複数個並列に接続し
た場合には、複数のデータの各個と該複数のデータとの
間で大きさの比較を各データに関して同時に行うことが
できるので、より一層、処理速度の向上が可能となる。
た場合には、複数のデータの各個と該複数のデータとの
間で大きさの比較を各データに関して同時に行うことが
できるので、より一層、処理速度の向上が可能となる。
なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
第２図には本発明の一実施例としてのメディアン・フィ
ルタ回路の全体構成が示される。
ルタ回路の全体構成が示される。
本実施例のメディアン・フィルタ回路は、画像処理シス
テムを構成する複数のボードの１つに搭載され、外部か
らシリアルに入力される画像データＤＩＮに対しレジス
タとシフトレジスタ（共に図示せず）を使用して３×３
画素のウィンドウをクロックＣＫＩに応答して切出すウ
ィンドウ切出し回路５と、クロックＣＫ２に応答して３
×３画素のウィンドウから中間値（メデイアン）を算出
してシリアルにデータＤ。ＵＴを出力するメデイアン選
択回路６と、入力データ用クロック信号ＣＫｒｙに応答
して上記クロックＣＫ１．ＣＮ３を発生すると共に出力
データ用クロック信号ＣＫｏａｙを発生するタイミング
発生回路７から構成され、全体としてノイズ除去を行う
のに使用される。
テムを構成する複数のボードの１つに搭載され、外部か
らシリアルに入力される画像データＤＩＮに対しレジス
タとシフトレジスタ（共に図示せず）を使用して３×３
画素のウィンドウをクロックＣＫＩに応答して切出すウ
ィンドウ切出し回路５と、クロックＣＫ２に応答して３
×３画素のウィンドウから中間値（メデイアン）を算出
してシリアルにデータＤ。ＵＴを出力するメデイアン選
択回路６と、入力データ用クロック信号ＣＫｒｙに応答
して上記クロックＣＫ１．ＣＮ３を発生すると共に出力
データ用クロック信号ＣＫｏａｙを発生するタイミング
発生回路７から構成され、全体としてノイズ除去を行う
のに使用される。
第３図には第２図における主要部、すなわちメデイアン
選択回路６の一構成例が示される。なお、説明の簡単化
のため、ウィンドウ切出し回路５から人力されるデータ
の数は３つ（ｐ＋〜Ｐ３）にしている。
選択回路６の一構成例が示される。なお、説明の簡単化
のため、ウィンドウ切出し回路５から人力されるデータ
の数は３つ（ｐ＋〜Ｐ３）にしている。
同図において、１１はクロックＣＫ２に応答して入力デ
ータＰ１〜Ｐ、をそれぞれ比較データＱとして順次格納
するレジスタ、１２〜１４はそれぞれクロックＣＫ２に
応答してレジスタ１１の出力データを順次シフトするレ
ジスタ、１５はレジスタ３３からのイネーブル信号に応
答してレジスタ１４の内容を格納し、中間値データＤ。
ータＰ１〜Ｐ、をそれぞれ比較データＱとして順次格納
するレジスタ、１２〜１４はそれぞれクロックＣＫ２に
応答してレジスタ１１の出力データを順次シフトするレ
ジスタ、１５はレジスタ３３からのイネーブル信号に応
答してレジスタ１４の内容を格納し、中間値データＤ。
ＬＩＴとして出力するレジスタ、２１〜２３はクロック
ＣＫ２に応答してそれぞれ入力データＰ、−Ｐ、を格納
するレジスタ、そして、２４〜２６はそれぞれレジスタ
２１〜２３の出力データＰ、〜Ｐ、とレジスタ１１の出
力データＱの大きさの比較を行うコンパレータを示す。
ＣＫ２に応答してそれぞれ入力データＰ、−Ｐ、を格納
するレジスタ、そして、２４〜２６はそれぞれレジスタ
２１〜２３の出力データＰ、〜Ｐ、とレジスタ１１の出
力データＱの大きさの比較を行うコンパレータを示す。
この場合、各コンパレータは、Ｐｉ＞Ｑ、Ｐｉ＝Ｑの条
件が成立している場合にはそれぞれの出力データ（Ｐｉ
＞Ｑ、Ｐｉ＝Ｑ）を“Ｈ”レベルにし、成立していない
場合には“Ｌ”レベルとする。
件が成立している場合にはそれぞれの出力データ（Ｐｉ
＞Ｑ、Ｐｉ＝Ｑ）を“Ｈ”レベルにし、成立していない
場合には“Ｌ”レベルとする。
さらに、２７および２８はクロックＣＫ２に応答してそ
れぞれ各コンパレータ２４〜２６の一方の出力データ（
Ｐｉ ＞ Ｑ ）および他方の出力データ（Ｐｉ＝Ｑ）
を格納するレジスタ、２９および３０はＲＯＭ、ＰＡＬ
〔登録商標〕等の記憶素子から構成され、それぞれレジ
スタ２７および２８を介して供給されるコンパレータ２
４〜２６の出力データの数（本実施例ではそれぞれＰｉ
＞ＱおよびＰｉ＝Ｑの出力データが“Ｈ”レヘルの場合
の数）を計数するカウンタ、３１はクロックＣＫ２に応
答してカウンタ２９および３０の出力データを格納する
レジスタ、３２は同しくＲＯＭ、ＰＡＬ （登録商標）
等の記憶素子から構成され、レジスタ３１を介して供給
されるカウンタ２９および３０の出力データに基づきレ
ジスタ１１内のデータが中間値であるか否かを判定する
コンパレータ、そして、３３はクロックＣＫ２に応答し
てコンパレータ３２の出力データを格納し、その内容に
応じてレジスタ１５にイネーブル信号またはディセーブ
ル信号を供給するレジスタを示す。
れぞれ各コンパレータ２４〜２６の一方の出力データ（
Ｐｉ ＞ Ｑ ）および他方の出力データ（Ｐｉ＝Ｑ）
を格納するレジスタ、２９および３０はＲＯＭ、ＰＡＬ
〔登録商標〕等の記憶素子から構成され、それぞれレジ
スタ２７および２８を介して供給されるコンパレータ２
４〜２６の出力データの数（本実施例ではそれぞれＰｉ
＞ＱおよびＰｉ＝Ｑの出力データが“Ｈ”レヘルの場合
の数）を計数するカウンタ、３１はクロックＣＫ２に応
答してカウンタ２９および３０の出力データを格納する
レジスタ、３２は同しくＲＯＭ、ＰＡＬ （登録商標）
等の記憶素子から構成され、レジスタ３１を介して供給
されるカウンタ２９および３０の出力データに基づきレ
ジスタ１１内のデータが中間値であるか否かを判定する
コンパレータ、そして、３３はクロックＣＫ２に応答し
てコンパレータ３２の出力データを格納し、その内容に
応じてレジスタ１５にイネーブル信号またはディセーブ
ル信号を供給するレジスタを示す。
この場合、コンパレータ３２によりレジスタ１１内のデ
ータが中間値であると判定された時はイネーブル信号が
出力され、それ以外の場合にはディセーブル信号が出力
される。従って、レジスタ１１に設定されたデータが中
間値であると判定された場合のみ、レジスタ１５にレジ
スタ１１の内容が格納される。
ータが中間値であると判定された時はイネーブル信号が
出力され、それ以外の場合にはディセーブル信号が出力
される。従って、レジスタ１１に設定されたデータが中
間値であると判定された場合のみ、レジスタ１５にレジ
スタ１１の内容が格納される。
なお、レジスタ１２〜１４．２７．２８．３１および３
３は本回路をバイブラインで高速に処理するために必要
なものであり、コンパレータ２４〜２６および３２の出
力データとレジスタ１１の出力データを同時に並行して
シフトさせる（データの同期をとる）機能を有している
。
３は本回路をバイブラインで高速に処理するために必要
なものであり、コンパレータ２４〜２６および３２の出
力データとレジスタ１１の出力データを同時に並行して
シフトさせる（データの同期をとる）機能を有している
。
次に、順序判定のアルゴリズムについて説明する。
Ｐ、＞Ｐｇ＞ｈであるものとする。
まず、レジスタ１１に比較データＱとしてＰｌのデータ
を設定し、そのデータＰｌの大きさが何番目であるかを
判定する。
を設定し、そのデータＰｌの大きさが何番目であるかを
判定する。
この場合、コンパレータ２４〜２６の各出力は以下の通
りである。
りである。
コンパレータ２４ ＰＩ ＞Ｑ （“Ｌ″レベルＰＩ
Ｑ （”Ｈ″レ ベルパレータ２５Ｐｚ＞Ｑ（“Ｌ”レベル）ｐｚ＝ｑ（
“ビレヘル） コンパレータ２６ Ｐｉ＞Ｑ（”Ｌ”レベル）Ｐｌ＝
Ｑ（″Ｌルベル） Ｐｉ＞Ｑが″Ｈルベルとなっている信号の数は０、Ｐｉ
＝Ｑが“Ｌ”レベルとなっている信号の数は１であるの
で、Ｐ、のデータが３つのデータＰ Ｉ” Ｐ ３の中
で一番大きいデータであることが分かる。
Ｑ （”Ｈ″レ ベルパレータ２５Ｐｚ＞Ｑ（“Ｌ”レベル）ｐｚ＝ｑ（
“ビレヘル） コンパレータ２６ Ｐｉ＞Ｑ（”Ｌ”レベル）Ｐｌ＝
Ｑ（″Ｌルベル） Ｐｉ＞Ｑが″Ｈルベルとなっている信号の数は０、Ｐｉ
＝Ｑが“Ｌ”レベルとなっている信号の数は１であるの
で、Ｐ、のデータが３つのデータＰ Ｉ” Ｐ ３の中
で一番大きいデータであることが分かる。
以下同様にして、レジスタ１１に比較データＱとしてＰ
！＋ｈのデータを順次設定し、各データの大きさがそれ
ぞれ何番目であるかを判定する。
！＋ｈのデータを順次設定し、各データの大きさがそれ
ぞれ何番目であるかを判定する。
このようにして順序判定を行った時のカウンタ２９．３
０およびコンパレータ３２のデータ内容について以下の
表に示す。
０およびコンパレータ３２のデータ内容について以下の
表に示す。
表
このように、人力データの数の回数だけレジスタ１１に
次から次へ順次入力データの値を設定し、その都度コン
パレータ２４〜２６においてデータ比較を行い、カウン
タ２９および３０においてＨ”レベルのＰｉ＞Ｑの数と
“Ｈ″レベルＰｉ＝Ｑを計数することにより、各人力デ
ータの大きさの順序を判定することができる。この動作
形態において、運が良いと（最初に設定したデータが中
間値であった場合）、最初の比較処理で中間値を検出す
ることができる。
次から次へ順次入力データの値を設定し、その都度コン
パレータ２４〜２６においてデータ比較を行い、カウン
タ２９および３０においてＨ”レベルのＰｉ＞Ｑの数と
“Ｈ″レベルＰｉ＝Ｑを計数することにより、各人力デ
ータの大きさの順序を判定することができる。この動作
形態において、運が良いと（最初に設定したデータが中
間値であった場合）、最初の比較処理で中間値を検出す
ることができる。
中間値算出の際の処理速度は、各レジスタ間に接続され
る回路素子（コンパレータおよびカウンタ）の動作遅延
時間に左右されるので、第３図実施例の場合よりも高速
の処理を必要とする時は、同図に示すメデイアン選択回
路を複数個並列に接続すればよい。
る回路素子（コンパレータおよびカウンタ）の動作遅延
時間に左右されるので、第３図実施例の場合よりも高速
の処理を必要とする時は、同図に示すメデイアン選択回
路を複数個並列に接続すればよい。
第４図にその一構成例が示される。
同図に示されるように、メデイアン選択回路を９個（６
，〜６．）並列に接続すると、９つの入力データの各個
Ｐｉ（ｉ ＝ １〜９）と該入力データＰ１〜Ｐ、との
間で大きさの比較が各データに関して同時に行われる。
，〜６．）並列に接続すると、９つの入力データの各個
Ｐｉ（ｉ ＝ １〜９）と該入力データＰ１〜Ｐ、との
間で大きさの比較が各データに関して同時に行われる。
従って、第３図に示したように次から次へ順次人力デー
タの値を設定してその都度データ比較を行う形態に比し
て、より一層、処理速度の向上を図ることができる。な
お、第４図におけるレジスタ２０は、第３図のレジスタ
１５と同様、中間値を格納するためのものである。
タの値を設定してその都度データ比較を行う形態に比し
て、より一層、処理速度の向上を図ることができる。な
お、第４図におけるレジスタ２０は、第３図のレジスタ
１５と同様、中間値を格納するためのものである。
以上説明したように本実施例（第４図の形態も含む）に
よれば、入力した複数のデータの１つに着目してそのデ
ータが何番目であるかを判定し、その判定結果に基づき
中間値を決定するようにしている。つまり、従来形に見
られたようなソーティング処理を行うことなく、メディ
アン・フィルタ回路臼らで中間値の算出を行っているの
で、処理速度の向上を図ることができる。また、ハード
ウェアの構成も比較的簡素化され、デバッグも容易とな
る。処理速度は、第３図に示すメデイアン選択回路をい
くつ組み合わせるかに依るが、パイプライン構成の（レ
ジスタ）クロックを１０ＭＨｚで使用することにより、
９つの画素データ（第５図（ａ）参照）を処理した場合
にＩ ＭＨｚの入出カレートが可能となる。
よれば、入力した複数のデータの１つに着目してそのデ
ータが何番目であるかを判定し、その判定結果に基づき
中間値を決定するようにしている。つまり、従来形に見
られたようなソーティング処理を行うことなく、メディ
アン・フィルタ回路臼らで中間値の算出を行っているの
で、処理速度の向上を図ることができる。また、ハード
ウェアの構成も比較的簡素化され、デバッグも容易とな
る。処理速度は、第３図に示すメデイアン選択回路をい
くつ組み合わせるかに依るが、パイプライン構成の（レ
ジスタ）クロックを１０ＭＨｚで使用することにより、
９つの画素データ（第５図（ａ）参照）を処理した場合
にＩ ＭＨｚの入出カレートが可能となる。
以上説明したように本発明のメディアン・フィルタ回路
によれば、比較的小規模な構成でありながら、処理速度
の向上を図ることができる。
によれば、比較的小規模な構成でありながら、処理速度
の向上を図ることができる。
第１図は本発明によるメディアン・フィルタ回路の原理
ブロック図、 第２図は本発明の一実施例としてのメディアン・フィル
タ回路の全体構成を示すブロック図、第３図は第２図に
おける主要部の回路構成を示すブロック図、 第４図は本発明の他の実施例における主要部の構成を示
すブロック図、 第５図（ａ）および（ｂ）はメディアン・フィルタの機
能を説明するための図、 である。 （符号の説明） １・・・データ比較回路、 ２・・・順序判定回路、 Ｄ、〜Ｄｎ・・・入力データ（画素データ）、Ｄｉ （
ｉ ＝ １〜ｎ）・・・比較データ（画素データ）、Ｃ
３〜Ｃｎ・・・データ比較回路の出力、Ｄｉ・・・中間
イ直（メデイアン）。 本発明によるメデイアン・フィルり回路の原理ブロック
図 本発明の一実施例としてのメデイアン ・フィルタ回路の全体構成を示すブロック図第２図 本発明の他の実施例ＶＣｋける主要部の構成を示すブロ
ック図 ＷＪ４図
ブロック図、 第２図は本発明の一実施例としてのメディアン・フィル
タ回路の全体構成を示すブロック図、第３図は第２図に
おける主要部の回路構成を示すブロック図、 第４図は本発明の他の実施例における主要部の構成を示
すブロック図、 第５図（ａ）および（ｂ）はメディアン・フィルタの機
能を説明するための図、 である。 （符号の説明） １・・・データ比較回路、 ２・・・順序判定回路、 Ｄ、〜Ｄｎ・・・入力データ（画素データ）、Ｄｉ （
ｉ ＝ １〜ｎ）・・・比較データ（画素データ）、Ｃ
３〜Ｃｎ・・・データ比較回路の出力、Ｄｉ・・・中間
イ直（メデイアン）。 本発明によるメデイアン・フィルり回路の原理ブロック
図 本発明の一実施例としてのメデイアン ・フィルタ回路の全体構成を示すブロック図第２図 本発明の他の実施例ＶＣｋける主要部の構成を示すブロ
ック図 ＷＪ４図
Claims (1)
- 【特許請求の範囲】 １、それぞれが或る大きさを指示する複数のデータ（Ｄ
＿１〜Ｄ＿ｎ）を入力し、該複数のデータの１つ（Ｄ＿
ｉ；ｉ＝１〜ｎ）を比較データとして該複数のデータと
の間で大きさを比較する回路（１）と、 該比較の結果（Ｃ＿１〜Ｃ＿ｎ）に基づき前記比較デー
タの大きさが前記複数のデータの中で何番目の順序であ
るかを判定する回路（２）とを具備し、該判定された順
序に基づき前記複数のデータの中間値のデータ（Ｄ＿ｍ
）を決定するようにしたことを特徴とするメディアン・
フィルタ回路。 ２、請求項１に記載のメディアン・フィルタ回路を複数
個並列に接続し、前記複数のデータの各個と該複数のデ
ータとの間の大きさの比較を各データに関して同時に行
うようにしたことを特徴とするメディアン・フィルタ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2068159A JPH03269682A (ja) | 1990-03-20 | 1990-03-20 | メディアン・フィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2068159A JPH03269682A (ja) | 1990-03-20 | 1990-03-20 | メディアン・フィルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03269682A true JPH03269682A (ja) | 1991-12-02 |
Family
ID=13365700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2068159A Pending JPH03269682A (ja) | 1990-03-20 | 1990-03-20 | メディアン・フィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03269682A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009503683A (ja) * | 2005-07-28 | 2009-01-29 | アナログ デバイシーズ インク | 並列中央値フィルタリングに基づいた命令を有するプロセッサおよび方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3927391A (en) * | 1975-03-25 | 1975-12-16 | Us Navy | Technique for ranking data observations |
| JPS62109171A (ja) * | 1985-11-08 | 1987-05-20 | Sumitomo Electric Ind Ltd | 中央値算出方法および回路 |
| JPS6318776A (ja) * | 1986-07-10 | 1988-01-26 | Ricoh Co Ltd | 画像処理装置 |
-
1990
- 1990-03-20 JP JP2068159A patent/JPH03269682A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS6318776A (ja) * | 1986-07-10 | 1988-01-26 | Ricoh Co Ltd | 画像処理装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4750850B2 (ja) * | 2005-07-28 | 2011-08-17 | アナログ デバイシーズ インク | 並列中央値フィルタリングに基づいた命令を有するプロセッサおよび方法 |
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