JP4750850B2 - 並列中央値フィルタリングに基づいた命令を有するプロセッサおよび方法 - Google Patents

Description

本発明は、並列中央値フィルタリングに基づいた命令を有するプロセッサおよび方法に関するものである。

中央値フィルタリングは、信号を円滑化と、インパルス雑音の抑制と、エッジの保存とのための非線形信号機能強化技術である。中央値フィルタリングは、伝達される信号の奇数要素に表示をスライドさせるものと、表示の中においてサンプルの中央値に中央サンプルを置き換えるものとで構成されている。表示の中のサンプルの中央値ｍは、表示の中の半分がｍよりも小さい値をもつとともに表示の中の他方の半分がｍよりも大きい値を持つ場合の値である。一次元中央値フィルタでは、３つのサンプルＰ１，Ｐ２，Ｐ３を持っている。その中央値は、３つのサンプルを選り分けること（ソート）と、中央値としての中央点を選定することとによって取得される。簡便な手法では、第１段階において、Ｐ２がＰ３と比較される。第２段階では、第１段階の最小値がＰ１と比較されて、第２段階の最小値がＰ_MINとされる。第３段階では、第２段階の最大値出力が第１段階の最大値と比較される。第３段階の最大値出力はＰ_MAXであるとともに、第３段階の最小値出力はＰ_MEDである。この手法の一つの欠点は、３つの段階が順次に動作するということである。この手法では中央値を得るために３サイクルの動作を必要とする。この手法の他の欠点は、パイプライン失速（stall）を引き起こす非常にパイプライン化された装置によって、それぞれの選り分け動作（２つのサンプルの間で最小値および最大値を得る）が一つ前の結果に依存し、作業を再開する前に障害命令の完了を待つためにパイプラインが停止するということである。完全な並列手段は、複数の順次動作問題を緩和するために専用ＡＳＩＣを使用するものであり、限定的な機能ハードウェアを追加して実施するが、このハードウェアは恒久的にＤＳＰに付属するものであるが時々必要とされるだけのものである。ＤＳＰに並列手段を適用する試みでは、ＦＩＲ動作およびＦＦＴ動作で生じるような乗累算動作についての最適化を追求することができない。なぜならば、典型的なＤＳＰでは、演算部に中央値フィルタが使用されており、２つのＮビット数の乗算の結果がＮビットの１つの数でメモリに記憶されるという事実のために、結果バスが入力バスの半分の幅だけあるからである。しかしながら、中央値フィルタでは、３，５…入力が単に選り分けられて、同じ数の出力をもたらす。

したがって、本発明の目的は、並列中央値フィルタリングに基づいた改良命令を有するプロセッサおよび方法を提供することである。

本発明のさらなる目的は、従来の中央値フィルタよりも高速であってＡＳＩＣまたはＦＰＧＡを追加する必要がない、並列中央値フィルタリングに基づいた改良命令を有するプロセッサおよび方法を提供することである。

本発明のさらなる目的は、２入力、１出力となっている従来の演算部バス構造と互換性がある、並列中央値フィルタリングに基づいた改良命令を有するプロセッサおよび方法を提供することである。

本発明のさらなる目的は、３タップ中央値フィルタについて２つの並列独立命令に分解する、並列中央値フィルタリングに基づいた改良命令を有するプロセッサおよび方法を提供することである。

本発明のさらなる目的は、分解された命令間のパイプライン依存関係を取り除く、並列中央値フィルタリングに基づいた改良命令を有するプロセッサおよび方法を提供することである。

本発明のさらなる目的は、並列中央値フィルタリングに必要とされる限定的な機能ハードウェアを回避することによってプロセッサの不機能エリアを低減する、並列中央値フィルタリングに基づいた改良命令を有するプロセッサおよび方法を提供することである。

本発明のさらなる目的は、従来のプロセッサの既存のハードウェア構成を使用することができる、並列中央値フィルタリングに基づいた改良命令を有するプロセッサおよび方法を提供することである。

本発明は、中央値フィルタリングに基づいた改良命令が従来の中央値フィルタよりも高速であるという認識から生じるものであり、独立パイプラインである限定的な機能ＡＳＩＣまたはＦＰＧＡを追加する必要がなく、１入力の演算部バス構造が入力をそれぞれ結合された組について大きい数と小さい数とに並列に選り分けるによって実現することができ、前記選り分けによって前記入力の最小フィルタ値と最大フィルタ値と中間フィルタ値とを決定し、１つの命令に対応して最大フィルタ値と最小フィルタ値と中央フィルタ値とのうちの少なくとも１つを提示するとともに他の命令に対応してその他の値を提示する判定回路を有効にするためにパイプライン独立分解命令を使用する。

しかしながら、本発明の対象は、他の実施形態において、上記の全ての目的を実現する必要はなく、本願の特許請求の範囲は上記目的を達成できる構成および方向に限定されるべきではない。

本発明は、中央値フィルタリングに基づいた命令を有するプロセッサであって、複数の入力を受信するとともに、それぞれ結合された入力の組を大きい数と小さい数に並列に選り分け処理するための比較回路と、前記入力の組の選り分け処理に応じて前記入力の最小フィルタ値と最大フィルタ値と中央フィルタ値とを決定する判定回路とを有する演算部と、を有することを特徴としている。プログラムシーケンサは、前記最小フィルタ値と最大フィルタ値と中央フィルタ値とのうちの少なくとも１つを提示すために前記判定回路を有効にする命令を出力する。

比較部の好適実施形態としては、入力の各組を比較するコンパレータ回路を有することとしてもよい。各コンパレータ回路は、各入力の組について減算する減算回路を有することとしてもよい。各組の大きい数および小さい数は、相互に異なる信号で示されることとしてもよい。前記判定回路は、前記異なる信号のパターンに応じて中央フィルタ値を提示する論理回路を有することとしてもよい。前記判定回路は、前記異なる信号のパターンに応じて最大フィルタ値と最小フィルタ値と中央フィルタ値とを提示する論理回路を有することとしてもよい。前記プログラムシーケンサは、一つの前記最大フィルタ値と最小フィルタ値と中央フィルタ値とを提示するために前記判定回路を有効にする一つの命令を出力するとともに、前記フィルタ値とは別の値を提示するための他の命令を出力することとしてもよい。３つの入力としてもよい。

また、本発明は、プロセッサの演算部において並列中央値フィルタリングに基づいた命令をする方法であって、それぞれ結合された入力の組を大きい値と小さい値に並列に選り分け処理するステップと、前記選り分け処理のステップに基づいて前記入力の最小フィルタ値と最大フィルタ値と中央フィルタ値とを決定するステップとを有することを特徴とする。前記最小フィルタ値と最大フィルタ値と中央フィルタ値とのうちの少なくとも１つの提示するための命令を使用する。

好適実施形態としては、一つの命令に対応して最大フィルタ値と最小フィルタ値と中央フィルタ値とのうちの少なくとも１つの提示を可能にする分解された命令と、他の命令に対応して前記のフィルタ値とは別のものの提示を可能にする分解された命令とを使用することとしてもよい。３つの入力としてもよい。

他の目的、特徴および効果は、下記の好適実施形態についての説明と添付図面から当業者は理解することができる。

本発明は、以下に開示する好適な実施形態以外の他の実施形態が可能であり、種々の方法で実施または実行することができる。このように、本発明はその用途において、以下の説明に記載され図面に例示された構造の詳細およびコンポーネントの配置に限定されるものでないことは言うまでもない。一つの実施形態が本明細書に記載されているが、本願の特許請求の範囲はその実施形態に限定されるものではない。さらに、本願の特許請求の範囲は、明確であって特定の除外、限定または放棄を表す記載がない限り、限定して解釈されるものではない。

図１は、画像１０の一部において中央値フィルタ処理されたピクセルを示している。例えば、３つのピクセル１２，１４，１６の領域またはウインドはそれぞれ値が１２０，１５０，１２５の一次元信号を表していると仮定すると、中央値は１２５であり、最小値は１２０であり、最大値は１５０である。ピクセル１８，２０，２２およびピクセル２４，２６，２８に加えてピクセル１２，１４，１６を有する二次元信号を検討する。現在、これは９個の値、すなわち１１５，１１９，１２０，１２３，１２４，１２５，１２６，１２７，１５０のウインドまたは領域で構成されている。明らかに、ここでは中央値は１２４であり、最小値は１１５であり、最大値は１５０である。

図２の中央値フィルタ３０のような従来の中央値フィルタは、入力Ｐ１，Ｐ２，Ｐ３を受信するための３つの入力タップを持っており、通常は、最小値、中央値、最大値の３つの出力を得るための３つの論理状態またはノード３２，３４，３６を有する。ノード３２は、先ず、最小値および最大値を決定するだめに入力Ｐ２とＰ３を比較する。最小値はノード３４に出力され、ノード３４が入力Ｐ１と前記最小値とを比較してさらに最小値を決定し、この最小値がフィルタの最小値として出力され、ノード３４の最大値出力はノード３２からの最大値出力とともにノード３６において処理される。ノード３６の最大値出力はフィルタの最大値出力である。ノード３６の最小値出力はフィルタの中央値出力である。この従来の手法においける一つの問題は、３サイクルの動作をすることである。ノード３４は、ノード３２の動作結果を受信するまで動作することができない。ノード３６は、ノード３４およびノード３２の動作結果を受信するまで動作することができない。

本発明によれば、入力の所定数は、例えば、３つは、予測可能なソート・パターンの数となり、最小値、中央値および最大値の位置にある入力Ｐ１，Ｐ２，Ｐ３の異なるソート・パターンをそれぞれ表している、と理解される。これは、図３の真理値表として示すことができる。この真理値表は、３つの入力で生じることができる３つの比較結合組
Ｐ１＞Ｐ２；Ｐ１＞Ｐ３；Ｐ２＞Ｐ３を表す３つの列３８，４０，４２を有する。３つの入力では８つの可能な組み合わせがある。列３８，４０，４２の一つのチェックマークは、列の上端の定理が真であることを示す。例えば、Ｐ１がＰ２よりも大きいことが真であり、Ｐ１がＰ３よりも大きいことが真であり、Ｐ２がＰ３よりも大きいことが真であるので、第１行では全てチェックされている。それらの３つの条件の全てが真であるとき、列４４に示すように、Ｐ３が最小値になり、Ｐ２が中央値になり、Ｐ１が最大値になることが既知となっている。下側への次の行では、列３８および列４０がチェックされており、列４２はダッシュとなっている。前記ダッシュは、Ｐ２がＰ３よりも大きくなく、それとは反対にＰ３がＰ２よりも大きいことを意味している。そして、Ｐ１がＰ２よりも大きく、Ｐ１がＰ３よりも大きく、Ｐ２がＰ３よりも大きくない、ことを条件として、列４４において示された最小値出力、中央値出力および最大値出力がそれぞれＰ２，Ｐ３およびＰ１となり、その他、３つの条件についての８つの可能な組み合わせがある。図３の真理値表は、決定列４４が８つの可能な組み合わせの全てが適切なものではないことを示している。例えば、Ｐ１＞Ｐ２かつＰ３＞Ｐ１である場合、Ｐ２＞Ｐ３とはならないので、第３行のＰ１＞Ｐ２，Ｐ３＞Ｐ１，Ｐ２＞Ｐ３は適切ではない。

図４は、本発明について実現した一つの実施例を示している。ここで、演算部５０は、比較回路５２を有する中央値フィルタ５１を有している。比較回路５２は、入力の各組に対して１つのコンパレータを備えている。それらのコンパレータは、例えば、入力のそれぞれ可能な組み合わせの組Ｐ１Ｐ２；Ｐ１Ｐ３；Ｐ２Ｐ３のそれぞれに対して１つの減算器５４，５６，５８としてもよい。前記の比較を実現できる多くの各種方法があるが、この場合は減算器を使用しており、減算の信号を出力することによって簡便に達成することができる。例えば、減算器５４が＋信号を出力する場合、Ｐ１がＰ２よりも大きく、−信号を出力する場合、Ｐ２がＰ１よりも大きい。これらの＋および−信号は、３つの減算器５４，５６，５８の全てから判定回路、論理回路６０，６２，６４へ出力される。これらの減算器および論理回路は、最小値、中央値および最大値を特定する判定回路である。論理回路が図３の真理値表から明らかなパターンを認識したとき、対応するＭＵＸ６６，６８，７０が入力Ｐ１，Ｐ２，Ｐ３のうちの適切な１つを通過させる。例えば、図３の真理値表の第１行が真である場合、すなわち、減算器５４，５６，５８のそれぞれが＋信号を出力しているとき、論理回路６０はＭＵＸ６６において入力Ｐ１を通過させるが入力Ｐ２およびＰ３は通過させず、論理回路６２はＭＵＸ６８において入力Ｐ２を通過させるが入力Ｐ１およびＰ３は通過させず、論理回路６４はＭＵＸ７０において入力Ｐ１を通過させるが入力Ｐ２およびＰ３は通過させない。論理回路６２はＭＵＸ６８において入力Ｐ２を通過させるが入力Ｐ１およびＰ３は通過させず、論理回路６４はＭＵＸ７０において入力Ｐ１を通過させるが入力Ｐ２およびＰ３は通過させない。本手段の重要な利点は、演算部５０において入力Ｐ１，Ｐ２，Ｐ３の状態に即座になり、出力をＭＵＸ６６，６８，７０から即座に発生させることができることであり、３サイクルの従来の装置に比較して１サイクル必要とされる点である。３サイクルの従来の装置に比較して１サイクル必要とされる点である。

第２の課題は、演算部５０の動作において命令を分解することによって、１つよりも多くのサイクルのコストだけを扱うことができることである。この課題は、一般に、殆どのプロセッサの演算部が入力バスのサイズの半分しかない結果バスを持っているという事実から生じる。通常、例えば、入力バスは、１つの１６ビット結果をもたらす乗算のために２つの１６ビット数に対応している。しかしながら、本実施形態では、４ビット、８ビット、１６ビット…のどのようなサイズの３つの入力がソートされても３つの同様な出力がもたらされる。この課題を解決するために、本発明は、２つのパイプライン独立命令に中間値フィルタ命令を分解する。

これは、図５および図６に図示されている。第１命令は図５の演算部５０に出力される。第１命令は、減算器５４，５６，５８と論理回路６０，６２，６４とＭＵＸ６６，７０とを動作させるが、その結果、ＭＵＸ６６，７０のみが例えば最小値信号および最大値信号のみを通過させる。第２命令は、中間値信号を出力させるために、図６のＭＵＸ６０を有効にする。いずれの命令が出力のいずれを通過させるかは重要なことではない。どちらかの命令が最小値出力と中央値出力と最大値出力のうちの２つを出力させ、他の命令が残りの１つを出力させる。その結果、出力が演算部の出力バスに対応して交互に配置される。

このように図１のものとは異なるが、図２，図３，図４，図５，図６についての説明の全てにおいて、本発明に係る中央値フィルタは３入力状態のみに応答するが、これは本発明を限定するものではなく、プロセッサの演算部で実施されるような複数の中央値フィルタを使用するために、いかなる入力数でも取り扱うことができる。例えば、図７に示すように、４つの中央値フィルタ５１ａ−５１ｄの全てがプロセッサの演算部５０に実装されている。中央値フィルタ５１ａは、入力Ｐ１，Ｐ２，Ｐ３を選り分けて、中央値フィルタ５１ｂに最大値出力を出力し、最小値出力および中央値出力を中央値フィルタ５１ｃに出力する。中央値フィルタ５１ｂは、他方の２つの入力Ｐ４，Ｐ５とともに中央値フィルタ５１ａの最大値出力を選り分けて、中央値フィルタ５１ｃに最小値出力を出力し、中央値フィルタ５１ｄに中央値出力を出力する。中央値フィルタ５１ｃは、中央値フィルタ５１ａの最小値出力および中央値出力とともに中央値フィルタ５１ｂの最小値出力を選り分けて、中央値フィルタ５１ｄに中央値出力および最大値出力とを出力する。また中央値フィルタ５１ｄは、中央値フィルタ５１ｂから中央値出力を受信して、中央値フィルタの値Ｍｅｄを生成して中央値出力として出力する。次に、図８に示す更なる実施形態では、６つのフィルタ５１ａ−５１ｆを使用して、７つの入力Ｐ１−Ｐ７に対処する装置が示されている。また、図９では、７つの中間値フィルタ５１ａ−５１ｇを使用する９つの入力の装置が示されている。いずれの場合にも、中央値フィルタは特定の動作に必要な出力のみを出力するように示されているが、それぞれが最小値出力と中央値出力と最大値出力とを出力することができる。

本発明に係る中央値フィルタは、フロセッサの演算部において、上記のように実施することができる。そのようなプロセッサは、デジタル信号プロセッサ１１０を有するものとして図１０に示されている。デジタル信号プロセッサ１１０は、１つ以上のデータアドレス生成器１１４，１１１６を持つアドレス部１１２を有している。前記プロセッサは、例えばプログラムシーケンサ１１８および１つ以上の演算部１２０などから構成されている制御部を有している。演算部１２０は、論理演算部１２２、乗算／累算器１２４、シフタ１２６など多数の回路を有している。通常、デジタル信号プロセッサの中には、２つ、４つまたはそれ以上の演算部が構成されている。デジタル信号プロセッサは、メモリバス１２８を介して、レベル１（Ｌ１）メモリ１３０または増設メモリ１３８のような１つ以上の記憶装置に接続されている。レベル１（Ｌ１）メモリ１３０は、プログラムメモリ１３２とデータメモリ１３４とを有している。メモリ１３０は、通常、非常に高速でかつ非常に高価なレベル１メモリとしてもよい。メモリ１３６は、それほど高価でなくかつ低速のレベル３（Ｌ３）メモリとしてもよい。ＤＳＰ１１０が１ＧＨｚ以上で動作しているとき、動作の完了に１サクイル以上を必要とするアドレス部および演算部に対して、動作サイクルが非常に高速である。ＤＳＰ１１０の処理能力および機能を改良するためには、通常、パイプラン化される。

パイプラインに依存する第３の課題は、中央値フィルタ命令を２つの並列パイプライン独立命令に分解することによって取り組むことができる。パイプライン化動作では、前命令の結果とその後の命令の結果との間に依存関係がないとき、プロセッサの全てに渡る並列構成ブロックのパイプライン効率が維持される。しかしながら、上記のような依存関係がある場合、作業を再開する前に障害命令の完了を待つためにパイプラインが停止して、パイプライン失速が生じる。本実施形態のプロセッサは、全般的にデジタル信号プロセッサとして説明しているが、本発明は必ずしもこれに限定されるものではなく、コントローラ、ＭＩＰＳ、ＡＲＭまたはあらゆる他の適当なプロセッサを使用することができる。本発明に係るプログラムシーケンサ１１８を介して動作する分解命令は、下記の数１のように表される。

本発明は、上記で示されたまたは示唆された特定のハードウェアに限定されず、図１１の処理プログラムで実施される方法であって、それぞれ結合された組について大および小に、並列にソートをする（ステップ２００）、ソートに基づいて、最大フィルタ値と最小フィルタ値と中間フィルタ値とを決定する（ステップ２０２）を包含する。最終的分解命令は、最大値と最小値と中間値とのうちの１つまたは２つを抽出するためにステップ２０４で適用され、第２分解命令は、最大フィルタ値と最小フィルタ値と中間フィルタ値とのうちの他の残りの２つまたは１つを抽出するためにステップ２０６で適用される。

本発明の具体的な特徴は、他でもなくいくつかの図面に示されたが、これは、それぞれの特徴が本発明に係る他の特徴のいずれか又は全てと結び付けられ得るように、便宜上のみのためである。本明細書中で用いられたような「包含する」、「有する」、「持つ」および「構成された」という語は、広範囲かつ包括的に解釈されるべきであり、いかなる物理的な相互関係に限定されない。その上、本願で開示されたいかなる実施形態も唯一の可能な実施形態として受け取られるべきではない。

さらに、本願の出願中において提示された如何なる修正も、本願につき出願された願書における特許請求の範囲に提示された請求項の要素を否認するものではない。当業者は、本願の全ての可能な均等物を包含する特許請求の範囲の文言に係る発明について、容易に想到できるものではない。多くの均等物がその変形時点において予測可能であり、本発明の範囲に該当する（どちらかといえば）。変形の基礎となる原理は、多くの均等物に付随的な関係を持っているにすぎないものといえる。および／または、特許請求の範囲の要素についてのあらゆる変形のための特定の実体のない置換を説明することについては、出願人が予測できないことについて、多くの他の根拠がある。

本願の特許請求の範囲に入る他の実施形態は、当業者が見出すことができる。

中央値フィルタ処理されたピクセル領域の拡大概略図である。 従来技術における３入力中央値フィルタの概略図である。 ３入力中央値フィルタにおける最大、中央、最小について８つの取り得るパターンをもつ真理値表である。 本発明に係る中央値フィルタとして機能するプロセッサにおける演算部の部分を示す概略図である。 図４と同様の図であって、従来のプロセッサにおける出力バスに限定して対応する分解された命令について独立パイプラインを使用する２つのステップを示している。 図４と同様の図であって、従来のプロセッサにおける出力バスに限定して対応する分解された命令について独立パイプラインを使用する２つのステップを示している。 ５入力のウインドまたは近隣をフィルタリングする本発明に係る図４と同様の中央値フィルタを示す概略ブロック図である。 ７入力のウインドまたは近隣をフィルタリングする本発明に係る図４と同様の中央値フィルタを示す概略ブロック図である。 ９入力のウインドまたは近隣をフィルタリングする本発明に係る図４と同様の中央値フィルタを示す概略ブロック図である。 本発明の実施形態に係るプログラムシーケンサおよび演算部を示すプロセッサの概要図である。 本発明の方法を示すブロック図である。

符号の説明

５０ 演算部
５１ 中央値フィルタ
５２ 比較回路
５４，５６，５８ 減算器
６０，６２，６４ 論理回路
６６，６８，７０ ＭＵＸ

Claims (16)

1. 並列中央値フィルタリングに基づいた命令を有するプロセッサであって、
   前記プロセッサは、
   複数の入力を受信する演算部と、
   プログラムシーケンサと
   を有し、
   前記演算部は、
   (i)それぞれ結合された入力の組を大きい数と小さい数に並列に選り分け処理するための比較回路と、
   (ii)前記入力の組の選り分け処理に応じて前記入力の最小フィルタ値と最大フィルタ値と中央フィルタ値とを決定する判定回路と
   を有し、
   前記プログラムシーケンサは、少なくとも２つのパイプライン独立命令を出力し、
   前記少なくとも２つのパイプライン独立命令は、前記最小フィルタ値と最大フィルタ値と中央フィルタ値とについての部分集合を、第１サイクルで、提示するために前記判定回路を有効にする第１命令と、前記第１サイクルで示されなかった前記最小フィルタ値と最大フィルタ値と中央フィルタ値とのうちの少なくとも１つを、第２サイクルで、提示するために前記判定回路を有効にする第２命令と、を有する
   ことを特徴とする並列中央値フィルタリングに基づいた命令を有するプロセッサ。
2. 前記比較回路は、前記入力の各組を比較するコンパレータ回路を有する請求項１に記載された並列中央値フィルタリングに基づいた命令を有するプロセッサ。
3. 各前記コンパレータ回路は、各入力の組について減算する減算回路を有する請求項２に記載された並列中央値フィルタリングに基づいた命令を有するプロセッサ。
4. 各組の大きい数および小さい数は、異なる信号で示される請求項３に記載された並列中央値フィルタリングに基づいた命令を有するプロセッサ。
5. 前記判定回路は、前記異なる信号のパターンに応じて中央フィルタ値を提示する論理回路を有する請求項１に記載された並列中央値フィルタリングに基づいた命令を有するプロセッサ。
6. 前記判定回路は、前記異なる信号のパターンに応じて最大フィルタ値と最小フィルタ値と中央フィルタ値とを提示する論理回路を有する請求項１に記載された並列中央値フィルタリングに基づいた命令を有するプロセッサ。
7. 前記命令は、パイプライン独立演算をさせるものである請求項１に記載された並列中央値フィルタリングに基づいた命令を有するプロセッサ。
8. ３つの入力がある請求項１に記載された並列中央値フィルタリングに基づいた命令を有するプロセッサ。
9. プロセッサの演算部において並列中央値フィルタリングに基づいた命令をする方法であって、
   前記方法は、
   それぞれ結合された入力の組を大きい値と小さい値に並列に選り分け処理するステップと、
   前記選り分け処理のステップに基づいて前記入力の最小フィルタ値と最大フィルタ値と中央フィルタ値とを決定するステップと、
   前記最小フィルタ値と最大フィルタ値と中央フィルタ値とについての部分集合の提示を、第１サイクルで、可能にするために第１命令を使用するステップと、
   前記第１サイクルで示されなかった前記最小フィルタ値と最大フィルタ値と中央フィルタ値の提示を、第２サイクルで、可能にするために第２命令を使用するステップと
   を有し、
   前記第２命令は、前記第１命令からパイプライン独立となっていることを特徴とするプロセッサの演算部において並列中央値フィルタリングに基づいた命令をする方法。
10. ３つの入力がある請求項９に記載されたプロセッサの演算部において並列中央値フィルタリングに基づいた命令をする方法。
11. 前記複数の入力を受信するための入力バスの幅は、前記最小フィルタ値と最大フィルタ値と中央フィルタ値とを提示するための出力バスの幅の２倍である請求項１に記載された並列中央値フィルタリングに基づいた命令を有するプロセッサ。
12. 前記部分集合は、前記最小フィルタ値と最大フィルタ値と中央フィルタ値とにおける１つを含む請求項１に記載された並列中央値フィルタリングに基づいた命令を有するプロセッサ。
13. 前記部分集合は、前記最小フィルタ値と最大フィルタ値と中央フィルタ値とにおける２つを含む請求項１に記載された並列中央値フィルタリングに基づいた命令を有するプロセッサ。
14. 複数の演算部をさらに有する請求項１に記載された並列中央値フィルタリングに基づいた命令を有するプロセッサ。
15. 前記第１命令および前記第２命令は、演算部に使用される請求項９に記載されたプロセッサの演算部において並列中央値フィルタリングに基づいた命令をする方法。
16. 前記第１命令は第１演算部に使用され、前記第２命令は第２演算部に使用される請求項９に記載されたプロセッサの演算部において並列中央値フィルタリングに基づいた命令をする方法。

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