CN101236964A - 具有开关元件和两个二极管的半导体装置 - Google Patents

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Abstract

本发明的半导体装置(50)具有晶体管(T)、二极管(D1)、二极管(D2)。晶体管(T)的集电极(C)与二极管(D1)的阴极(K1)电连接。晶体管(T)的集电极(C)与二极管(D2)的阴极(K2)电连接，并且，晶体管(T)的发射极(E)与二极管(D2)的阳极(A2)电连接。二极管(D1)与二极管(D2)形成在同一衬底上。由此，可以谋求小型化以及减少制造步骤。

Description

具有开关元件和两个二极管的半导体装置
技术领域
本发明涉及半导体装置，特别涉及具有电流型反相器(current sourceinverter)的开关元件和以防止该开关元件破坏为目的而设置的两个二极管的半导体。
背景技术
反相器具有将直流电变换为交流电的功能、或者变换交流电的振幅、频率或相位的功能，应用于电动机控制、电源装置、放电灯稳定器等极其广泛的用途。反相器中具有作为电压源进行工作的电压型反相器和作为电流源进行工作的电流型反相器。
参照图14，电流型反相器100具有：交流电源AC；开关元件SW1～SW4；负载L。开关元件SW1以及开关元件SW2串联连接，开关元件SW3以及开关元件SW4串联连接。并且，开关元件SW1以及SW2的组与开关元件SW3以及SW4的组相对交流电源并联连接。负载L以连接开关元件SW1以及SW2之间的点和开关元件SW3以及SW4之间的点的方式进行配置。在电流型反相器100中，通过控制各个开关元件SW1～SW4的接通、断开来适当地变换来自交流电源AC的交流电，并施加给负载L。
作为电流型反相器100的开关元件SW1～SW4，存在使用IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)、双极型晶体管、或者场效应晶体管等的晶体管的情况。若向晶体管施加反向电压(集电极电位高于发射极电位的电压)，则有可能破坏晶体管。因此，为防止向开关元件SW1～SW4施加反向电压，相对开关元件串联连接反向阻塞二极管(reverse blocking diode)。反向阻塞二极管的阴极与开关元件的集电极连接、或者阳极与开关元件的发射极连接。
此外，在利用反向阻塞二极管截断反向电压时，开关元件中瞬间流过反向电流(恢复电流)，由于因该恢复电流而产生的反向电压，也可能破坏开关元件。因此，为了不使开关元件SW1～SW4中流过恢复电流，相对开关元件并联连接恢复电流保护二极管。恢复电流保护二极管的阴极与开关元件的集电极连接，并且，阳极与开关元件的发射极连接。由此，恢复电流不流过开关元件而流向恢复电流保护二极管。
而且，A中公开了对反向阻塞二极管与回流二极管(circulationdiode)的对进行封装的技术。此外，在B以及C中公开了现有的反相器的电路结构。
A：特开昭62-210858号公报
B：佐野曙见等、“IGBTを用いた誘導加熱用電流形インバ一ダ”、電興技報、No.28、1994、第54页～59页
C：K.Nishida，et al.，“NOVEL CURRENT CONTROL SCHEME WITHDEADBEAT ALGORITHM AND ADAPTIVE LINE ENHANCER FORTHREE-PHASE CURRENT-SOURCE ACTIVE POWER FILTER”，IEEEIndustry Applications Conference 36th Annual Meeting，2001
在电流型反相器100中，如上所述，反向阻塞二极管以及恢复电流保护二极管连接在各开关元件SW1～SW4上。因此，在电流型反相器100的模块中，需要分别设置形成有反向阻塞二极管的半导体芯片和形成有恢复电流保护二极管的半导体芯片的空间，存在电流型反相器100的模块变大的问题。此外，制造电流型反相器100的模块时，需要制造反向阻塞二极管的步骤和制造恢复电流保护二极管的步骤，存在制造步骤增多的问题。
这些问题不限于电流型反相器100的模块，是具有使反向元件二极管以及恢复电流保护二极管与开关元件连接的结构的半导体装置中普遍产生的问题。
发明内容
本发明的目的在于提供一种可谋取小型化以及减少制造步骤的半导体装置。
本发明的半导体装置具有开关元件、第1二极管、第2二极管。开关元件的集电极与第1二极管的阴极电连接，或者开关元件的发射极与第1二极管的阳极电连接。开关元件的集电极与第2二极管的阴极电连接，并且，开关元件的发射极与第2二极管的阳极电连接。第1二极管与第2二极管形成在同一衬底上。
根据本发明的半导体装置，因为第1二极管与第2二极管形成在同一衬底上，所以，与第1二极管和第2二极管形成在不同的衬底上的情况相比，可减少衬底的枚数。其结果是，可降低衬底的占有面积，可谋求半导体装置的小型化。此外，能够一次制造两个二极管，能够谋求减少半导体装置的制造步骤。
附图说明
图1是本发明的实施方式1的半导体装置的电路图。
图2是表示本发明的实施方式1的半导体装置的结构的上面图。
图3是沿图2的III-III线的剖面图。
图4是表示本发明的实施方式2的半导体装置的结构的剖面图。
图5是表示本发明的实施方式3的半导体装置的结构的剖面图。
图6是表示本发明的实施方式4的半导体装置的结构的剖面图。
图7是表示本发明的实施方式5的半导体装置的结构的剖面图。
图8是本发明的实施方式6的半导体装置的电路图。
图9是表示本发明的实施方式6的半导体装置的结构的剖面图。
图10是表示本发明的实施方式7的半导体装置的结构的剖面图。
图11是表示本发明的实施方式8的半导体装置的结构的剖面图。
图12是表示本发明的实施方式9的半导体装置的结构的剖面图。
图13是表示本发明的实施方式10的半导体装置的结构的剖面图。
图14是概略地表示电流型反相器的电路结构的图。
具体实施方式
以下，基于附图对本发明的实施方式进行说明。
实施方式1
参照图1，本实施方式的半导体装置50例如是用作图14所示的电流型反相器100的开关元件SW1～SW4的半导体装置，具有作为开关元件的晶体管T、作为第1二极管的二极管D1、作为第2二极管的二极管D2。二极管D1配置在晶体管T的图中上部，二极管D2配置在晶体管T的图中右侧。二极管D1具有阳极A1以及阴极K1，阴极K1与晶体管T的集电极C电连接。二极管D2具有阳极A2以及阴极K2，阳极A2与晶体管T的发射极E电连接，阴极K2与晶体管T的集电极C电连接。作为晶体管T，例如使用IGBT、双极型晶体管或场效应晶体管等。
参照图1以及图2，由两个衬底S 1以及S2构成半导体装置50。二极管D1以及D2形成在同一衬底S1上，晶体管T形成在衬底S2上。例如，衬底S1以及S2利用引线接合等彼此电连接。而且，半导体装置50也可以与交流电源等其他的模块电连接，衬底S1以及S2也可以是同一衬底。
参照图3，半导体装置50具有：n型杂质区域1(一个杂质区域)；P型杂质区域4以及6；导电层21以及22；导电层30；绝缘层18。在衬底S1内形成n型杂质区域1，在衬底S1的上表面的n型杂质区域1内形成p型杂质区域4以及6。p型杂质区域4以及6彼此分离，仅隔开n型杂质区域1而邻接。在衬底S1的上表面上形成绝缘层18，以覆盖绝缘层18的一部分的方式形成导电层21以及22。导电层21以及22彼此分离。与绝缘层18上的空间相比，导电层21形成在图中右侧，与p型杂质区域4接触。与绝缘层18上的空间相比，导电层22形成在图中左侧，与p型杂质区域6接触。在衬底S1的图中下侧形成导电层30。
参照图1～图3，在半导体装置50中，n型杂质区域1成为二极管D1的阴极区域(第1阴极区域)以及二极管D2的阴极区域(第2阴极区域)。此外，p型杂质区域4成为二极管D1的阳极区域(第1阳极区域)，p型杂质区域6成为二极管D2的阳极区域(第2阳极区域)。此外，导电层21成为二极管D1的阳极A1，导电层22成为二极管D2的阳极A2，导电层30成为二极管D1以及D2的共同的阴极K1、K2。并且，未图示，但是，导电层22与晶体管T的发射极E电连接，导电层30与晶体管T的集电极C电连接。
而且，所谓“阳极区域”意思是起到二极管的阳极的作用的杂质区域，所谓“阴极区域”意思是起到二极管的阴极的作用的杂质区域。
本实施方式的半导体装置50具有晶体管T、二极管D1、二极管D2。晶体管T的集电极C与二极管D1的阴极K1电连接。晶体管T的集电极C与二极管D2的阴极K2电连接，并且，晶体管T的发射极E与二极管D2的阳极A2电连接。二极管D1与二极管D2形成在同一衬底S1上。
按照本实施方式的半导体装置50，因为二极管D1与二极管D2形成在同一衬底S1上，所以，与二极管D1与二极管D2形成在不同的衬底上的情况相比，可以减少衬底的枚数。其结果是，可减少衬底的占有面积，可谋求半导体装置的小型化。此外，能够一次制造两个二极管D1以及D2，可谋求减少半导体装置的制造步骤。
此外，在半导体装置50中，二极管D1在衬底S1内具有p型杂质区域4与n型杂质区域1，二极管D2在衬底S1内具有p型杂质区域6与n型杂质区域1。由n型杂质区域1形成二极管D1以及D2的各自的阴极区域。
由此，二极管D1以及D2的阴极区域被共用，所以，可谋求半导体装置的小型化，可谋求减少半导体装置的制造步骤。
此外，在半导体装置50中，p型杂质区域4以及6彼此分离，并且，都形成在衬底S1的上表面的n型杂质区域1内。
由此，可在衬底S1的上表面形成二极管D1的阳极A1以及二极管D2的阳极A2。
并且，在半导体装置50中，p型杂质区域4与杂质区域6仅隔开n型杂质区域1而相邻。
因此，平面观察时的二极管D1的阳极A1与二极管D2的阳极A2的距离变小，可谋求半导体装置的小型化。
实施方式2
参照图4，在本实施方式的半导体装置50中，在p型杂质区域4与p型杂质区域6之间的n型杂质区域1内，分别形成多个p型杂质区域8a、8b(其他杂质区域)。多个p型杂质区域8a、8b分别形成在衬底S1的上表面。
而且，除此之外的半导体装置50的结构以及电路与如图1～图3所示的实施方式1中的半导体装置的结构以及电路相同，所以，相同的构件付以相同的个符号，不进行重复说明。
本实施方式的半导体装置50还具有形成在p型杂质区域4与p型杂质区域6之间的n型杂质区域1内的多个p型杂质区域8a、8b。
按照本实施方式的半导体装置50，可得到与实施方式1的半导体装置相同的效果。而且，p型杂质区域8a、8b起到保护环(guard ring)的作用。即，在施加反向电压时，耗尽层从各p型杂质区域8a、8b与n型杂质区域1的边界扩大到n型杂质区域1内。其结果是，可利用该耗尽层抑制向各p型杂质区域4以及6与n型杂质区域1的边界的电场集中，可提高半导体装置50的耐压。
而且，形成在p型杂质区域4与p型杂质区域6之间的p型杂质区域8a、8b的数目是任意的，可以形成一个p型杂质区域，也可以形成3个以上的p型杂质区域。
实施方式3
参照图5，在本实施方式的半导体装置50中，在p型杂质区域4与p型杂质区域6之间的n型杂质区域1内形成绝缘层19(沟槽)。绝缘层19从绝缘层18向图中下方延伸。绝缘层18以及19可一体形成。
而且，除此之外的半导体装置50的结构以及电路与图1～图3所示的实施方式1的半导体装置的结构以及电路相同，所以，对于相同的构件付以相同符号，不进行重复说明。
本实施方式的半导体装置50还具有形成在p型杂质区域4与p型杂质区域6之间的n型杂质区域1内的绝缘层19。
按照本实施方式的半导体装置50，可以得到与实施方式1的半导体装置相同的效果。此外，由于p型杂质区域4与p型杂质区域6之间的电流路径变长，所以，能够抑制p型杂质区域4与p型杂质区域6之间的击穿现象，能够提高半导体装置50的耐压。
实施方式4
参照图6，本实施方式的半导体装置51与图3所示的实施方式1中的半导体装置不同点在于衬底S1内的结构。
半导体装置51具有：p型杂质区域10；n型杂质区域11(一个杂质区域)；p型杂质区域12；导电层21以及22；导电层30；绝缘层18。在衬底S1的下表面形成p型杂质区域10，在p型杂质区域10上形成n型杂质区域11。在衬底S1的上表面的n型杂质区域11内形成p型杂质区域12。在衬底S1的上表面形成绝缘层18，以覆盖绝缘层18的一部分的方式形成导电层22以及30。导电层22以及30彼此分离。与绝缘层18上的空间相比，导电层22形成在图中左侧，并与p型杂质区域12接触。与绝缘层18上的空间相比，导电层30形成在图中右侧，并与n型杂质区域11接触。在衬底S1的图中下侧形成导电层21。
参照图1、图2以及图6，在半导体装置51中，n型杂质区域11成为二极管D1的阴极区域(第1阴极区域)以及二极管D2的阴极区域(第2阴极区域)。此外，p型杂质区域10成为二极管D1的阳极区域(第1阳极区域)，p型杂质区域12成为二极管D2的阳极区域(第2阳极区域)。此外，导电层21成为二极管D1的阳极A1，导电层22成为二极管D2的阳极A2，导电层30成为二极管D1以及D2的共同的阴极K1、K2。并且，虽然未图示，但是，导电层22与晶体管T的发射极E电连接，导电层30与晶体管T的集电极C电连接。
而且，半导体装置51的电路以及上表面的结构与图1以及图2所示的实施方式1的半导体装置的电路以及上表面的结构相同。
在本实施方式的半导体装置51中，在衬底S1的下表面形成p型杂质区域10，并在衬底S1的上表面形成p型杂质区域12。
按照本实施方式的半导体装置51，可得到与实施方式1的半导体装置相同的效果。此外，可在衬底S1的下表面形成二极管D1的阳极A1，并且，可在衬底S1的上表面形成二极管D2的阳极A2。
实施方式5
参照图7，本实施方式的半导体装置51还具有绝缘层19。绝缘层19形成在p型杂质区域10与n型杂质区域11之间，在导电层30的正下方，向图中上方延伸，并与导电层30接触。利用绝缘层19，n型杂质区域11被电分离为n型杂质区域11a与n型杂质区域11b。即，从导电层21朝向导电层30的二极管D1的电流路径P1、和从导电层22朝向导电层30的二极管D2的电流路径P2被电分离。
而且，除此之外的半导体装置51的结构以及电路与图6所示的实施方式4的半导体装置的结构以及电路相同，所以，对于相同构件付以相同符号，不进行重复说明。
本实施方式的半导体装置51还具有：导电层30，以与n型杂质区域11接触的方式形成在衬底S1的上表面上；导电层21，以与p型杂质区域10接触的方式形成在衬底S1的下侧；导电层22，以与p型杂质区域12接触的方式形成在衬底S1的上表面。从导电层21朝向导电层30的二极管D1的电流路径P1、和从导电层22朝向导电层30的二极管D2的电流路径P2被电分离。
按照本实施方式的半导体装置51，可得到与实施方式4的半导体装置相同的效果。此外，可抑制p型杂质区域10与p型杂质区域12之间的击穿现象，可提高半导体装置51的耐压。
实施方式6
参照图8，本实施方式的半导体装置52的电路与图1所示的实施方式1～5的半导体装置的电路不同点在于二极管D1的连接位置。具体地说，二极管D1的阳极A1与晶体管T的发射极E电连接，二极管D1的阴极K1不与晶体管T的集电极C电连接。
参照图9，半导体装置52具有：p型杂质区域2(一个杂质区域)；n型杂质区域3以及5；导电层31以及32；导电层20；绝缘层18。在衬底S1内形成p型杂质区域2，在衬底S1的上表面的p型杂质区域2内形成n型杂质区域3以及5。n型杂质区域3以及5彼此分离，仅隔开p型杂质区域2而邻接。在衬底S1的上表面形成绝缘层18，并以覆盖绝缘层18的一部分的方式形成导电层31以及32。导电层31以及32彼此分离。与绝缘层18上的空间相比，导电层31形成在图中右侧，并与n型杂质区域3接触。与绝缘层18上的空间相比，导电层32形成在图中左侧，并与n型杂质区域5接触。在衬底S1的图中下侧形成导电层20。
而且，半导体装置52的上表面的结构与图2所示的实施方式1的半导体装置的上表面结构相同。
参照图1、图2以及图9，在半导体装置52中，p型杂质区域2成为二极管D1的阳极区域(第1阳极区域)以及二极管D2的阳极区域(第2阳极区域)。此外，n型杂质区域3成为二极管D1的阴极区域(第1阴极区域)，n型杂质区域5成为二极管D2的阴极区域(第2阴极区域)。此外，导电层31成为二极管D1的阴极K1，导电层32成为二极管D2的阴极K2，导电层20成为二极管D1以及D2的共同的阳极A1、A2。并且，虽然未图示，但是，导电层32与晶体管T的集电极C电连接，导电层20与晶体管T的发射极E电连接。
本实施方式的半导体装置52具有晶体管T、二极管D1、二极管D2。晶体管T的发射极E与二极管D1的阳极A1电连接。晶体管T的集电极C与二极管D2的阴极K2电连接，并且，晶体管T的发射极E与二极管D2的阳极A2电连接。二极管D1与二极管D2形成在同一个衬底S1上。
按照本实施方式的半导体装置52，可得到与实施方式1的半导体装置50相同的效果。
此外，在半导体装置52中，二极管D1在衬底S1内具有p型杂质区域2与n型杂质区域3，二极管D2在衬底S1内具有p型杂质区域2与n型杂质区域5。由p型杂质区域2形成二极管D1以及二极管D2的各阳极区域。
由此，二极管D1以及D2的阳极区域共用，所以，可谋求半导体装置的小型化，可谋求减少半导体装置的制造步骤。
此外，在半导体装置52中，n型杂质区域3以及5彼此分离，并且，都形成在衬底S1的上表面的p型杂质区域2内。
由此，可在衬底S1的上表面形成二极管D1的阴极K1以及二极管D2的阴极K2。
并且，在半导体装置52中，n型杂质区域3与n型杂质区域5仅隔开p型杂质区域2而相邻。
由此，平面地观察时的二极管D1的阴极K1与二极管D2的阴极K2的距离变小，可谋求半导体装置的小型化。
实施方式7
参照图10，在本实施方式的半导体装置52中，在n型杂质区域3与n型杂质区域5之间的p型杂质区域2内，分别形成多个n型杂质区域7a、7b(其他杂质区域)。多个n型杂质区域7a、7b分别形成在衬底S1的上表面。
而且，除此之外的半导体装置52的结构以及电路与图8以及图9所示的实施方式6的半导体装置的结构以及电路相同，所以，对于相同构件付以相同符号，不进行重复说明。
本实施方式的半导体装置52还具有形成在n型杂质区域3与n型杂质区域5之间的p型杂质区域2内的多个n型杂质区域7a、7b。
按照本实施方式的半导体装置52，可得到与实施方式6的半导体装置相同的效果。此外，n型杂质区域7a、7b起到保护环的作用。即，在施加反向电压时，耗尽层从各n型杂质区域7a、7b与p型杂质区域2的边界向p型杂质区域2内扩展。其结果是，可利用该耗尽层抑制向各n型杂质区域3以及5与p型杂质区域2的边界的电场集中，可提高半导体装置52的耐压。
而且，形成在n型杂质区域3与n型杂质区域5之间的n型杂质区域7a、7b的数目是任意的，可以形成一个n型杂质区域，也可以形成3个以上的n型杂质区域。
实施方式8
参照图11，在本实施方式的半导体装置52中，在n型杂质区域3与n型杂质区域5之间的p型杂质区域2内形成绝缘层19(沟槽)。绝缘层19从绝缘层18向图中下方延伸。绝缘层18以及19也可以一体形成。
而且，除此之外的半导体装置52的结构以及电路与图8以及图9所示的实施方式6的半导体装置的结构以及电路相同，所以，对于相同构件付以相同符号，不进行重复说明。
本实施方式的半导体装置52还具有形成在n型杂质区域3与n型杂质区域5之间的p型杂质区域2内的绝缘层19。
按照本实施方式的半导体装置52，可得到与实施方式6的半导体装置相同的效果。此外，n型杂质区域3与n型杂质区域5之间的电流路径变长，所以，可抑制n型杂质区域3与n型杂质区域5之间的击穿现象，可提高半导体装置52的耐压。
实施方式9
参照图12，本实施方式的半导体装置53与图9所示的实施方式6的半导体装置不同点在于衬底S1内的结构。半导体装置53具有：n型杂质区域13；p型杂质区域14(一个杂质区域)；n型杂质区域15；导电层20；导电层31以及32；绝缘层18。在衬底S1的下表面形成n型杂质区域13，在n型杂质区域13上形成p型杂质区域14。在衬底S1的上表面的p型杂质区域14内形成n型杂质区域15。在衬底S1的上表面上形成绝缘层18，并以覆盖绝缘层18的一部分的方式形成导电层20以及32。导电层20以及32彼此分离。与绝缘层18上的空间相比，导电层20形成在图中右侧，并与p型杂质区域14接触。与绝缘层18上的空间相比，导电层32形成在图中左侧，并与n型杂质区域15接触。在衬底S1的图中下侧形成导电层31。而且，半导体装置53从表面观察时，具有与图2所示的实施方式1的半导体装置相同的结构。
参照图2、图8以及图12，在半导体装置53中，p型杂质区域14成为二极管D1的阳极区域(第1阳极区域)以及二极管D2的阳极区域(第2阳极区域)。此外，n型杂质区域13成为二极管D1的阴极区域(第1阴极区域)，n型杂质区域15成为二极管D2的阴极区域(第2阴极区域)。此外，导电层31成为二极管D1的阴极K1，导电层32成为二极管D2的阴极K2，导电层20成为二极管D1以及D2的共同的阳极A1、A2。并且，虽然未图示，但是，导电层32与晶体管T的集电极C电连接，导电层20与晶体管T的发射极E电连接。
而且，半导体装置53的电路与图8所示的实施方式6的半导体装置的电路相同，半导体装置53的上表面的结构与图2所示的实施方式1的半导体装置的上表面的结构相同。
本实施方式的半导体装置53中，在衬底S1的下表面形成n型杂质区域13，并且，在衬底S1的上表面形成n型杂质区域15。
按照本实施方式的半导体装置53，可得到与实施方式1的半导体装置相同的效果。此外，能够在衬底S1的下表面形成二极管D1的阴极K1，并且，在衬底S1的上表面形成二极管D2的阴极K2。
实施方式10
参照图13，本实施方式的半导体装置53还具有绝缘层19。绝缘层19形成在n型杂质区域13与p型杂质区域14之间，在导电层20的正下方，向图中上方延伸，并与导电层20接触。利用绝缘层19，将p型杂质区域14电分离为p型杂质区域14a和p型杂质区域14b。即，从导电层20朝向导电层31的二极管D1的电流路径P3、和从导电层20朝向导电层32的二极管D2的电流路径P4被电分离。
而且，除此之外的半导体装置53的结构以及电路与图12所示的实施方式9的半导体装置的结构以及电路相同，所以，对于相同构件付以相同符号，不进行重复说明。
本实施方式的半导体装置53还具有：导电层20，以与p型杂质区域14接触的方式形成在衬底S1的上表面上；导电层31，以与n型杂质区域13接触的方式形成在衬底S1的下侧；导电层32，以与n型杂质区域15接触的方式形成在衬底S1的上表面。从导电层20朝向导电层31的二极管D1的电流路径P3、和从导电层20朝向导电层32的二极管D2的电路路径P4被电分离。
按照本实施方式的半导体装置53，可得到与实施方式9的半导体装置相同的效果。此外，可抑制n型杂质区域13与n型杂质区域15之间的击穿现象，可提高半导体装置53的耐压。
而且，可对实施方式1～10所示的二极管D1以及D2中的任意一个或两个实施寿命控制(lifetime control)。由此，可以降低二极管的恢复损失。
本发明适用于功率用半导体装置，特别适用于保护电流型反相器的开关元件的结构。
虽然详细地说明并公示了本发明，但是，这仅是例示，并不是限定，本发明的宗旨与范围仅由所附的技术方案的范围来限定。

Claims (15)

1.一种半导体装置，其特征在于，
具有开关元件、第1二极管、第2二极管，
所述开关元件的集电极与所述第1二极管的阴极电连接，或者所述开关元件的发射极与所述第1二极管的阳极电连接，
所述开关元件的集电极与所述第2二极管的阴极电连接，并且所述开关元件的发射极与所述第2二极管的阳极电连接，
所述第1二极管与所述第2二极管形成在同一衬底上。
2.如权利要求1的半导体装置，其特征在于，
所述第1二极管在所述衬底内具有第1阳极区域与第1阴极区域，并且，所述第2二极管在所述衬底内具有第2阳极区域与第2阴极区域，并且，所述第1以及第2阴极区域由一个杂质区域形成。
3.如权利要求2的半导体装置，其特征在于，
所述第1以及第2阳极区域彼此分离，并且，都形成在所述衬底的一个主面的所述一个杂质区域内。
4.如权利要求3的半导体装置，其特征在于，
所述第1阳极区域与所述第2阳极区域仅隔开所述一个杂质区域而邻接。
5.如权利要求3的半导体装置，其特征在于，
还具有其他杂质区域，形成在所述第1阳极区域与所述第2阳极区域之间的所述一个杂质区域内，并且，具有与所述一个杂质区域不同的导电类型。
6.如权利要求3的半导体装置，其特征在于，
还具有绝缘层，形成在所述第1阳极区域与所述第2阳极区域之间的所述一个杂质区域内。
7.如权利要求2的半导体装置，其特征在于，
所述第2阳极区域形成在所述衬底的一个主面上，并且，所述第1阳极区域形成在所述衬底的另一主面上。
8.如权利要求7的半导体装置，其特征在于，
还具有：阴极电极，以与所述一个杂质区域接触的方式形成在所述衬底的一个主面上；第1阳极电极，以与所述第1阳极区域接触的方式形成在所述衬底的另一主面上；第2阳极电极，以与所述第2阳极区域接触的方式形成在所述衬底的一个主面上，
从所述第1阳极电极朝向所述阴极电极的电流路径、和从所述第2阳极区域朝向所述阴极电极的电流路径被电分离。
9.如权利要求1的半导体装置，其特征在于，
所述第1二极管在所述衬底内具有第1阳极区域和第1阴极区域，并且，所述第2二极管在所述衬底内具有第2阳极区域和第2阴极区域，并且，由一个杂质区域形成所述第1以及第2阳极区域。
10.如权利要求9的半导体装置，其特征在于，
所述第1以及第2阴极区域彼此分离，并且，都形成在所述衬底的一个主面的所述一个杂质区域内。
11.如权利要求10的半导体装置，其特征在于，
所述第1阴极区域与所述第2阴极区域仅隔开所述一个杂质区域而邻接。
12.如权利要求10的半导体装置，其特征在于，
还具有其他杂质区域，形成在所述第1阴极区域与所述第2阴极区域之间的所述一个杂质区域内，并且，具有与所述一个杂质区域不同的导电类型。
13.如权利要求10的半导体装置，其特征在于，
还具有绝缘层，形成在所述第1阴极区域与所述第2阴极区域之间的所述一个杂质区域内。
14.如权利要求9的半导体装置，其特征在于，
所述第2阴极区域形成在所述衬底的一个主面上，并且，所述第1阴极区域形成在所述衬底的另一主面上。
15.如权利要求14的半导体装置，其特征在于，
还具有：阳极电极，以与所述一个杂质区域接触的方式形成在所述衬底的一个主面上；第1阴极电极，以与所述第1阴极区域接触的方式形成在所述衬底的另一主面上；第2阴极电极，以与所述第2阴极区域接触的方式形成在所述衬底的一个主面上，
从所述阳极电极朝向所述第1阴极电极的电流路径、和从所述阳极电极朝向所述第2阴极电极的电流路径被电分离。
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