JPS62210858A - 複合ダイオ−ド - Google Patents
複合ダイオ−ドInfo
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- JPS62210858A JPS62210858A JP61050323A JP5032386A JPS62210858A JP S62210858 A JPS62210858 A JP S62210858A JP 61050323 A JP61050323 A JP 61050323A JP 5032386 A JP5032386 A JP 5032386A JP S62210858 A JPS62210858 A JP S62210858A
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- diodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は複合ダイオード、特にスイッチング素子、増
幅器回路等において金属酸化物半導体を用いた電界効果
トランジスタ（以下、ＭＯＳ−ＦＥＴ−ｍｅｔａｌ ｏ
ｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ／ｆｉｅｌｄｅ
ｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ−と略記する。）の
破壊耐量を改善するようにした複合ダイオードに関する
ものである。
幅器回路等において金属酸化物半導体を用いた電界効果
トランジスタ（以下、ＭＯＳ−ＦＥＴ−ｍｅｔａｌ ｏ
ｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ／ｆｉｅｌｄｅ
ｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ−と略記する。）の
破壊耐量を改善するようにした複合ダイオードに関する
ものである。
一般に、パワートランジスタは比較的高電力で動作し得
る利点があるが、熱放散に対する配慮も必要であり、パ
ワーＭＯ８−ＦＥＴにおいても、誘導負荷時にスイッチ
ング素子として高速で動作させると、内部ダイオードの
逆方向回復現象により破壊され易くなる虞れもある。
る利点があるが、熱放散に対する配慮も必要であり、パ
ワーＭＯ８−ＦＥＴにおいても、誘導負荷時にスイッチ
ング素子として高速で動作させると、内部ダイオードの
逆方向回復現象により破壊され易くなる虞れもある。
第７図は従来のダイオードを使用するパワーＭＯ８−Ｆ
ＥＴのスイッチング回路を示す回路図であり１図におい
て、１は直流電源、２は定電流源、３は上側ＭＯ８−Ｆ
ＥＴ、４けこの上側ＭＯ８−ＦＥＴ３の内部ダイオード
、５は下側ＭＯ８−ＦｇＴ％６はこの下側ＭＯ８−ＦＥ
Ｔ５の内部ダイオード、７は前記下側ＭＯ８−ＦＥＴ用
の直流電源である。
ＥＴのスイッチング回路を示す回路図であり１図におい
て、１は直流電源、２は定電流源、３は上側ＭＯ８−Ｆ
ＥＴ、４けこの上側ＭＯ８−ＦＥＴ３の内部ダイオード
、５は下側ＭＯ８−ＦｇＴ％６はこの下側ＭＯ８−ＦＥ
Ｔ５の内部ダイオード、７は前記下側ＭＯ８−ＦＥＴ用
の直流電源である。
次に動作について説明する。この回路は、直流電源１よ
り電圧Ｖが印加されたときに、上側ＭＯ８−ＦＥＴ３’
ｅオフ状態からオン状態にスイッチング動作させて電圧
ｖＧが出力されるもので、下側ＭＯ８−ＦＥＴ５はオフ
状態で定電流源２により定電流エアを下側ＭＯ８−ＦＥ
Ｔ５の内部ダイオード６に流しており、また下側ＭＯ８
−ＦＥＴ用の直流電源７は、下側ＭＯ８−ＦＥＴ５が誤
動作、つまりオン状態とならないようにゲートとソース
間に逆電正金印加している。
り電圧Ｖが印加されたときに、上側ＭＯ８−ＦＥＴ３’
ｅオフ状態からオン状態にスイッチング動作させて電圧
ｖＧが出力されるもので、下側ＭＯ８−ＦＥＴ５はオフ
状態で定電流源２により定電流エアを下側ＭＯ８−ＦＥ
Ｔ５の内部ダイオード６に流しており、また下側ＭＯ８
−ＦＥＴ用の直流電源７は、下側ＭＯ８−ＦＥＴ５が誤
動作、つまりオン状態とならないようにゲートとソース
間に逆電正金印加している。
ここで、第８図ａ ”−’ ｅを用いて第７図に示す回
路の上側ＭＯ８−ＦＥＴ３のゲートとソース間に電圧Ｖ
Ｇ’ｌ印加したときの上側、下側各ＭＯ８−ＦＥＴ３．
５の夫々の内部ダイオード４．６に印加される電圧ＶＤ
８ ＶＤＳ 及び流れる電流ＩＤ、。
路の上側ＭＯ８−ＦＥＴ３のゲートとソース間に電圧Ｖ
Ｇ’ｌ印加したときの上側、下側各ＭＯ８−ＦＥＴ３．
５の夫々の内部ダイオード４．６に印加される電圧ＶＤ
８ ＶＤＳ 及び流れる電流ＩＤ、。
ＩＤ２と時間ｔ０〜ｔ、の関係を説明する。時間ｔ１は
上側ＭＯ８−ＦＥＴ３．下側ＭＯ８−ＦＥＴ５が何れも
オフ状態で、下側ＭＯ８−ＦＥＴ５の内部ダイオード６
に定電流エアが流れているモードであり、時間ｔ２は上
側ＭＯ８−ＦＥＴ３のゲートとソース間に電圧ｖＧが印
加され始めて、スレッショルド電圧に達するまでのモー
ドであＶ％時間ｔ、は上側ＭＯ８−ＦＥＴ３がオフ状態
からオン状態に移行する過程のうち下側ＭＯ８−ＦＥＴ
５の内部ダイオード６の蓄積電荷が直流電源１全通して
上側ＭＯ８−ＦＥＴ３に放出されるモードであり１時間
ｔ、は下側ＭＯ８−ＦＢＴ５の内部ダイオード６の蓄積
電荷を放出してから回復するまでのモードであり１時間
ｔ５け上側ＭＯ８−ＦＥＴ３がオフ状態からオン状態に
移行したモードである。
上側ＭＯ８−ＦＥＴ３．下側ＭＯ８−ＦＥＴ５が何れも
オフ状態で、下側ＭＯ８−ＦＥＴ５の内部ダイオード６
に定電流エアが流れているモードであり、時間ｔ２は上
側ＭＯ８−ＦＥＴ３のゲートとソース間に電圧ｖＧが印
加され始めて、スレッショルド電圧に達するまでのモー
ドであＶ％時間ｔ、は上側ＭＯ８−ＦＥＴ３がオフ状態
からオン状態に移行する過程のうち下側ＭＯ８−ＦＥＴ
５の内部ダイオード６の蓄積電荷が直流電源１全通して
上側ＭＯ８−ＦＥＴ３に放出されるモードであり１時間
ｔ、は下側ＭＯ８−ＦＢＴ５の内部ダイオード６の蓄積
電荷を放出してから回復するまでのモードであり１時間
ｔ５け上側ＭＯ８−ＦＥＴ３がオフ状態からオン状態に
移行したモードである。
第８図ａ−ｅの特性図において１時間Ｊ＋ｔｑの変化の
過程で下側ＭＯ８−ＦＥＴ５の内部ダイオード６の蓄積
電荷量が多いと、上側ＭＯ８−ＦｇＴ３に急峻なりカバ
リ−電流ＩＲが流れる。特に時間ｔ、において、下側Ｍ
Ｏ８−ＦＥＴ５の電圧ＶＤＳ２には２回路の浮遊インダ
クタンス８と−ｄｉ／ｄ、 との積によりサージ電圧
ＪＥが発生しているので、下側ＭＯ８−ＦＥＴ５は破壊
され易くなっている。
過程で下側ＭＯ８−ＦＥＴ５の内部ダイオード６の蓄積
電荷量が多いと、上側ＭＯ８−ＦｇＴ３に急峻なりカバ
リ−電流ＩＲが流れる。特に時間ｔ、において、下側Ｍ
Ｏ８−ＦＥＴ５の電圧ＶＤＳ２には２回路の浮遊インダ
クタンス８と−ｄｉ／ｄ、 との積によりサージ電圧
ＪＥが発生しているので、下側ＭＯ８−ＦＥＴ５は破壊
され易くなっている。
このため、パワーＭＯ８−ＦＥＴｔ−誘導負荷時に高速
で動作させるときには、破壊防止対策として第９図に示
すように１例えば下側ＭＯ８−Ｆ’ｇＴ５の内部ダイオ
ード６′ｆ：動作させないための逆阻止ダイオード９を
設け、さらに下側ＭＯ８−ＦＥＴ５に対して逆並列的に
還流用高速高精度ダイオード１０を接続するようにして
１例えば下側ＭＯ８−ＦＥＴ５のサージ電圧ΔＥ等によ
る破壊を防止するようにしている。
で動作させるときには、破壊防止対策として第９図に示
すように１例えば下側ＭＯ８−Ｆ’ｇＴ５の内部ダイオ
ード６′ｆ：動作させないための逆阻止ダイオード９を
設け、さらに下側ＭＯ８−ＦＥＴ５に対して逆並列的に
還流用高速高精度ダイオード１０を接続するようにして
１例えば下側ＭＯ８−ＦＥＴ５のサージ電圧ΔＥ等によ
る破壊を防止するようにしている。
従来の複合ダイオードは以上のように構成されており、
ＭＯＳ−ＦＥＴ５のドレーン端子り側に逆阻止ダイオー
ド９を直列に、また、この逆阻止ダイオード９のアノー
ド側と前記ＭＯ８−ＦＥＴ５のソース端子Ｓ間に還流用
高速高精度ダイオード１０を並列に、夫々接続するよう
にしてパワーＭＯ８−ＦＥＴの破壊防止対策としていた
ので。
ＭＯＳ−ＦＥＴ５のドレーン端子り側に逆阻止ダイオー
ド９を直列に、また、この逆阻止ダイオード９のアノー
ド側と前記ＭＯ８−ＦＥＴ５のソース端子Ｓ間に還流用
高速高精度ダイオード１０を並列に、夫々接続するよう
にしてパワーＭＯ８−ＦＥＴの破壊防止対策としていた
ので。
パワーＭＯ８−ＰＥＴが冷却しに＜＜、また両ダイオー
ド９．１０’に接続するのに時間がかかつて作業が煩雑
となり、さらに接続線が長くなって具合が悪いなど１種
々の問題点を有していた。
ド９．１０’に接続するのに時間がかかつて作業が煩雑
となり、さらに接続線が長くなって具合が悪いなど１種
々の問題点を有していた。
この発明は上記のような問題点を解決するためになされ
たものであり、冷却効果に優れ、短時間で簡単に接続作
業を行うことができると共に、接続線も最短で接続可能
な複合ダイオードを得ることを目的とする。
たものであり、冷却効果に優れ、短時間で簡単に接続作
業を行うことができると共に、接続線も最短で接続可能
な複合ダイオードを得ることを目的とする。
この発明に係る複合ダイオードは、パワーＭＯ８−ＦＥ
Ｔの内部ダイオードへ印加されるサージ電圧全遮断する
逆阻止用ダイオード及び還流用ダイオードの１対のダイ
オード金、合成樹脂により成形した収納容器内に封止し
て導体パッケージとして構成すると共に％ １対のダイ
オードの電極を収納容器の外表面に配置したものである
。
Ｔの内部ダイオードへ印加されるサージ電圧全遮断する
逆阻止用ダイオード及び還流用ダイオードの１対のダイ
オード金、合成樹脂により成形した収納容器内に封止し
て導体パッケージとして構成すると共に％ １対のダイ
オードの電極を収納容器の外表面に配置したものである
。
この発明における複合ダイオードは１合成樹脂製の収納
容器に対になって封止されて導体パッケージ化されてお
り、外部からの作用を受けても堅牢な収納容器に封止さ
れていることによシ内部のダイオードは保護される。ま
た、収納容器内では。
容器に対になって封止されて導体パッケージ化されてお
り、外部からの作用を受けても堅牢な収納容器に封止さ
れていることによシ内部のダイオードは保護される。ま
た、収納容器内では。
各ダイオードが放熱板近傍に並べて配置されているため
、ダイオードの冷却が促進される。さらに。
、ダイオードの冷却が促進される。さらに。
収納容器の外表面に、所望により同一表面に並べるよう
にして、各対のダイオードの夫々アノード電極、カソー
ド電極が配置されているので、簡単にパワーＭＯ８−Ｆ
ＥＴと接続できると共に、各電極を接続すべきパワーＭ
Ｏ８−ＦＥＴのドレーン電極、ソース電極に対応する位
置、高さに設定しておくことにより、最短の接続部材に
より接続されることとなる。
にして、各対のダイオードの夫々アノード電極、カソー
ド電極が配置されているので、簡単にパワーＭＯ８−Ｆ
ＥＴと接続できると共に、各電極を接続すべきパワーＭ
Ｏ８−ＦＥＴのドレーン電極、ソース電極に対応する位
置、高さに設定しておくことにより、最短の接続部材に
より接続されることとなる。
以下、この発明の一実施例を図について説明する。第１
図において、１１は２対型複合ダイオード、１２は２対
型複合ダイオードのＰ電極、１３は上側ＭＯ８−ＦＥＴ
３に接続される第１複合ダイオード、１３Ａはそのアノ
ード側電極、１３Ｂは同じくカソード側電極、１４ａは
第１複合ダイオード１３の逆阻止用ダイオード％１４ｂ
＆′ｉ同じく還流用ダイオード、１５は下側ＭＯ８−Ｆ
ＥＴ５に接続される第２複合ダイオード、１５Ａはその
アノード電極、１５Ｂは同じくカソード電極。
図において、１１は２対型複合ダイオード、１２は２対
型複合ダイオードのＰ電極、１３は上側ＭＯ８−ＦＥＴ
３に接続される第１複合ダイオード、１３Ａはそのアノ
ード側電極、１３Ｂは同じくカソード側電極、１４ａは
第１複合ダイオード１３の逆阻止用ダイオード％１４ｂ
＆′ｉ同じく還流用ダイオード、１５は下側ＭＯ８−Ｆ
ＥＴ５に接続される第２複合ダイオード、１５Ａはその
アノード電極、１５Ｂは同じくカソード電極。
１６ａは第２複合ダイオード１５の逆阻止用ダイオード
、１６ｂＦｉ同じく還流用ダイオードである。
、１６ｂＦｉ同じく還流用ダイオードである。
次に、第２図、第３図を用いて、２対型複合ダイオード
１１の一体化パッケージの構造を説明する。図において
、１７は収納容器、１８は収納容器１７の底部に位置す
る放熱板、１９は前記放熱板１Ｂ上に位置する絶縁板、
２θは前記絶縁板１９に設けられる導体より成る基板、
２０ａは第１複合ダイオード１３側基板、２０ｂは第２
複合ダイオード１５側基板、２１は第１複合ダイオード
１３の還流用ダイオード１４ｂのアノード側と第２複合
ダイオード１５の逆阻止用ダイオード１６ａのアノード
側とを接続する接続片、２２は収納容器１７の蓋体であ
って前記放熱板１Ｂとの間で第１複合ダイオード１３．
第２複合ダイオード１５の総てを封止して２対型複合ダ
イオード１１を導体バッケージ化するものである。
１１の一体化パッケージの構造を説明する。図において
、１７は収納容器、１８は収納容器１７の底部に位置す
る放熱板、１９は前記放熱板１Ｂ上に位置する絶縁板、
２θは前記絶縁板１９に設けられる導体より成る基板、
２０ａは第１複合ダイオード１３側基板、２０ｂは第２
複合ダイオード１５側基板、２１は第１複合ダイオード
１３の還流用ダイオード１４ｂのアノード側と第２複合
ダイオード１５の逆阻止用ダイオード１６ａのアノード
側とを接続する接続片、２２は収納容器１７の蓋体であ
って前記放熱板１Ｂとの間で第１複合ダイオード１３．
第２複合ダイオード１５の総てを封止して２対型複合ダ
イオード１１を導体バッケージ化するものである。
上記構成の２対一体型複合ダイオード１１を、第７図を
用いて説明したパワーＭＯ８−ＦＥＴと接続する構成に
ついて、第４図〜第６図を用いて説明する。まず、パワ
ーＭＯ８−ＦＥＴの構成を説明すると、第５図において
％２Ｔは第７図に示す回路構成を有するパワーＭＯ８−
ＦＥＴｔ−収納する収納容器、３Ａ、５ＡはパワーＭＯ
８−ＦＥＴ３，５の夫々のソース電極、３Ｂ、５Ｂは同
じくドレーン電極、２８．２９は同じくパワーＭＯ８−
ＦＥＴ３．５のゲート電極３Ｃ，５Ｃに夫々導線を接続
するための孔である。３１はパワーＭＯ８−ＦＥＴ３の
ソース電極３Ａと第１複合ダイオード１３のアノード電
極１３Ａを接続する接続導片、３２は同じくドレーン電
極３Ｂとカソード電極１３Ｂｔ−接続する接続導片、３
３はパワーＭＯ８−ＦＥＴ５のソース電極５Ａと第２複
合ダイオード１５のアノード電極１５Ａを接続する接続
導片、３４は同じくドレーン電極５Ｂとカソード電極１
５Ｂを接続する接続導片である。３５は接続導片３１．
３２，３３．３４と夫々の電極を接続するねじである。
用いて説明したパワーＭＯ８−ＦＥＴと接続する構成に
ついて、第４図〜第６図を用いて説明する。まず、パワ
ーＭＯ８−ＦＥＴの構成を説明すると、第５図において
％２Ｔは第７図に示す回路構成を有するパワーＭＯ８−
ＦＥＴｔ−収納する収納容器、３Ａ、５ＡはパワーＭＯ
８−ＦＥＴ３，５の夫々のソース電極、３Ｂ、５Ｂは同
じくドレーン電極、２８．２９は同じくパワーＭＯ８−
ＦＥＴ３．５のゲート電極３Ｃ，５Ｃに夫々導線を接続
するための孔である。３１はパワーＭＯ８−ＦＥＴ３の
ソース電極３Ａと第１複合ダイオード１３のアノード電
極１３Ａを接続する接続導片、３２は同じくドレーン電
極３Ｂとカソード電極１３Ｂｔ−接続する接続導片、３
３はパワーＭＯ８−ＦＥＴ５のソース電極５Ａと第２複
合ダイオード１５のアノード電極１５Ａを接続する接続
導片、３４は同じくドレーン電極５Ｂとカソード電極１
５Ｂを接続する接続導片である。３５は接続導片３１．
３２，３３．３４と夫々の電極を接続するねじである。
なお％２２ａは２対型複合ダイオードのＰ電極１２に導
体を接続するために収納容器蓋体２２に形成された孔で
ある。
体を接続するために収納容器蓋体２２に形成された孔で
ある。
以上の構成を有する実施例では、パワーＭＯ８−ＦＦＪ
Ｔ３．５と夫々に接続されるべき複合ダイオード１３．
１５の各電極３Ａ、３Ｂ、５Ａ。
Ｔ３．５と夫々に接続されるべき複合ダイオード１３．
１５の各電極３Ａ、３Ｂ、５Ａ。
５Ｂ、１３Ａ、１３Ｂ、１５Ａ、１５Ｂを夫々の収納容
器１７．２７の対応する位置に同一の高さを以って形成
するようにしたので１組立が容易であるばかりでなく、
接続導体３１〜３４ｔ−最短にすることもでき、また、
放熱板１８に対して各ダイオード１４ａ、１４ｂ、１６
ａ、１６ｂを同一の高さで一定距離だけ離間させて配置
することもできるので、冷却効果の一層の向上も図れる
。
器１７．２７の対応する位置に同一の高さを以って形成
するようにしたので１組立が容易であるばかりでなく、
接続導体３１〜３４ｔ−最短にすることもでき、また、
放熱板１８に対して各ダイオード１４ａ、１４ｂ、１６
ａ、１６ｂを同一の高さで一定距離だけ離間させて配置
することもできるので、冷却効果の一層の向上も図れる
。
なお、上記実施例では各ダイオード１４ａ、１４ｋｌ＋
１６ａ、１６ｂを中ヤンタイプのものを例にして図示説
明したが、この発明においては複合ダイオードを構成す
る各ダイオードは、チップタイプのものであってもよい
。また、複合ダイオードｔ−２対型パツケージとするも
のとして説明したが、ｌ対のみでも％３対、４対一体型
パッケージでも実施可能である。
１６ａ、１６ｂを中ヤンタイプのものを例にして図示説
明したが、この発明においては複合ダイオードを構成す
る各ダイオードは、チップタイプのものであってもよい
。また、複合ダイオードｔ−２対型パツケージとするも
のとして説明したが、ｌ対のみでも％３対、４対一体型
パッケージでも実施可能である。
以上のように、この発明によればパワートランジスタの
内部ダイオードへのサージ電圧ｔ−遮断する逆阻止用ダ
イオード及び還流用ダイオードの２素子より成る複合ダ
イオードを１合成樹脂製収納容器内に封止して導体パッ
ケージとし、かつその外表面に電極を形成したので、合
成樹脂製収納容器の特に放熱板等の働きにより冷却効率
が大幅に改善され、また、パワートランジスタとの接続
作業の簡略化と接続導体の最短化も図れる複合ダイオー
ドを得られるという効果がある。
内部ダイオードへのサージ電圧ｔ−遮断する逆阻止用ダ
イオード及び還流用ダイオードの２素子より成る複合ダ
イオードを１合成樹脂製収納容器内に封止して導体パッ
ケージとし、かつその外表面に電極を形成したので、合
成樹脂製収納容器の特に放熱板等の働きにより冷却効率
が大幅に改善され、また、パワートランジスタとの接続
作業の簡略化と接続導体の最短化も図れる複合ダイオー
ドを得られるという効果がある。
第１図はこの発明の一実施例による複合ダイオードの回
路図、第２図は同じくその一体化パッケージを示す平面
図、第３図は同正面図、第４図は同じくパワーＭＯ８−
ＦＩＴと複合ダイオードを接続した状態を示す回路図、
第５図は同じく夫々を一体化パッケージとした平面図、
第６図は正面図、第７図はパワーＭＯ８−ＦＥＴｅ示す
回路図。 第８図ａ −ｅはパワーＭＯ８−ＦＥＴをスイッチフグ
動作させたときの電圧、電流９時間の関係を示す特性図
、第９図はパワーＭＯ８−ＦＥＴを高速動作させたとき
の従来の破壊防止対策を示す回路図である。 図において、１１は２対型複合ダイオード、１３゜１５
は第１．第２複合ダイオード、１３Ａ、 １５Ａはその
アノード電極、１３Ｂ、１５Ｂは同じくカンード電極、
１４ａ、１６ａは第１．第２複合ダイオード１３．１５
の夫々の逆阻止用ダイオード。 １４ｂ、１６ｂは同じく夫々の還流用ダイオード、１７
は収納容器、１８は放熱板、２２は蓋体、３１〜３４は
接続導片である。 なお１図中同一符号は同−又は和尚部分を示す。 特許出願人 三菱電機株式会社 第８図 ６．補正の内容 昭和 年 月 日
路図、第２図は同じくその一体化パッケージを示す平面
図、第３図は同正面図、第４図は同じくパワーＭＯ８−
ＦＩＴと複合ダイオードを接続した状態を示す回路図、
第５図は同じく夫々を一体化パッケージとした平面図、
第６図は正面図、第７図はパワーＭＯ８−ＦＥＴｅ示す
回路図。 第８図ａ −ｅはパワーＭＯ８−ＦＥＴをスイッチフグ
動作させたときの電圧、電流９時間の関係を示す特性図
、第９図はパワーＭＯ８−ＦＥＴを高速動作させたとき
の従来の破壊防止対策を示す回路図である。 図において、１１は２対型複合ダイオード、１３゜１５
は第１．第２複合ダイオード、１３Ａ、 １５Ａはその
アノード電極、１３Ｂ、１５Ｂは同じくカンード電極、
１４ａ、１６ａは第１．第２複合ダイオード１３．１５
の夫々の逆阻止用ダイオード。 １４ｂ、１６ｂは同じく夫々の還流用ダイオード、１７
は収納容器、１８は放熱板、２２は蓋体、３１〜３４は
接続導片である。 なお１図中同一符号は同−又は和尚部分を示す。 特許出願人 三菱電機株式会社 第８図 ６．補正の内容 昭和 年 月 日
Claims (3)
- （１）ゲートが酸化金属膜によつて隔離された電界効果
トランジスタより成るパワートランジスタに接続され、
前記パワートランジスタの内部ダイオードへのサージ電
圧を遮断する逆阻止用ダイオード及び還流用ダイオード
の２つの素子から成る複合ダイオードにおいて、前記逆
阻止用ダイオード及び還流用ダイオードの１対のダイオ
ードを、合成樹脂により成形した収納容器内に封止して
一体パッケージとして構成すると共に、前記１対のダイ
オードの電極を前記収納容器外表面に設けたことを特徴
とする複合ダイオード。 - （２）逆阻止用ダイオード及び還流用ダイオードの２素
子を１対とし、２対４個のダイオードを、絶縁物を介し
て放熱板に取付けられた導体基板の同一平面上に配置し
、前記２対の各ダイオードに対応する夫々のアノード電
極、カソード電極を一体パッケージの収納容器外表面の
同一平面上に配置した特許請求の範囲第１項記載の複合
ダイオード。 - （３）一体パッケージの収納容器外表面の同一平面に配
置された２対の各ダイオードの夫々のアノード電極、カ
ソード電極の取付位置及び高さを、各対のダイオードが
接続されるべきパワートランジスタを封入した一体化パ
ッケージの夫々のドレーン電極、ソース電極の取付位置
及び高さに対応させて形成した特許請求の範囲第１項又
は第２項記載の複合ダイオード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61050323A JPS62210858A (ja) | 1986-03-10 | 1986-03-10 | 複合ダイオ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61050323A JPS62210858A (ja) | 1986-03-10 | 1986-03-10 | 複合ダイオ−ド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62210858A true JPS62210858A (ja) | 1987-09-16 |
Family
ID=12855694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61050323A Pending JPS62210858A (ja) | 1986-03-10 | 1986-03-10 | 複合ダイオ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62210858A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007039624A1 (de) | 2007-01-29 | 2008-08-07 | Mitsubishi Electric Corp. | Halbleitervorrichtung mit Schaltelement und zwei Dioden |
-
1986
- 1986-03-10 JP JP61050323A patent/JPS62210858A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007039624A1 (de) | 2007-01-29 | 2008-08-07 | Mitsubishi Electric Corp. | Halbleitervorrichtung mit Schaltelement und zwei Dioden |
| US7755167B2 (en) | 2007-01-29 | 2010-07-13 | Mitsubishi Electric Corporation | Semiconductor device including switching element and two diodes |
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