JP2001111398A - 半導体双方向スイッチ用スパイク電圧抑制回路 - Google Patents
半導体双方向スイッチ用スパイク電圧抑制回路Info
- Publication number
- JP2001111398A JP2001111398A JP29065099A JP29065099A JP2001111398A JP 2001111398 A JP2001111398 A JP 2001111398A JP 29065099 A JP29065099 A JP 29065099A JP 29065099 A JP29065099 A JP 29065099A JP 2001111398 A JP2001111398 A JP 2001111398A
- Authority
- JP
- Japan
- Prior art keywords
- bidirectional switch
- semiconductor
- circuit
- terminal
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Emergency Protection Circuit Devices (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 スパイク電圧の抑制，抑制期間の短縮化等を
図る。 【解決手段】 トランジスタを逆直列または逆並列に接
続した半導体双方向スイッチSWの、各トランジスタのゲ
ート・コレクタ（Ｇ1・Ｃ1、G２・C２）間にツェナーダ
イオード（ＺＤ1，ＺＤ2）とダイオード（Ｄ１，Ｄ２）
の逆直列回路（クランプ回路：図ではスパイク電圧抑制
回路）を接続することにより、半導体双方向スイッチSW
に両方向に発生するスパイク電圧を、抵抗およびコンデ
ンサからなるスナバ回路を接続する従来のものよりも小
型な素子だけで抑制できるようにする。
図る。 【解決手段】 トランジスタを逆直列または逆並列に接
続した半導体双方向スイッチSWの、各トランジスタのゲ
ート・コレクタ（Ｇ1・Ｃ1、G２・C２）間にツェナーダ
イオード（ＺＤ1，ＺＤ2）とダイオード（Ｄ１，Ｄ２）
の逆直列回路（クランプ回路：図ではスパイク電圧抑制
回路）を接続することにより、半導体双方向スイッチSW
に両方向に発生するスパイク電圧を、抵抗およびコンデ
ンサからなるスナバ回路を接続する従来のものよりも小
型な素子だけで抑制できるようにする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体双方向ス
イッチ（単に双方向スイッチとも言う）のスパイク電圧
抑制回路に関する。
イッチ（単に双方向スイッチとも言う）のスパイク電圧
抑制回路に関する。
【０００２】
【従来の技術】かかる双方向スイッチが適用されるもの
として、例えば図７のような交流チョッパ回路がある。
この回路は、エネルギー蓄積用のリアクトルＬと、双方
向スイッチＳＷ１，ＳＷ２と、交流負荷に並列に接続さ
れたコンデンサＣなどから構成される。同図において、
双方向スイッチＳＷ１がオンすると、電源はリアクトル
Ｌを介して短絡し、リアクトルＬにエネルギーが蓄積さ
れる。その後、双方向スイッチＳＷ１をオフし、双方向
スイッチＳＷ２をオンすると、コンデンサＣに電源とリ
アクトルＬに蓄積されたエネルギーの和が印加される。
このような動作を繰り返すことで、交流負荷には電源と
同期した振幅の大きな電圧が印加されることになる。
として、例えば図７のような交流チョッパ回路がある。
この回路は、エネルギー蓄積用のリアクトルＬと、双方
向スイッチＳＷ１，ＳＷ２と、交流負荷に並列に接続さ
れたコンデンサＣなどから構成される。同図において、
双方向スイッチＳＷ１がオンすると、電源はリアクトル
Ｌを介して短絡し、リアクトルＬにエネルギーが蓄積さ
れる。その後、双方向スイッチＳＷ１をオフし、双方向
スイッチＳＷ２をオンすると、コンデンサＣに電源とリ
アクトルＬに蓄積されたエネルギーの和が印加される。
このような動作を繰り返すことで、交流負荷には電源と
同期した振幅の大きな電圧が印加されることになる。
【０００３】図７で、双方向スイッチＳＷ１，ＳＷ２が
同時にオンするとコンデンサＣが短絡されるため、通常
は双方向スイッチＳＷ１，ＳＷ２が同時にオフとなるデ
ッドタイムを設けるようにしている。このとき、リアク
トルＬの誘導性エネルギーの経路が絶たれることで、双
方向スイッチＳＷ１，ＳＷ２の両端にスパイク電圧が発
生し、スイッチ素子が破壊に至る可能性がある。そこ
で、従来は例えば図８のように、抵抗ＲとコンデンサＣ
を直列に接続したスナバ回路を双方向スイッチＳＷと並
列に接続し、デッドタイム期間中の誘導性エネルギーを
コンデンサＣに蓄積することで、双方向スイッチＳＷの
スパイク電圧を抑制している。また、抵抗Ｒは、例えば
双方向スイッチＳＷがオン状態に移行する際、スナバ回
路のコンデンサＣに蓄えられたエネルギーは、コンデン
サＣ→抵抗Ｒ→双方向スイッチＳＷ→コンデンサＣの経
路で放出されるが、このエネルギー放出の際の電流のピ
ーク値を制限するために設けられる。
同時にオンするとコンデンサＣが短絡されるため、通常
は双方向スイッチＳＷ１，ＳＷ２が同時にオフとなるデ
ッドタイムを設けるようにしている。このとき、リアク
トルＬの誘導性エネルギーの経路が絶たれることで、双
方向スイッチＳＷ１，ＳＷ２の両端にスパイク電圧が発
生し、スイッチ素子が破壊に至る可能性がある。そこ
で、従来は例えば図８のように、抵抗ＲとコンデンサＣ
を直列に接続したスナバ回路を双方向スイッチＳＷと並
列に接続し、デッドタイム期間中の誘導性エネルギーを
コンデンサＣに蓄積することで、双方向スイッチＳＷの
スパイク電圧を抑制している。また、抵抗Ｒは、例えば
双方向スイッチＳＷがオン状態に移行する際、スナバ回
路のコンデンサＣに蓄えられたエネルギーは、コンデン
サＣ→抵抗Ｒ→双方向スイッチＳＷ→コンデンサＣの経
路で放出されるが、このエネルギー放出の際の電流のピ
ーク値を制限するために設けられる。
【０００４】
【発明が解決しようとする課題】しかしながら、図８の
ようにすると、スパイク電圧のピーク電圧を低減するた
めに、スナバ回路中のコンデンサの静電容量値を大きく
する必要があることから、コンデンサの外形が大きくな
り装置の大型化につながるという問題を生じる。また、
一般に半導体デバイスは温度やスイッチング電流に応じ
て、スイッチング時間が変動する。その結果、デッドタ
イムも変動することになるから、従来は予めデッドタイ
ムを大きく設定する必要があった。しかし、デッドタイ
ムが大きくなると、スパイク電圧のピーク電圧が大きく
なり、コンデンサに蓄積されるエネルギーが大きくな
り、スナバ回路における損失が大きくなるとという問題
も生じる。したがって、この発明の課題はスパイク電圧
を抑制すること、その抑制期間を短縮化することなどに
ある。
ようにすると、スパイク電圧のピーク電圧を低減するた
めに、スナバ回路中のコンデンサの静電容量値を大きく
する必要があることから、コンデンサの外形が大きくな
り装置の大型化につながるという問題を生じる。また、
一般に半導体デバイスは温度やスイッチング電流に応じ
て、スイッチング時間が変動する。その結果、デッドタ
イムも変動することになるから、従来は予めデッドタイ
ムを大きく設定する必要があった。しかし、デッドタイ
ムが大きくなると、スパイク電圧のピーク電圧が大きく
なり、コンデンサに蓄積されるエネルギーが大きくな
り、スナバ回路における損失が大きくなるとという問題
も生じる。したがって、この発明の課題はスパイク電圧
を抑制すること、その抑制期間を短縮化することなどに
ある。
【０００５】
【課題を解決するための手段】このような課題を解決す
るため、請求項１の発明では、半導体スイッチを組み合
わせて構成される半導体双方向スイッチの、第１のゲー
ト端子と第１のツェナーダイオードのアノード端子とを
接続し、この第１のツェナーダイオードのカソード端子
を第１のダイオードのカソード端子に接続し、かつ、こ
の第１のダイオードのアノード端子を半導体双方向スイ
ッチの第１のコレクタ端子に接続し、また、半導体双方
向スイッチの第２のゲート端子と第２のツェナーダイオ
ードのアノード端子とを接続し、この第２のツェナーダ
イオードのカソード端子を第２のダイオードのカソード
端子に接続し、さらに、この第２のダイオードのアノー
ド端子を半導体双方向スイッチの第２のコレクタ端子に
接続することにより、半導体双方向スイッチに両方向に
発生するスパイク電圧を抑制することを特徴とする。
るため、請求項１の発明では、半導体スイッチを組み合
わせて構成される半導体双方向スイッチの、第１のゲー
ト端子と第１のツェナーダイオードのアノード端子とを
接続し、この第１のツェナーダイオードのカソード端子
を第１のダイオードのカソード端子に接続し、かつ、こ
の第１のダイオードのアノード端子を半導体双方向スイ
ッチの第１のコレクタ端子に接続し、また、半導体双方
向スイッチの第２のゲート端子と第２のツェナーダイオ
ードのアノード端子とを接続し、この第２のツェナーダ
イオードのカソード端子を第２のダイオードのカソード
端子に接続し、さらに、この第２のダイオードのアノー
ド端子を半導体双方向スイッチの第２のコレクタ端子に
接続することにより、半導体双方向スイッチに両方向に
発生するスパイク電圧を抑制することを特徴とする。
【０００６】請求項２の発明では、半導体スイッチを組
み合わせて構成される半導体双方向スイッチの２つを組
として少なくとも1組設け、前記各半導体双方向スイッ
チを構成する各半導体スイッチのゲート・コレクタ間に
はツェナーダイオードとダイオードとの逆直列回路をそ
れぞれ接続するとともに、半導体双方向スイッチの両端
の電圧を検出する電圧検出回路と、その検出値が設定値
よりも大きくなったときオン信号を発生する比較回路
と、この比較回路の出力信号と半導体双方向スイッチの
駆動信号とを入力とするAND回路と、このAND回路の出力
信号を前記組をなす対向アームの半導体双方向スイッチ
のオン信号としてゲートを駆動するゲート駆動回路とを
各半導体双方向スイッチ対応に設け、オフする側の半導
体双方向スイッチの両端の電圧が設定値よりも大きくな
ったとき、組をなす対向アームの半導体双方向スイッチ
をオンすることにより、半導体双方向スイッチに両方向
に発生するスパイク電圧を抑制しつつ、その抑制期間の
短縮化を図ることを特徴とする。上記請求項1または2の
発明においては、前記半導体双方向スイッチは、トラン
ジスタとダイオードが逆並列に接続された半導体スイッ
チを逆直列に２つ接続するか、または、トランジスタを
逆並列に２つ接続して構成することができる（請求項３
の発明）。
み合わせて構成される半導体双方向スイッチの２つを組
として少なくとも1組設け、前記各半導体双方向スイッ
チを構成する各半導体スイッチのゲート・コレクタ間に
はツェナーダイオードとダイオードとの逆直列回路をそ
れぞれ接続するとともに、半導体双方向スイッチの両端
の電圧を検出する電圧検出回路と、その検出値が設定値
よりも大きくなったときオン信号を発生する比較回路
と、この比較回路の出力信号と半導体双方向スイッチの
駆動信号とを入力とするAND回路と、このAND回路の出力
信号を前記組をなす対向アームの半導体双方向スイッチ
のオン信号としてゲートを駆動するゲート駆動回路とを
各半導体双方向スイッチ対応に設け、オフする側の半導
体双方向スイッチの両端の電圧が設定値よりも大きくな
ったとき、組をなす対向アームの半導体双方向スイッチ
をオンすることにより、半導体双方向スイッチに両方向
に発生するスパイク電圧を抑制しつつ、その抑制期間の
短縮化を図ることを特徴とする。上記請求項1または2の
発明においては、前記半導体双方向スイッチは、トラン
ジスタとダイオードが逆並列に接続された半導体スイッ
チを逆直列に２つ接続するか、または、トランジスタを
逆並列に２つ接続して構成することができる（請求項３
の発明）。
【０００７】
【発明の実施の形態】図１はこの発明の実施の形態を示
す回路図である。同図（ａ），（ｂ）とも実質的に同じ
回路を示し、同図（ａ）は２つのトランジスタのコレク
タどうしを、同図（ｂ）は２つのトランジスタのエミッ
タどうしをそれぞれ接続した例である。これらの回路
は、双方向スイッチＳＷにそのスパイク電圧抑制回路を
付加して構成される。ここでは、双方向スイッチＳＷの
コレクタ端子Ｃ１と、スパイク電圧抑制回路のダイオー
ドＤ１のアノード端子とが接続され、ダイオードＤ１の
カソード端子をツェナーダイオードＺＤ１のカソード端
子に接続する。また、このツェナーダイオードＺＤ１の
アノード端子は、双方向スイッチＳＷのゲート端子Ｇ１
に接続する。双方向スイッチＳＷのコレクタ端子Ｃ２
と、スパイク電圧抑制回路のダイオードＤ２のアノード
端子とを接続し、ダイオードＤ２のカソード端子は、ツ
ェナーダイオードＺＤ２のカソード端子に接続する。ま
た、ツェナーダイオードＺＤ２のアノード端子は、双方
向スイッチＳＷのゲート端子Ｇ２に接続する。
す回路図である。同図（ａ），（ｂ）とも実質的に同じ
回路を示し、同図（ａ）は２つのトランジスタのコレク
タどうしを、同図（ｂ）は２つのトランジスタのエミッ
タどうしをそれぞれ接続した例である。これらの回路
は、双方向スイッチＳＷにそのスパイク電圧抑制回路を
付加して構成される。ここでは、双方向スイッチＳＷの
コレクタ端子Ｃ１と、スパイク電圧抑制回路のダイオー
ドＤ１のアノード端子とが接続され、ダイオードＤ１の
カソード端子をツェナーダイオードＺＤ１のカソード端
子に接続する。また、このツェナーダイオードＺＤ１の
アノード端子は、双方向スイッチＳＷのゲート端子Ｇ１
に接続する。双方向スイッチＳＷのコレクタ端子Ｃ２
と、スパイク電圧抑制回路のダイオードＤ２のアノード
端子とを接続し、ダイオードＤ２のカソード端子は、ツ
ェナーダイオードＺＤ２のカソード端子に接続する。ま
た、ツェナーダイオードＺＤ２のアノード端子は、双方
向スイッチＳＷのゲート端子Ｇ２に接続する。
【０００８】図１は、トランジスタとダイオードを逆並
列接続した半導体スイッチを２つ逆直列に接続した半導
体双方向スイッチに適用した例であるが、この発明はこ
れと同様の半導体双方向スイッチに適用可能である。図
２（ａ）はトランジスタとダイオードを直列接続したも
のを２つ逆並列に接続した半導体双方向スイッチに適用
した例であり、図２（ｂ）はトランジスタのみを２つ逆
並列に接続した半導体双方向スイッチに適用した例であ
る。なお、図２（ｂ）のトランジスタは逆耐圧がある
（或る程度の逆電圧に耐えられる）場合の例であり、図
２（ａ）のトランジスタは逆耐圧がない場合の例という
ことになる。すなわち、いずれの例も半導体双方向スイ
ッチを構成する各半導体スイッチのゲート・コレクタ間
に、ツェナーダイオードとダイオードとの逆直列回路
（クランプ回路）からなるスパイク電圧抑制回路を接続
して構成される。
列接続した半導体スイッチを２つ逆直列に接続した半導
体双方向スイッチに適用した例であるが、この発明はこ
れと同様の半導体双方向スイッチに適用可能である。図
２（ａ）はトランジスタとダイオードを直列接続したも
のを２つ逆並列に接続した半導体双方向スイッチに適用
した例であり、図２（ｂ）はトランジスタのみを２つ逆
並列に接続した半導体双方向スイッチに適用した例であ
る。なお、図２（ｂ）のトランジスタは逆耐圧がある
（或る程度の逆電圧に耐えられる）場合の例であり、図
２（ａ）のトランジスタは逆耐圧がない場合の例という
ことになる。すなわち、いずれの例も半導体双方向スイ
ッチを構成する各半導体スイッチのゲート・コレクタ間
に、ツェナーダイオードとダイオードとの逆直列回路
（クランプ回路）からなるスパイク電圧抑制回路を接続
して構成される。
【０００９】図３は図７に示した交流チョッパ回路に、
図１（ａ）に示すスパイク電圧抑制回路を有する双方向
スイッチを適用した例であり、図４はその動作説明図で
ある。使用する双方向スイッチは図１（ａ）に限らず、
図１（ｂ）または図２に示すものでも良いことは言うま
でもない。ここで、図３に示す双方向スイッチＳＷ１が
オン，ＳＷ２がオフで、コンデンサＣが図の矢印の向き
に電圧を持ち、かつ、電流ｉが矢印の方向（図の上から
下方向）に流れている状態から、方向スイッチＳＷ１が
オフ，ＳＷ２がオンの状態に移行する場合を考える。い
ま、双方向スイッチＳＷ１の駆動信号がロー（Ｌ）レベ
ルになったとする（図４のモード参照）。すると、或
る時間が経過した後双方向スイッチＳＷ１はオフとな
り、端子電圧ＶE2E1が上昇をはじめる。それと同時に、
ツェナーダイオードＺＤ１の電圧ＶZDも上昇する（図４
のモード参照）。さらに、誘導性エネルギーの経路が
絶たれたことにより、双方向スイッチＳＷ１の端子電圧
ＶE2E1は上昇を続ける。
図１（ａ）に示すスパイク電圧抑制回路を有する双方向
スイッチを適用した例であり、図４はその動作説明図で
ある。使用する双方向スイッチは図１（ａ）に限らず、
図１（ｂ）または図２に示すものでも良いことは言うま
でもない。ここで、図３に示す双方向スイッチＳＷ１が
オン，ＳＷ２がオフで、コンデンサＣが図の矢印の向き
に電圧を持ち、かつ、電流ｉが矢印の方向（図の上から
下方向）に流れている状態から、方向スイッチＳＷ１が
オフ，ＳＷ２がオンの状態に移行する場合を考える。い
ま、双方向スイッチＳＷ１の駆動信号がロー（Ｌ）レベ
ルになったとする（図４のモード参照）。すると、或
る時間が経過した後双方向スイッチＳＷ１はオフとな
り、端子電圧ＶE2E1が上昇をはじめる。それと同時に、
ツェナーダイオードＺＤ１の電圧ＶZDも上昇する（図４
のモード参照）。さらに、誘導性エネルギーの経路が
絶たれたことにより、双方向スイッチＳＷ１の端子電圧
ＶE2E1は上昇を続ける。
【００１０】その後、ツェナーダイオードＺＤ１の電圧
ＶZDがツェナー電圧に達すると、ツェナーダイオードＺ
Ｄ１が導通し、トランジスタＴｒ１のゲートＧ１に電流
が流れる（図４のモード参照）。これにより、トラン
ジスタＴｒ１は活性状態で再びオンすることとなり、双
方向スイッチＳＷ１の端子電圧ＶE2E1が、接続したクラ
ンプ回路のツェナー電圧にクランプされた状態で電流が
流れる（図４のモード〜参照）。次に、双方向スイ
ッチＳＷ２がオンすることで、リアクトルＬのエネルギ
ー経路が形成されることから、ＳＷ１の電流が零となる
（図４のモード参照）。また、このとき、ＳＷ１の電
圧はコンデンサ電圧を分担しているため、双方向スイッ
チＳＷ１とＳＷ２を介するコンデンサの短絡電流は流れ
ない。なお、スパイク電圧が逆方向に発生した場合で
も、同様にしてスパイク電圧を抑制することができる。
また、双方向スイッチ内のダイオードＤ１（Ｄ２）は、
トランジスタＴｒ１（Ｔｒ２）のターンオン時のゲート
電流が、コレクタ端子Ｃ１（Ｃ２）方向へ流れるのを防
止するためのものである。このように、半導体素子を利
用するだけで、双方向スイッチに両方向に発生するスパ
イク電圧を抑制することができる。
ＶZDがツェナー電圧に達すると、ツェナーダイオードＺ
Ｄ１が導通し、トランジスタＴｒ１のゲートＧ１に電流
が流れる（図４のモード参照）。これにより、トラン
ジスタＴｒ１は活性状態で再びオンすることとなり、双
方向スイッチＳＷ１の端子電圧ＶE2E1が、接続したクラ
ンプ回路のツェナー電圧にクランプされた状態で電流が
流れる（図４のモード〜参照）。次に、双方向スイ
ッチＳＷ２がオンすることで、リアクトルＬのエネルギ
ー経路が形成されることから、ＳＷ１の電流が零となる
（図４のモード参照）。また、このとき、ＳＷ１の電
圧はコンデンサ電圧を分担しているため、双方向スイッ
チＳＷ１とＳＷ２を介するコンデンサの短絡電流は流れ
ない。なお、スパイク電圧が逆方向に発生した場合で
も、同様にしてスパイク電圧を抑制することができる。
また、双方向スイッチ内のダイオードＤ１（Ｄ２）は、
トランジスタＴｒ１（Ｔｒ２）のターンオン時のゲート
電流が、コレクタ端子Ｃ１（Ｃ２）方向へ流れるのを防
止するためのものである。このように、半導体素子を利
用するだけで、双方向スイッチに両方向に発生するスパ
イク電圧を抑制することができる。
【００１１】図５はこの発明の第２の実施の形態を示す
回路図である。ここでも、双方向スイッチは図１（ａ）
に示すものだけでなく、図１（ｂ）または図２に示すも
のも使用することができる。また、双方向スイッチはＳ
Ｗ1，ＳＷ２の2つとしたが、2つをペアとして２ペア以
上設けることもできる。図５では、双方向スイッチＳＷ
１には図1，図2に示すスパイク電圧抑制回路の他に、双
方向スイッチＳＷ１の両端の電圧を検出する電圧検出回
路１，２と、電圧検出値と電圧設定値とを比較する比較
回路１，２と、比較回路出力信号と双方向スイッチＳＷ
2の駆動信号を入力とするAND回路１，２と、AND回路の
出力をオン信号として対向アームである双方向スイッチ
ＳＷ2のゲートを駆動するゲート駆動回路GDU2とを付加
して構成される。また、双方向スイッチＳＷ２に対して
も同様に図1，図2に示すスパイク電圧抑制回路の他に、
双方向スイッチＳＷ２の両端の電圧を検出する電圧検出
回路３，４と、電圧検出値と電圧設定値とを比較する比
較回路３，４と、比較回路出力信号と双方向スイッチＳ
Ｗ１の駆動信号を入力とするAND回路３，４と、AND回路
の出力をオン信号として対向アームである双方向スイッ
チＳＷ１のゲートを駆動するゲート駆動回路GDU１とを
付加して構成される。
回路図である。ここでも、双方向スイッチは図１（ａ）
に示すものだけでなく、図１（ｂ）または図２に示すも
のも使用することができる。また、双方向スイッチはＳ
Ｗ1，ＳＷ２の2つとしたが、2つをペアとして２ペア以
上設けることもできる。図５では、双方向スイッチＳＷ
１には図1，図2に示すスパイク電圧抑制回路の他に、双
方向スイッチＳＷ１の両端の電圧を検出する電圧検出回
路１，２と、電圧検出値と電圧設定値とを比較する比較
回路１，２と、比較回路出力信号と双方向スイッチＳＷ
2の駆動信号を入力とするAND回路１，２と、AND回路の
出力をオン信号として対向アームである双方向スイッチ
ＳＷ2のゲートを駆動するゲート駆動回路GDU2とを付加
して構成される。また、双方向スイッチＳＷ２に対して
も同様に図1，図2に示すスパイク電圧抑制回路の他に、
双方向スイッチＳＷ２の両端の電圧を検出する電圧検出
回路３，４と、電圧検出値と電圧設定値とを比較する比
較回路３，４と、比較回路出力信号と双方向スイッチＳ
Ｗ１の駆動信号を入力とするAND回路３，４と、AND回路
の出力をオン信号として対向アームである双方向スイッ
チＳＷ１のゲートを駆動するゲート駆動回路GDU１とを
付加して構成される。
【００１２】AND回路１，２、OR回路１および比較回路
１は図示のE１を基準電位として、また比較回路２はE２
を基準電位として動作するものとし、双方向スイッチＳ
Ｗ１の駆動信号はE４を基準電位としたものとする。一
方、AND回路３，４、OR回路２および比較回路３は図示
のE４を基準電位として、また比較回路４はE３を基準電
位として動作するものとする。また、電圧検出回路１は
E１を基準電位とした場合の、双方向スイッチＳＷ１の
正方向の電圧を検出し、電圧検出回路２はE１を基準電
位とした場合の、双方向スイッチＳＷ１の負方向の電圧
を検出する。同様に、電圧検出回路３はE４を基準電位
とした場合の、双方向スイッチＳＷ２の正方向の電圧を
検出し、電圧検出回路４はE４を基準電位とした場合
の、双方向スイッチＳＷ２の負方向の電圧を検出する。
さらに、フォトカプラPC1は、E２を基準電位とした比較
回路２の出力信号をE1を基準電位とした信号に変換し、
フォトカプラPC２は、E３を基準電位とした比較回路４
の出力信号をE４を基準電位とした信号に変換する。ま
た、フォトカプラPC３は、E４を基準電位とした双方向
スイッチＳＷ２の駆動信号を、E１を基準電位とした信
号に変換する。
１は図示のE１を基準電位として、また比較回路２はE２
を基準電位として動作するものとし、双方向スイッチＳ
Ｗ１の駆動信号はE４を基準電位としたものとする。一
方、AND回路３，４、OR回路２および比較回路３は図示
のE４を基準電位として、また比較回路４はE３を基準電
位として動作するものとする。また、電圧検出回路１は
E１を基準電位とした場合の、双方向スイッチＳＷ１の
正方向の電圧を検出し、電圧検出回路２はE１を基準電
位とした場合の、双方向スイッチＳＷ１の負方向の電圧
を検出する。同様に、電圧検出回路３はE４を基準電位
とした場合の、双方向スイッチＳＷ２の正方向の電圧を
検出し、電圧検出回路４はE４を基準電位とした場合
の、双方向スイッチＳＷ２の負方向の電圧を検出する。
さらに、フォトカプラPC1は、E２を基準電位とした比較
回路２の出力信号をE1を基準電位とした信号に変換し、
フォトカプラPC２は、E３を基準電位とした比較回路４
の出力信号をE４を基準電位とした信号に変換する。ま
た、フォトカプラPC３は、E４を基準電位とした双方向
スイッチＳＷ２の駆動信号を、E１を基準電位とした信
号に変換する。
【００１３】図５における双方向スイッチＳＷ１のスパ
イク電圧抑制動作について、図６を参照して説明する。
なお、双方向スイッチＳＷ２ついてはＳＷ１と同様なの
で説明は省略する。図５では、双方向スイッチＳＷ１が
オン、ＳＷ２がオフで、コンデンサCが図の矢印の向き
に電圧を持っており、また、電流ｉが図示の向きに流れ
ている状態から、双方向スイッチＳＷ１がオフ、ＳＷ２
がオンの状態に移行する場合について説明する。
イク電圧抑制動作について、図６を参照して説明する。
なお、双方向スイッチＳＷ２ついてはＳＷ１と同様なの
で説明は省略する。図５では、双方向スイッチＳＷ１が
オン、ＳＷ２がオフで、コンデンサCが図の矢印の向き
に電圧を持っており、また、電流ｉが図示の向きに流れ
ている状態から、双方向スイッチＳＷ１がオフ、ＳＷ２
がオンの状態に移行する場合について説明する。
【００１４】いま、双方向スイッチＳＷ１の駆動信号が
Ｌレベルになったとする（図６のモード参照）。する
と、或る時間が経過した後双方向スイッチＳＷ１がオフ
となり（図６のモード参照）、電源側のリアクトルＬ
に蓄えられたエネルギー経路が絶たれることから、双方
向スイッチＳＷ１の端子電圧ＶE2E1が図示のように上昇
する（図６のモード〜参照）。ここで、電圧検出回
路１による双方向スイッチＳＷ１の電圧検出値が設定値
よりも大きくなると、比較回路１の出力はHレベルとな
る（図６のモード参照）。また、双方向スイッチＳＷ
２の駆動信号は、双方向スイッチＳＷ１に対する反転信
号であることからHレベルである。したがって、AND回路
１の出力はHレベルとなり、或る一定時間が経過した後
双方向スイッチＳＷ２がオンとなる。これにより、リア
クトルＬのエネルギー経路が形成されることから、双方
向スイッチＳＷ１の跳ね上がった電圧が減少しはじめる
（図６のモード参照）。なお、電圧が上記とは逆の方
向に発生する場合も、同様の動作が行なわれる。
Ｌレベルになったとする（図６のモード参照）。する
と、或る時間が経過した後双方向スイッチＳＷ１がオフ
となり（図６のモード参照）、電源側のリアクトルＬ
に蓄えられたエネルギー経路が絶たれることから、双方
向スイッチＳＷ１の端子電圧ＶE2E1が図示のように上昇
する（図６のモード〜参照）。ここで、電圧検出回
路１による双方向スイッチＳＷ１の電圧検出値が設定値
よりも大きくなると、比較回路１の出力はHレベルとな
る（図６のモード参照）。また、双方向スイッチＳＷ
２の駆動信号は、双方向スイッチＳＷ１に対する反転信
号であることからHレベルである。したがって、AND回路
１の出力はHレベルとなり、或る一定時間が経過した後
双方向スイッチＳＷ２がオンとなる。これにより、リア
クトルＬのエネルギー経路が形成されることから、双方
向スイッチＳＷ１の跳ね上がった電圧が減少しはじめる
（図６のモード参照）。なお、電圧が上記とは逆の方
向に発生する場合も、同様の動作が行なわれる。
【００１５】このように、双方向スイッチＳＷ１がオフ
となり、双方向スイッチＳＷ１の両端の電圧が上昇する
のを検出してから、対向アームである双方向スイッチＳ
Ｗ２のオン信号を発生するので、コンデンサCの短絡を
防止することができる。また、電圧指令値を適切な値に
設定することで、デッドタイムを最小とすることができ
ることから、スパイク電圧を最小限に抑制でき、スパイ
ク電圧抑制期間を短縮することができる。
となり、双方向スイッチＳＷ１の両端の電圧が上昇する
のを検出してから、対向アームである双方向スイッチＳ
Ｗ２のオン信号を発生するので、コンデンサCの短絡を
防止することができる。また、電圧指令値を適切な値に
設定することで、デッドタイムを最小とすることができ
ることから、スパイク電圧を最小限に抑制でき、スパイ
ク電圧抑制期間を短縮することができる。
【００１６】
【発明の効果】請求項1の発明によれば、半導体素子を
利用するだけで、双方向スイッチに両方向に発生するス
パイク電圧を抑制できるので、双方向スイッチに抵抗お
よびコンデンサからなるスナバ回路を用いる従来のもの
より、小型化することが可能となる。請求項２の発明に
よれば、半導体素子を利用するだけでなく、スパイク電
圧抑制期間を短縮することで、スパイク電圧抑制時の発
生損失が低減でき、その結果冷却装置の小型化も可能と
なる。
利用するだけで、双方向スイッチに両方向に発生するス
パイク電圧を抑制できるので、双方向スイッチに抵抗お
よびコンデンサからなるスナバ回路を用いる従来のもの
より、小型化することが可能となる。請求項２の発明に
よれば、半導体素子を利用するだけでなく、スパイク電
圧抑制期間を短縮することで、スパイク電圧抑制時の発
生損失が低減でき、その結果冷却装置の小型化も可能と
なる。
【図１】この発明の第１の実施の形態を示す回路図であ
る。
る。
【図２】図１の変形例を示す回路図である。
【図３】この発明が適用される交流チョッパ回路例を示
す回路図である。
す回路図である。
【図４】図３の動作説明図である。
【図５】この発明の第２の実施の形態を示す回路図であ
る。
る。
【図６】図５の動作説明図である。
【図７】交流チョッパ回路の従来例を示す回路図であ
る。
る。
【図８】図７でスパイク電圧を抑制する例を示す回路図
である。
である。
ＳＷ，ＳＷ１，ＳＷ２…半導体双方向スイッチ、Ｔｒ
１，Ｔｒ２…トランジスタ、Ｄ１〜Ｄ８…ダイオード、
ＺＤ１〜ＺＤ４…ツェナーダイオード、Ｌ…リアクト
ル、Ｃ…コンデンサ、Ｒ１〜Ｒ８…抵抗、ＧＤＵ１，Ｇ
ＤＵ２…ゲート駆動回路、ＡＮＤ１〜ＡＮＤ４…アンド
回路、ＯＲ１，ＯＲ２…オア回路、ＰＣ１〜ＰＣ３…フ
ォトカプラ、Ｇ１〜Ｇ４…ゲート端子、Ｅ１〜Ｅ４…エ
ミッタ端子、Ｃ１〜Ｃ４…コレクタ端子。
１，Ｔｒ２…トランジスタ、Ｄ１〜Ｄ８…ダイオード、
ＺＤ１〜ＺＤ４…ツェナーダイオード、Ｌ…リアクト
ル、Ｃ…コンデンサ、Ｒ１〜Ｒ８…抵抗、ＧＤＵ１，Ｇ
ＤＵ２…ゲート駆動回路、ＡＮＤ１〜ＡＮＤ４…アンド
回路、ＯＲ１，ＯＲ２…オア回路、ＰＣ１〜ＰＣ３…フ
ォトカプラ、Ｇ１〜Ｇ４…ゲート端子、Ｅ１〜Ｅ４…エ
ミッタ端子、Ｃ１〜Ｃ４…コレクタ端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三野 和明 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 Ｆターム(参考） 5G013 AA16 BA02 CB03 DA10 5J055 AX02 AX25 AX55 AX64 BX01 BX16 CX08 CX18 DX03 DX09 DX71 DX74 DX84 EY00 EY05 EY10 EY12 EY13 EY28 EZ00 EZ10 EZ25 EZ59 EZ62 FX31 GX01 GX04
Claims (3)
- 【請求項１】 半導体スイッチを組み合わせて構成され
る半導体双方向スイッチの、第１のゲート端子と第１の
ツェナーダイオードのアノード端子とを接続し、この第
１のツェナーダイオードのカソード端子を第１のダイオ
ードのカソード端子に接続し、かつ、この第１のダイオ
ードのアノード端子を半導体双方向スイッチの第１のコ
レクタ端子に接続し、また、半導体双方向スイッチの第
２のゲート端子と第２のツェナーダイオードのアノード
端子とを接続し、この第２のツェナーダイオードのカソ
ード端子を第２のダイオードのカソード端子に接続し、
さらに、この第２のダイオードのアノード端子を半導体
双方向スイッチの第２のコレクタ端子に接続することに
より、半導体双方向スイッチに両方向に発生するスパイ
ク電圧を抑制することを特徴とする半導体双方向スイッ
チ用スパイク電圧抑制回路。 - 【請求項２】 半導体スイッチを組み合わせて構成され
る半導体双方向スイッチの２つを組として少なくとも1
組設け、前記各半導体双方向スイッチを構成する各半導
体スイッチのゲート・コレクタ間にはツェナーダイオー
ドとダイオードとの逆直列回路をそれぞれ接続するとと
もに、半導体双方向スイッチの両端の電圧を検出する電
圧検出回路と、その検出値が設定値よりも大きくなった
ときオン信号を発生する比較回路と、この比較回路の出
力信号と半導体双方向スイッチの駆動信号とを入力とす
るAND回路と、このAND回路の出力信号を前記組をなす対
向アームの半導体双方向スイッチのオン信号としてゲー
トを駆動するゲート駆動回路とを各半導体双方向スイッ
チ対応に設け、オフする側の半導体双方向スイッチの両
端の電圧が設定値よりも大きくなったとき、組をなす対
向アームの半導体双方向スイッチをオンすることによ
り、半導体双方向スイッチに両方向に発生するスパイク
電圧を抑制しつつ、その抑制期間の短縮化を図ることを
特徴とする半導体双方向スイッチ用スパイク電圧抑制回
路。 - 【請求項３】前記半導体双方向スイッチは、トランジス
タとダイオードが逆並列に接続された半導体スイッチを
逆直列に２つ接続するか、または、トランジスタを逆並
列に２つ接続して構成することを特徴とする請求項1ま
たは2のいずれかに記載の半導体双方向スイッチ用スパ
イク電圧抑制回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29065099A JP2001111398A (ja) | 1999-10-13 | 1999-10-13 | 半導体双方向スイッチ用スパイク電圧抑制回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29065099A JP2001111398A (ja) | 1999-10-13 | 1999-10-13 | 半導体双方向スイッチ用スパイク電圧抑制回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001111398A true JP2001111398A (ja) | 2001-04-20 |
Family
ID=17758726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29065099A Pending JP2001111398A (ja) | 1999-10-13 | 1999-10-13 | 半導体双方向スイッチ用スパイク電圧抑制回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001111398A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007124842A (ja) * | 2005-10-31 | 2007-05-17 | Toyota Central Res & Dev Lab Inc | インバータ |
| KR100941105B1 (ko) * | 2007-01-29 | 2010-02-10 | 미쓰비시덴키 가부시키가이샤 | 스위칭 소자와 2개의 다이오드를 구비한 반도체 장치 |
| CN113098481A (zh) * | 2021-04-06 | 2021-07-09 | 无锡中微亿芯有限公司 | 一种高性能的高速输入缓冲电路 |
-
1999
- 1999-10-13 JP JP29065099A patent/JP2001111398A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007124842A (ja) * | 2005-10-31 | 2007-05-17 | Toyota Central Res & Dev Lab Inc | インバータ |
| KR100941105B1 (ko) * | 2007-01-29 | 2010-02-10 | 미쓰비시덴키 가부시키가이샤 | 스위칭 소자와 2개의 다이오드를 구비한 반도체 장치 |
| US7755167B2 (en) * | 2007-01-29 | 2010-07-13 | Mitsubishi Electric Corporation | Semiconductor device including switching element and two diodes |
| CN113098481A (zh) * | 2021-04-06 | 2021-07-09 | 无锡中微亿芯有限公司 | 一种高性能的高速输入缓冲电路 |
| CN113098481B (zh) * | 2021-04-06 | 2021-12-17 | 无锡中微亿芯有限公司 | 一种高性能的高速输入缓冲电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4432215B2 (ja) | 半導体スイッチング素子のゲート駆動回路 | |
| USRE41770E1 (en) | Cascoded rectifier | |
| US11146256B2 (en) | Alternating current solid-state relay | |
| JP2001111398A (ja) | 半導体双方向スイッチ用スパイク電圧抑制回路 | |
| JPH1070878A (ja) | 電力変換装置のゲート駆動回路 | |
| JPH0715949A (ja) | 電力変換装置のゲート駆動回路 | |
| JPH10337046A (ja) | 電力変換装置 | |
| JP2002369542A (ja) | 半導体パワーモジュールおよび電力変換装置 | |
| GB2237462A (en) | Overload protection drive circuit for a power transistor | |
| JP2020141550A (ja) | スイッチの駆動装置 | |
| US5898583A (en) | Gate drive latching circuit for an auxiliary resonant commutation circuit | |
| JP3568024B2 (ja) | 電圧駆動型半導体素子のゲート駆動回路 | |
| JP3558324B2 (ja) | 電圧駆動型素子のゲート駆動装置 | |
| US5440440A (en) | High current solid state AC relay with low EMI emission | |
| JPH0313830B2 (ja) | ||
| JPH02119530A (ja) | インバータ | |
| JPH0734657B2 (ja) | Ｇｔｏサイリスタのスナツバ回路 | |
| JP3006195B2 (ja) | レベル変換回路 | |
| JPH04588Y2 (ja) | ||
| JP2001231247A (ja) | ゲート駆動方法 | |
| JP2818238B2 (ja) | インバータ装置 | |
| JPS6338691Y2 (ja) | ||
| JP2022117623A (ja) | 電力変換装置 | |
| JPH0723998U (ja) | インバータの短絡検出回路 | |
| JPH05268041A (ja) | ソリッドステートリレー |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031225 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040121 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040205 |
|
| A625 | Written request for application examination (by other person) |
Free format text: JAPANESE INTERMEDIATE CODE: A625 Effective date: 20040216 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050419 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050428 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050818 |