CN101140799A - 采用电介质存储元件的多态非易失性集成电路存储系统 - Google Patents

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Abstract

本发明涉及一种采用电介质存储元件的多态非易失性集成电路存储系统，非易失性存储器单元在存储器单元的沟道区域上一电介质材料存储区域中存储相应于正在被存储在夹在一控制栅(109，110，111)和半导体衬底表面(101)之间的电介质材料存储区域的数据的电荷级别。用正在被存储在电介质材料的一公用区域的多于两个的电荷中的一个提供多于两个的存储状态。在每一单元中可包括多于一个此种公用区域的多个区域。在一形式中，在一单元中提供邻接源极与漏极扩散区域(103，104，105)的两个这样的区域，也包括位于两个区域之间的选择晶体管。在另一形式中，存储单元串的NAND阵列在一个夹在字线(110)与半导体衬底(100)之间的电介质层区域中存储电荷。

Description

采用电介质存储元件的多态非易失性集成电路存储系统
技术领域
本发明具体涉及一类采用电介质材料电荷存储元件的非易失性闪存EEPROM(电擦除与可编程只读存储器)单元阵列。
背景技术
现在已有很多在商业应用上取得成功的非易失性存储器产品，在其存储器单元具有导电的浮动栅，通常是采用掺杂多晶体材料，在其上存储一个电荷以储存数据状态的一个级别。这种存储器单元的通常形式是在源极与漏极扩散区域之间具有一个“分隔沟道”。单元的浮动栅位于一部分沟道的上面，而字线(也称为控制栅)位于沟道的另一部分，这和浮动栅一样。这样就有效地形成了一带有两串联的晶体管的单元，一个晶体管(存储器晶体管)带有浮动栅上的电荷量与字线上的控制流过沟道的字线部分的电流量的电压的结合，另一个晶体管(选择晶体管)具有单独用作选择栅的字线。字线在浮动栅的行上延伸。在美国专利5,070,032号、5,095,344号、5,315,541号、5,343,063号、5,661,053号和6,281,075号的专利中给出了这些单元的例子、在存储器系统的应用、其制造方法，这些专利以引用的方式并入本文。
一种对这种分隔沟道闪存EEPROM单元的改进是增加了一个位于浮动栅和字线之间的导流栅。一阵列中的每一个导流栅在与字线垂直的浮动栅的列上延伸。其作用是当读或编程一选定的单元的同时从必须执行两种功能中减轻对字线的压力。这两种功能是：(1)用作一个选择晶体管的一个门，因此需要个开和关该选择晶体管的正常电压，和(2)通过一个在字线和浮动栅之间的一个电场(电容)耦合将浮动栅的电压驱动到一所需的级别。以一个只具有单个电压的最佳方式执行两种功能通常是比较困难的。增加了导流栅，字线只需执行功能(1)，而增加的导流栅执行功能(2)。另外，可在源极侧编程操作这些单元，这样就具有一个优点：编程电流和/或电压较低。在美国专利，专利号为5,313,421号、5,712,180号、和6,222,762号中描述了导流栅在一个闪存EPPROM阵列中的应用，这些专利以引用的方式并入本文。
上述并入的参考以通常称为NOR结构的方式使它们的存储器单元连接起来。在相邻的位线之间将具有一个或两个浮动栅存储元件的各个存储器单元连接至在单元行上也连接起来的相邻单元。不但将一位线连接至单元列的源极扩散区域，也将其连接至一紧靠的相邻单元列的漏极扩散区域，把其称为一虚地阵列。在另一类阵列结构中，通常是称为NAND结构，将8，6或更多的存储器单元彼此串联连接起来，也和在各个位线与公用电压之间已经串接起来的选择晶体管连接起来。在美国专利,专利号为6,046,935号的专利中描述这类阵列的例子和操作，这个专利的全文明确地以引用的方式并入本文。
已有多种方法可以将电子从衬底穿过栅电介质注入到浮动栅上。在Brown和Brewer编辑的书：IEEE出版社出版的“非易失性半导体存储器技术”(“NonvolatileSemiconductor Memory Technology”，节1.2，第9-25页)中描述了最常用的编程机理。一个称为“福勒-诺德海姆隧穿”(节1.2.1)描述了：在由控制栅和衬底沟道之间的电压差建立的一强场的影响下，电子隧穿浮动栅电介质。另一种在漏极区域中注入沟道热电子的技术，通常称为“热电子注入”(节1.2.3)，从单元的沟道将电子注入进与该单元的漏极相邻的浮动栅的一区域中。还有另一种技术，称为“源极侧注入”，控制衬底表面的电压沿着存储器单元的沟道长度方向以一种在沟道的一部分中产生电子注入条件的方式从漏极离开。在Kami ya等的文章“具有强栅注入效率的EPROM单元”(“EPROMCell with High gate injection Efficiency”，1982年的IEDM技术文摘，第741-744页)中和在美国专利4,622,565和5,313,421中也描述了源极侧注入，这篇文章和专利以引用的方式并入本文。在另一个称为“冲击注入(ballistic injeciton)”编程技术中描述了：在一短的沟道中产生强场以加速电子直接注入到电荷存储元件上，在Ogura等的“具有对于EEPROM/闪存弹道直接注入的低电压、小电流、高速编程步骤分隔栅单元”(Low Voltage，Low Current，High Speed Program Step Split Gate Cell withBallistic Direct Injection for EEPROM/Flash”，IEDM 1998年，第987-990页)中描述了该技术，这篇文章以引用的方式并入本文。
在上面描述的两类存储器单元阵列中使用了两种用于从浮动栅中去除电荷以擦除存储器单元的技术。一种是通过将合适的电压加载到源极、漏极、衬底和其他栅上，引起电子隧穿位于浮动栅和衬底之间的一电介质层的一部分。
另一种擦除技术是将电子从一个浮动栅穿过位于两个浮动栅之间的一隧道电介质层传输到另一个浮动栅。在上面描述的第一类单元中，由于采用了导流栅其已经具有三个栅，浮动栅擦除字线，而没有必要增加第四个栅。尽管随后的技术增加备份了由字线执行的第二功能，这些功能是在不同时刻执行的，由此，这两种功能之间不必相互妥协。
人们不断地要求增加在硅衬底的给定区域中所能存储的数字数据量，为了增加一个给定尺寸地存储器和其它类型信息包的存储能力，或为了增加存储能力而减小尺寸。增加存储数据密度的一种方法是每一存储器单元存储多于一位的数据。这是通过将一个浮动栅的电荷级别的电压范围的一个窗口分成多于两个的状态。采用四个这样的状态允许每个单元存储两位数据，具有16个状态的单元存储四位数据，依此类推。在美国专利5,0433940号和5,172,338号中描述一个多态闪存EEPROM的结构和操作，这些专利以引用的方式并入本文
通过减小存储器单元和整个阵列的物理尺寸能实现增加数据密度。由于随着时间的推移改进了处理技术从而能实现较小的特征尺寸，因此对于所有类型的集成电路其尺寸通常都减小了。但是既然通过按比例简单放缩而减小给定电路布置在缩小程度上有限制，重新设计单元是直接产生效果的，以使一个或多个特征占据更少的面积。
另外，为了进一步增加数据存储密度，执行不同的存储单元设计。其中一例是在NOR结构中连接一个双浮动栅存储器单元，将其按照以在每个浮动栅上进行多态存储的方式操作。在此类单元中，在该单元的源极与漏极扩散区域之间的沟道上含有两个浮动栅，在它们之间有一个选择晶体管。沿着每一列浮动栅含有一个导流栅，沿着每一行浮动栅在其上提供一条字线。当为了读或编程时访问一个给定浮动栅时，将包含有关注的浮动栅的位于另一个浮动栅之上的导流栅的电压提升得足够高以打开位于另一浮动栅之下的沟道，不论在其上是什么电荷级别。这有效地消除了另一个浮动栅作为在相同的单元中在读取或编程关注的浮动栅过程中的因素。例如，流过该单元的电流量，其可被用于读取其状态，是关注的浮动栅上的电荷量的功能，但不是同一单元中的另一个的功能。在美国专利5,712,180号(图9+)中描述了一例这种单元阵列结构、制造和操作技术，这个专利以引用的方式并入本文(此后称为“双存储元件单元”)。
另一类在闪存EEPROM中采用的存储器单元利用非易失性电介质材料代替一个导电浮动栅来用一种非易失的方式存储电荷。在Chan等的文章“一个真正的单晶体管氧化物——氮化物——氧化物EEPROM元件”(“A True single-TransistorOxide-Nitride-Oxide EEPROM Device”，IEEE Electron Device Letters，Vol.EDL-8，No.3，1987年3月，第93-95页)中，描述了这种单元。一个由氧化硅、氮化硅和氧化硅(“ONO”)形成的三重层电介质夹在一个导电控制栅和位于存储器单元沟道上的一半导体衬底的一个表面之间。通过从单元沟道将电子注入进氮化物对该单元编程，在其中电子被捕获并将其存储在一限定的区域。这个存储的电荷然后以一种可检测的方式改变该单元的一部分沟道的阈值电压。通过将热空穴注入进氮化物中擦除该单元。也见于Nozaki等的“用于半导体盘应用的具有MONOS存储器单元的1Mb EEPROM”(“A1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application”，IEEEJounral of Solid-State Circuits，Vol.26，No.4，1991年4月，第497-501页)，其描述了处于一个分隔栅结构中的一个类似单元，在该分隔栅结构中一个搀杂多晶体栅在该存储器单元沟道的一部分上延伸，形成了一个分离的选择晶体管。上述这两篇文献以引用的方式并入本文。上面提及的编程技术，可参考Brown和Brewer编辑的书的节1.2，在该节中也描述了此技术，此技术可应用于电介质电荷捕获元件。
以引用的方式并入本文的美国专利5,851,881号描述了如何使用彼此相邻的位于存储器单元沟道上的两个存储元件，一个是这样电介质栅，另一个是一个导电浮动栅。存储两位数据，一个存储在电介质栅中，另一个存储在浮动栅中。通过将两个栅的每一个编程成两个不同电荷级别范围，将该存储器单元编程成四个不同阈值级别中一个。
在Eitan等编辑的“NROM：一个新型局部捕获，2位非易失性存储单元”(“NROM：ANovel Locallized Trapping，2-Bit Nonvolatile Memory cell”，IEEE Electric DeviceLetters，Vol.21，no.11，2000年11月，第543-545)中描述了另一种在每一单元中存储两位的方法。一个ONO电介质层延伸穿过源极与漏极扩散区域之间的沟道。将一位数据的电荷定位在靠近漏极的电介质层中，将另一位数据的电荷定位在靠近源极的电介质层中。通过分开读电介质中的空间分离的电荷存储区域可以实现多态数据存储。
发明内容
本发明包括两个可以或者一起实现或者分开实现的主要方面。一个主要方面是用电介质电荷存储元件而不是导电浮动栅形成非易失性存储器单元结构。另一个主要方面是用多于两个可检测的级别的其中之一在一或多个限定的、容纳的区域存储电荷，该区域穿过位于一存储器单元晶体管的一沟道之上的一电介质电荷存储元件。因此可在该沟道的一部分之上的一单个受限电介质区域中存储多于一位的数据。可在这些单元的一阵列的每一个存储器单元中提供沿着沟道的长度方向彼此间隔开的两个或多个这样的独立的可编程电荷存储区域，其中可在每一这样区域中存储多于一位的数据。
本发明可在前面的多个闪存存储器系统中实现，如在上面背景技术中所述那些系统。其中前面的存储器单元阵列采用导电浮动栅作为存储元件，这里用电荷捕获电介质材料代替浮动栅。制造和操作此种带有电介质存储元件的非易失性存储器系统的方法与带有浮动栅的相应存储器系统很为相似。由于电荷不穿过电介质存储材料移动，电介质材料通常可以在存储器单元阵列的绝大多数其它区域上延伸，穿过存储单元的多个行和多个列。其中该存储单元包括一选择晶体管，然后，在一实施例中是在选择晶体管中用栅电介质代替电子存储材料。
可在每一存储单元的存储电介质中提供两个或多个电子存储元件，该存储单元在沿着存储器单元沟道的长度上的两个或多个各个部分中具有一允许独立控制衬底表面之间的电压的栅结构。在每一个电介质电子存储区域元件中可以采用一或两个独立的编程和读取电荷存储区域。电介质的一个区域的扩大或者移动进入了注入电子的区域，这可在擦除/编程的循环的次数增加时发生，因此不影响位于相同存储单元中的一相邻区域。这样就增加了存储器能经受的擦除/编程循环的次数，因此能延长其有效寿命。
在一具体实施例中，在上面背景技术中所述的双存储元件单元具有用于替代存储器单元的两个浮动栅的每一个的电荷存储电介质。这个电介质夹在导电导流栅和衬底之间以在存储器单元的源极与漏极之间的存储器单元沟道上形成两个功能分离的电荷存储元件。优选地是在这两个存储元件地每一个中存储电荷的一个区域，其位于选择晶体管的相对两侧沿着单元沟道的长度方向，尽管另一选择为可以使用这两个区域以获得电荷存储密度的增加。区域中的电荷级别影响位于该区域下面的单元沟道长度部分的阈值级别。为在每一存储器单元的两个电荷存储区域的每一个中编程定义了两个或更多这样的电荷级别，因此就有两个或多个不同的阈值级别。通过打开选择晶体管并将另一个沟道部分驱动得强导通，用如与双浮动栅系统一样的方式就能实现编程和读取已编址的单元的两个电荷存储区域的选定的一个。这样补偿了已编址单元的选定的电荷存储区域响应了设置在其源极、漏极和栅上的电压。在序号为6,091,633、6,103,573和6,151,248的美国专利中、在未决的序号为09/667,344、提交日为2000年9月22日、发明人为Yuan等、题目为“具有用连续位线连接器连接的非连续的源极与漏极扩散区域的非易失性存储器单元阵列及其形成方法”(“Non-volatile Memory Cell Array having DiscontinousSource and Drain Diffusions Contacted by Continous Bit Line Conductor and Methodsof Forming”)中，在序号为09/925,134、提交日为2001年8月8日、发明人为Harai等、题目为“采用衬底沟道的非易失性存储器单元”(“Non-volatile Memory CellUtilizing Substrate Trenches”)中，在序号为09/925,102、提交日为2001年8月8日、发明人为Yuan等、题目为“可升级的自对准双浮动栅存储器单元阵列及形成该阵列的方法”(“Scalabe Self-Aligned Dual Floating Gate Memory Cell Array and Methodsof Forming the Array”)中给出了双存储元件单元的几个具体例子，其中可以用电荷存储电介质代替浮动栅，该专利及专利申请以引用的方式并入本文。
该双存储元件单元的另外方面包括在每一存储器单元的选择栅的下面提供第三电介质存储元件，其中利用了一个电荷存储区域。当用两个状态(二元)操作每一电荷存储区域时，这就允许在每个存储器单元中存储三位数据，但是用多于两个状态的多个状态操作一些或所有电荷存储区域时，允许在单个存储器单元中存储更多数据。另外，为了增加该阵列的数据存储密度，可以选择利用采用位于一掩模中的电介质间隔以定义控制(导流)栅宽度的一存储器单元阵列制造工艺以减小存储单元的尺寸。
在另一具体实施例中，一NAND阵列用一电介质层的存储元件区域代替其存储器单元浮动栅。该电介质层夹在字线和衬底沟道之间。另外，如在序号为09/893,277、提交日为2001年6月27日美国专利申请中描述的那样操作该阵列，该专利申请以引用的方式并入本文。可操作每一存储元件区域存储多于两个电荷级，因此在每一这样的区域中存储了多于一位的数据。
该NAND阵列的一个改进是沿着NAND存储器单元串的长度方向消除了位于相邻字线与存储元件之间的衬底中的通常金相源极与漏极区域。替代地，用一实际上可行地双倍增加电荷存储元件密度的方式沿着NAND串将字线和电荷存储元件压紧在一起。于是，将增加的字线和电荷存储元件定位在目前由存储单元的NAND串占用的间隔中。用与操作一带有存储器单元源极与漏极区域的NAND阵列的一样的方式操作该改进的阵列。
本发明的另外的方面、优点和特征包括在下面描述的具体实施方式中，应结合附图来读其描述。
附图说明
图1示出了一个存储器阵列的第一实施例的俯视图；
图2A和2B是图1的阵列的剖面图，分别取自各个剖面I-I，II-II；
图3是图2A的一放大图，示出了一个存储器单元，给该单元加上了典型的阈值电压特征；
图4是一组图3的存储器单元的在四个状态下操作的典型的电流——电压特征曲线；
图5是图3所示的存储器单元的等效电路，加上操作元件的图示；
图6A和图6B阐释了两种不同的具体的电介质材料结构，其可在用于捕获电荷的存储器单元中使用；
图7示出了一个存储器阵列的第二实施例的俯视图；
图8A和图8B是图7的阵列的剖面图，分别取自各个剖面III-III，IV-IV；
图9是图8A的一放大图，示出了一个存储器单元，在该单元上加了典型的阈值电压特征；
图10示出了一个存储器阵列的第三实施例的俯视图；
图11A和11B是图10的阵列的剖面图，分别取自各个剖面V-V，VI-VI；
图12是图11A的一放大图，示出了一个存储器单元，在该单元上加了典型的阈值电压特征；
图13是示出了对如图11所示的存储器单元进行改进的一个片段；
图14是图10的阵列的剖面图，取自剖面V-V，并带有图11所示的改进。
图15是图14的一放大图，示出了一个存储器单元，在该单元上加了典型的阈值电压特征；
图16是图10-15所示的一个门连接实施例的示意图，；
图17-20阐释了形成一个闪存EEPROM系统的方框图，在其中实现了根据第一、第二和第三实施例的存储器单元阵列；
图21根据可以实现的第一、第二和第三实施例，以框图的形式示出了形成一个其中含有存储器单元阵列的闪存EEPROM系统。
图22是一存储器阵列的第四实施例的俯视图；
图23A和23B是图15的阵列的剖面图，分别取自各个剖面VII-VII，VIII-VIII；
图24是第四实施例的一串存储器单元的等效电路，增加了操作元件的图示；
图25A、25B和25C示出了形成图15-17所示的那类存储器阵列的过程；
图26A、26B、26C和26D示出了形成图22-24所示的那类存储器阵列的过程；
图27示出了一个存储器阵列的第五实施例的俯视图；
图28是图27的阵列的剖面图，取自剖面X-X；
图29A和29B是图27的其穿过剖面X-X的视图，示出了第一实施例的过程步骤；
图30A和30B是图27的其穿过剖面X-X的视图，示出了第一实施例的过程步骤；和
图31阐释了形成一个闪存EEPROM系统的方框图，在其中实现了根据第四和第五实施例的存储器单元阵列；
具体实施方式
参照附图描述了几个具体存储器单元的结构。在它们中每一个中，将电荷存储在一位于一导电栅和衬底之间的电荷捕获电介质的至少一个区域中。这些存储器单元的例子可以或者以二元的模式操作，其中是将数据的每一位存储在每一个电荷存储区域，或者以多态的模式操作，其中将多于一位的数据存储在每一个电荷存储区域。
存储器单元的第一例(图1-6)
在俯视图图1中阐释了二维存储器阵列的一些单元，在图2A和2B中示出了互相垂直的剖面。在一半导体衬底100的一表面101中形成了延伸的平行的源极与漏极扩散区域103、104和105，它们的长度在y方向上延伸，并在x方向上间隔开。一含有电荷存储材料的电介质层107形成在衬底表面101上。延伸的平行导电控制栅109、110和111其长度在x方向上延伸，并在y方向上间隔开。这些栅典型地是由搀杂多晶体材料制成。
这个简单结构(这是它的一个优点)的电荷存储元件是位于源极与漏极扩散区域103-105之间并夹在控制栅109-111和衬底101之间的区域。在图1中这些存储元件区域是用阴影标出的。为了形成可操作的存储器阵列需要将电荷捕获材料仅放在这些区域，但是可以扩展到对结构有利的任何其它部分，包括在整个存储器单元阵列都可这样。
采用标准的处理技术可以形成这个存储器单元阵列，特别是已开发出的那些用于制造采用一浮动栅的那类闪存EEPROM阵列技术。主要处理步骤包括在衬底上形成一离子注入掩模，穿过其将离子注入源极与漏极区域103-105。然后除去此掩模，并在整个阵列上形成电介质层107。然后在电介质层107上沉积一层导电材料，如搀杂多晶体或多酸(polycide)，在其顶面形成一蚀刻掩模，然后穿过该掩模蚀刻该多晶体，留下控制栅109-111。在是多晶体的情况下，为了使它们导电，通过最初以搀杂的形式沉积多晶体或者在将它分成延伸的条109-111之前用注入离子连续掺杂来掺杂这些控制栅。当蚀刻多晶体时，在正在被蚀刻的区域中的层107可能也被去除，由于那些区域对于操作存储器来说是不必要的，在控制栅109-111下面留下了条状的电介质层107。最后，为了增加相邻单元行之间的电分离，使用控制栅作为掩模，在控制栅条109-111之间的衬底中执行另一个离子注入。
在图3中阐释了对此阵列的编程和电荷保持，其中放大了图2A中的含有一单个存储器的一部分。使用上面在背景技术中描述的沟道热注入技术能实现编程。当将适当的电压加到衬底100、源极105、控制栅110上时，在该单元沟道中将来自源级并朝向漏极运动的电子充分加速而注入到一区域115，并保持在其中，区域115位于靠近漏极105的电介质层107中。实际加的编程电压依赖于阵列结构的细节，但下面是比较典型的：衬底100：0V；源极104：0V；漏极105：5V；控制栅：8V。
带有导电浮动栅的闪存EEPROM技术之后接下来的优选的编程技术，如在上面讨论的背景技术中以引用的方式描述的那样。将这些编程电压的同步脉冲周期地加到许多平行的单元上，并且在编程脉冲之间读这些单元的程序状态。当一单个单元达到其编程级别时，停止对该单元加载编程脉冲。应注意，在相邻的列之间，源极与漏极扩散区域是共用的，并且是在虚地的模式下操作的，虚地模式在浮动栅存储器阵列中是广泛使用的。
应注意，图3的存储器单元的沟道在长度方向上有两个部分，“L1”是电荷存储区域115之外的长度部分，“L2”是在区域115的下面的长度部分。曲线117阐释了该沟道的阈值电压(VT)特征。该曲线在沿着沟道长度片段L1部分是平的，处于一随着任意在衬底表面101上进行的阈值变化注入和任意先前的沟道擦除操作(在后面描述)变化的级别。存储在区域115中的电荷不影响L1片段中的阈值特征。但是在L2沟道片段中，其阈值明显地受到存储的电荷地影响，如在浮动栅对等系统中，是用来测量以确定单元存储状态的特征。
使用福勒-诺德海姆隧穿形成在该沟道区域上的氧化物层的编程过程有其自身的限制。其通常只能在一些特定的存储器阵列结构中使用，如NAND和AND结构。实际上没有使用此技术编程这个第一实施例或者此后描述的第二和第三实施例。但是如果按照此方式编程，电介质层107中的存储区域将基本均一地延伸穿过整个沟道长度(L1+L2)，而不是不仅限于区域115。
通过检测VT是高于一预定的阈值级别或低于该阈值级别，可二元地操作每一单元，存储一位数据。但是根据本发明的一个主要方面，通过操作每一个单元以在由多于两个的预定阈值级别来分离的VT的多于两个级别或范围之间区分，由此可在每一个单元中存储多于一位的数据。在图3中示出了L2片段的阈值级别的一窗口，被分成四个级别状态0-3，例如，每一单元存储存储两位。为了使每一存储元件存储多于两位的数据，另一选择为指定多于四个级别。在图4中示出了图3中的单元在四个状态下的每一状态下的示范性的电流——电压特性，四种状态中每一个状态是在电介质层115中存储适当数量电荷的结果。图4的x轴的电压量VCG是该单元的控制栅上的电压，y轴的电流量ICELL是流过该单元沟道的电流。
在图3中示出的存储器单元实际上是一分隔沟道单元，由于电荷存储区域115延伸穿过沟道的一部分。在图5中示出了该单元的一个等效电路，两个晶体管Q1和Q2串联地连接在相邻的源极与漏极扩散区域104与105(位线)之间。由于在该单元的元件上提供了足够的电压组合，在编程或读期间导电地补偿晶体管Q1。在读期间，将一电压源121(VCG)连接到控制栅110(字线)，一电压源125(VS)连接至扩散区域104，一电压源127(VD)连接至扩散区域105。
可以用与读具有一导电浮动栅一样的方式读图3的单元。通常有两种方式。可稳定地保持该控制栅的电压VCG，并由一读出放大器电路129测量的流过该单元的电流ICELL作为该单元的存储状态的指示。实际施加的电压依赖于阵列结构的细节，但下面是示范性的电压：衬底100：0V；源极104：0V；漏极105：1V；及控制栅110：3-5V。另一选择为，该控制栅的电压VCG可以变化，当由读出放大器129确定的单元电流值超过(cross)一固定阈值时，记录该电压值。该电压值指示该单元的存储状态。此实施例利用了“向前”读，由于编程期间的漏极也是读期间的漏极。另一选择为，可以用一“向后倒”的方式进行读出，其中读出期间与编程期间的源极与漏极是颠倒的。
除了在编程期间一般没有连接读出放大器129，图5中也含有用于对该单元编程的元件。在图5中示出了在编程期间连接电压源121、125和127，但加的电压值是不同的。通过加载适当的电压以引起电荷从电介质电荷捕获区域运动到衬底，可一起擦除沿着至少一条字线上的许多单元。下面给出了一示范性的一组电压：衬底100：0V；源极104：悬空；漏极105：5V；控制栅110：-8V。
图6阐释了电荷存储电介质层107的两个示范性结构，此结构可用于本文描述的所有存储器单元的实施例中。第一种结构(图6A)包括一生长在衬底表面101上的氧化硅(SiO2)层135，通常只称为“氧化物”，接下来是沉积在层135上的氮化硅(Si3N4)，通常称为“氮化物”。然后在氮化物层137上长出或在其上沉积一氧化物层139，或是两者的组合。此氧化物——氮化物——氧化物的结构被称为“ONO”。在氮化物层137中捕获和存储电子。下面给出了这些层的示范性厚度：层135：40-80埃；层137：50-80埃；层139：50-100埃。然后在ONO层上沉积形成控制栅的导电材料层。
在图6B中示出的第二结构采用硅富有(silicon rich)二氧化硅的剪裁好的层捕获和存储电子。在下面的两篇文章中描述此材料。这些文章以引用的方式并入本文：DiMaria等的“采用Si富有SIO2注入器和一浮动多晶硅存储层的电可改变的只读存储器”(“Electrically-alterable read-only-memory using Si-rich SiO2 injector anda floating polycrystalline silicon storage layer”，J.Appl.Phys.52(7)，1981年7月，第4825-4842页)；Hori等的“一带有用于非易失性存储器应用的硅注入栅SiO2的MOSFET”(“A MOSFET with Si-implanted Gate-SiO2 Insulator for NonvolatileMemory Applications”，IEDM 92，1992年4月，第469-472页)。作为一例，层141的厚度为大约500埃。
第二存储器单元的实施例
在图7-9中阐释了另一例存储器阵列，其与第一例的区别在于：使用两组互相垂直定位的导电栅代替仅一组导电栅。图7示出了该阵列的一些单元，图8A和8B是在两个互相垂直的方向上的剖面图；在衬底163的一表面164上形成平行的源极与漏极扩散区域151、152和153，它们在穿过该阵列的y方向上延伸，并且在x方向上分隔开。导电控制栅155、156和157也在y方向上延伸，并且在x方向上分隔开，将其称为导流栅。这些栅沿着各个扩散区域151、152和153放置。这些扩散区域放置的间隔比第一实施例的间隔更大，是为了将这些控制栅放置的穿过存储器单元沟道。第二组导电控制栅159、160和161，在x方向上延伸，并且在y方向上分隔开，它们形成了该阵列的字线。一般这些栅是由搀杂多晶体形成，但可替代地用其他的阻抗材料形成。
参照图8A和8B的剖视图，在该阵列的衬底表面164上形成了一电荷存储电介质165。这个电介质可以是在上面参照图6A-B描述的两种特定电介质中的一种。在互相交叉的两组导电栅之间形成另一电介质层167。为了维持两组栅之间的电压差，将这层制作的比较厚，如该层为厚度为250埃的氧化物。
应注意从图8A中的一存储单元的放大剖面图图9来看，将各个存储器单元的沟道的长向分成两个部分，这两个部分是耦合两组控制栅中的不同控制栅的区域。字线160位于大约一半沟道长度的左半部分上，控制栅157在另一部分上。电荷存储电介质165夹在衬底表面164和这些栅之间。此阵列在操作上与第一实施例的主要区别在于：可在层165的两个邻接区域171和173中存储电荷，可对这些区域的每一个分别编程，并可独立地读另一个。优选地通过源极侧注入来编程，这样可使电荷存储区域171与栅160的内边缘相邻，可使电荷存储区域173与栅157的内边缘相邻。然而，如果通过沟道热电子注入来编程，电子就存储在层165中的域172和174，不是区域171和173中。区域172和174分别与单元的源极与漏极区域152和153中的单个相邻。
这例单元实际上含有位于相邻源极与漏极区域152和153之间的单元沟道上的两个电荷存储元件，一个在导电栅160的下面，另一个在导电栅157的下面。可以将电介质层165限制在这些区域，或者，通常是更为有利，其在该阵列的更多区域上延伸。
图9的曲线175阐释了：当使用源极侧注入在区域171和172中编程时，单元沟道两端的变化的阈值电压特性(VT)。存储在区域171中的电荷量给出了它下面的阈值VT177，存储在区域173中的电荷量给出了它下面的阈值VT179。在两种存储状态的一个状态下可保持阈值177和179的每一个，其中在两个状态之间是设置一单个断点阈值。如此就可在每一单元中存储两位数据。另一选择为，可以用多于两个级别的更多级别操作值177和179的每一个，如第一例阵列的图3所示。如果在四种状态下操作级别177和179的每一个，如在图3中所示，在每一单元中总计能存储四位数据。当然，如果用多于四个级别的更多级别操作该沟道的一或两个部分，在每一个单元中会存储多于四位的更多位数据。为了保证分离电荷存储区域171和173，将它们之间的一部分电介质层165去除，并用一热氧化物或其它相对非捕获电介质材料来代替。还有，如果用热电子注入代替源极侧注入对该单元编程，曲线的级别178和180示出了电荷存储区域172和174的阈值电压效应。另一选择为，为了进一步在每一单元中增加存储数据的数量，通过依次采用源极侧注入和沟道热电子注入，可利用所有的四个电荷存储区域171-174。
优选地彼此互相独立地对每一个阈值177和179编程和读取，该单元的一个片段变硬，于是消除了其已编程的阈值级别的影响，同时可以对另一个编程或读取。尽管加载到该阵列的具体电压的依赖于其具体结构，下面给出了可以用于通过源极侧注入对图9的单元进行编程的近似电压：
编程左侧片段，区域171：衬底163：0V；源极153：VS＝0V；漏极152：VD＝5V；字线160：VWL＝8V；和控制栅157：VSG＝右侧装置的阈值VT179加上大约1V。
编程右侧片段，区域173：衬底163：0V；源极152：VS＝0V；漏极153：VD＝5V；控制栅157：VSG＝8.8V；和字线160：VWL＝左侧装置的阈值VT177加上大约1V。
例如，用沟道热电子注入编程的近似电压，如下所示：
编程左侧片段，区域172：衬底163：0V；源极153：VS＝0V；漏极152：VD＝5V；控制栅157：VSG＝8V；和字线160：VWL＝8V。
编程右侧片段，区域174：衬底163：0V；源极152：VS＝0V；漏极153：VD＝5V；控制栅157：VSG＝8V；和字线160：VWL＝8V。
在这个实施例中，通过交替地平行用这些电压脉冲激发多个单元和用读出这些单元来改变它们的已编程状态可实现编程，在达到所希望的级别之后，在一单元接单元(cellby cell)的基础上停止编程，如同用浮动栅闪存存储器门阵列一样。
当用上述方式已经并且仅编程了区域171和173时，下面描述了对图9的单元的示范性读出：
读左侧区域171，将0V的阈值177加载到衬底163和源极152上，将漏极153保持成低电压(如1V)，并且当将区域173已编程到它的最高的阈值状态时，将选择栅157保持在一足够高的电压上以保证区域173是导通的。然后改变字线160的电压，并监测位线电流以检测区域171的阈值。
读右侧区域173，将0V的阈值179加载到衬底163和源极153上，将漏极152保持成低电压，并且字线160保持高电压。然后改变选择栅的电压，并监测位线电流以检测区域173的阈值。
当用上述方式已经并且仅编程了区域172和174时，下面描述了对图9的单元的示范性读出：
读左侧区域172，将0V的阈值178加载到衬底163和源极152上，将8V电压加载选择栅157上，并且将一低电压(如1V)加载到漏极153上。然后改变字线160的电压，并监测位线电流以检测区域172的阈值。
读右侧区域174，将0V的阈值180加载到衬底163和源极153上，将8V电压加载字线160上，并且将一大约1V的电压加载到漏极153上。然后改变选择栅157的电压，并监测位线电流以检测区域174的阈值。
当用电荷对所有四个区域171和174编程时，可以如下所述一次读一个：
读电荷存储区域172和174，读的过程如上所述。
读区域171，将0V电压加载到衬底163和源极153上，当将区域173和174已编程到它们的最高的阈值状态时将选择栅157保持在一足够高的电压上以保证区域173和174是导通的，并且将一足够耗穿区域172的电压加载到漏极152(近似等于3V)。然后改变字线160的电压，并监测位线电流以检测区域171的阈值。
读区域173，将0V电压加载到衬底163和源极152上，当将区域171和172已编程到它们的最高的阈值状态时将字线160保持在一足够高的电压上以保证区域171和172是导通的，并且将一足够耗穿区域174的电压加载到漏极153(近似等于3V)。然后改变选择栅157的电压，并监测位线电流以检测区域173的阈值。
另外，为了允许如此读取所有四个区域，应将已编程成每一区域对(左侧对171和172与右侧对173和174)的状态的电荷级别设置成它们之间具有一给定的相互关系。一此种关系为：设置每一对的外侧电荷存储区域，也就是左侧对的区域172和右侧对的区域174为一产生超出该对的各个内部区域171或173的足够高的阈值电压(VT)的电荷的级别(例如，大约高一状态级别)。然后，不使用对一些阈值组合的给定限制，就允许用上述方式读出位于单个栅之下的两个区域的每一区域的阈值。这是因为，没有将内部区域的阈值编程为等于或超过外部区域的阈值。
用一例来解释这些是有用的。可以指定五个编程阈值级别，从低的0级，按顺序为1，2，3，4是最高级别。电荷存储区域171-174的每一区域中使用这些级别中的四个。在外部区域172和174的每一区域中使用较高的阈值级别组1-4，而在内部区域171和173的每一区域中使用较低的阈值组0-3。对于每一电荷存储对可以从各个电荷存储区域的阈值电压的允许组合中指定10种存储状态，如下所示：
  状态   外部区域VT   内部区域VT
  0   1   0
  1   2   0
  2   3   0
  3   2   0
  4   3   1
  5   1   1
  6   4   1
  7   3   2
  8   4   2
  9   4   3
因此，通过在每一区域中提供5种不同电荷(阈值)级别的检测，在图9所示的存储器单元的每一侧上能检测到总计10种不同的状态，因此导致该存储器单元的状态组合起来有100种不同的状态。当然，采用较少数目的阈值级别将导致可检测到的状态较少，增加阈值级别的数目将增加存储状态。
也存在在四个区域的每一个区域中编程阈值级别的优选顺序。也就是先编程内部区域171和173，后编程外部区域172和174。在共用一公用字线的此种单元的一行的每一单元中，通过源极侧注入首先编程区域173。为了能够进行源极侧注入，将一电压VSG加载到各个控制栅157，该电压VSG依赖于已编程进入位于各个控制栅157之下的区域173的电荷级别，然后沿着该行类似地编程区域171。然后用使用热电子注入两种顺序的任一顺序编程区域172和174。
在这个实施例和其它两个实施例中实现了擦除存储器单元，是通过将空穴注入它们的电荷捕获层和/或通过从电荷捕获层中抽取电子来实现的。空穴中和了在编程期间注入到电荷捕获层中的电子的负电荷。在此第二实施例(图7-9中)中是层165在编程期间接收电子，在擦除期间接收空穴。有两项具体的擦除技术。在一项技术中，通过隧穿与衬底表面接触的层165的一氧化物部分，将空穴从硅衬底注入到层165的一电荷存储部分，称其为“沟道擦除”。在相同的技术中，使用隧穿机理能将一些存储在层165的电荷存储部分的电子抽取出来，穿过层165的氧化物部分到达硅表面。为达到此效果，参照该衬底的电压，将一负电压加到字线及在图9的情况下的选择栅上，漏极和源极或者接地或者让其悬空。在另一项技术中，使用在层165与源极与漏极区域之间的隧穿，将空穴从靠近源极或漏极的衬底的一区域中注入到层165和/或将电子抽取出来。在此第二技术中，参照图8和图9，加载这样的电压组合：将一负电压加载到字线159-161与导流栅155-157上，将一正电压加载到151-153上。(在如图3示出前述第一实施例的单元中，将一正电压加载到漏极105，让源极104悬空，将一负电压加载到字线110上。)当图9中的单元的内部存储区域171和173正在使用时，不使用第二种擦除方法。
当已经使用源侧注入对单元已经编程了，可以使用沟道擦除技术。仅当采用热电子注入技术已编程过存储区域时，可以使用这两项擦除技术中的任一项。但是当用热电子注入已经单元编程时，沟道擦除有一个不利之处：隧穿电子穿过整个沟道，结果是过多地擦除了不含有由先前编程产生的电子的电荷捕获层的一部分。这将产生穿过该单元沟道的曲线175(图9)的扁平的零部分低于负的阈值。
在第二实施例中，为了在一单元块中同时擦除许多单元，将下面的电压同时加到各个单元上：衬底163：0V；源极152：VS＝5V；漏极153：VD＝5V；控制栅157：VSG＝-8V；和字线160：VWL＝-8V。这些电压在上述第二擦除方法中使用。
也可用标准的处理技术来形成图7-9的存储器单元阵列，特别是那些为制造使用一浮动栅的那类闪存EEPROM阵列开发出来的技术。在一例工艺中，首先在该存储器单元阵列的整个衬底区域上形成层165。然后在此区域上沉积第一层多晶硅，并穿过一适当掩模蚀刻第一层多晶硅而留下控制栅155-157。在一例中，将控制栅155-157之间的层165作为此蚀刻工艺的一部分而去除。然后穿过由该控制栅形成的一掩模和其它临时的掩模材料(未示出)注入源极与漏极区域151、152和153，因此与控制栅155-157的一边沿自对准。这是一连续的ONO层(图6A)或硅富有氧化物层(图6B)。在图8和9中示出的可以是该相同层165的一部分也可以是层165和其它电介质材料的组合。这些其它电介质层可以是以沿着控制栅155-157的垂直壁形成的氧化物间隔和/或控制栅155-157的顶面的一厚氧化层(未示出)的形式形成。优选地，是通过在将第一多晶硅层分离成栅155-157之前在第一多晶硅层的顶部沉积氧化物而形成这个顶面氧化物。然后在这个连续层上形成第二多晶硅层，然后将其蚀刻成字线159、160和161。
应注意到，这个第二例存储器单元由一决定性元件确定的在x方向上的尺寸比图3的第一实施例的要大，是由于增加了控制(导流)栅155-157。在这个第二实施例中也需要第二多晶硅层。这样虽然增加了结构和尺寸，然而在每一单元中允许双倍地存储数据。
一有意对图7-9的单元的改进是用一薄(如200埃厚)的栅电介质取代了位于控制栅155-157之下的电荷存储层，通常是在衬底表面长出一氧化物。
第三存储器单元的实施例
在这个实施例中，如图10-13所示，一双存储元件单元阵列，如在上述背景技术中描述的那样，提供了用上述根据图6A-6B的电介质电荷捕获材料层的-层的多个部分代替该阵列的导电浮动栅。这个阵列的制造和操作方法与上面的并入背景技术和发明内容的专利和专利申请中的双存储元件单元阵列类似。
图10-12示出了一阵列，在一半导体衬底183的一表面181上形成源极与漏极扩散区域185、186和187，其长度在y方向上延伸拉长，在x方向上间隔开。可清楚地从图10的俯视图中看出，导电的导流栅189、190、191、192、193和194是按与扩散区域相同的方式定位的，将它们定位成在x方向上的扩散区域的任意一侧。将导电字线197-199布置成其长度在x方向上延伸拉长，在y方向上间隔开。一般而言，这些导电线是用搀杂多晶硅材料制成的。
为了避免额外的工艺步骤，优选地从导电材料的一单沉积层形成字线197-199，而不是在工艺的不同阶段中那样在另一层的顶部形成两片(字线)。然而，这样的两片结构对于当搀杂多晶硅线的导电性比所希望的导电性差的时候是有利的，其是这样的情况，可增加与该搀杂多晶硅线相接触的带有一高导电性的第二片材料。两例这种材料可以是硅或一金属。
如在剖面图11A和11B中阐释的那样，按照图6A-6B中的一个，将导流栅189-194定位在一电荷存储材料层201的上面。在电荷存储层201上形成导流栅189-194之后，将在x方向上位于导流栅彼此之间、在y方向上延伸的该层的条去除。在余下的区域之间注入在x方向上位于导流栅彼此之间源极与漏极扩散区域185-187。在导流栅189-194的顶面和侧面上形成一氧化物层203，使那些导流栅与字线197-199分离开，并且同时在暴露出来的衬底表面181上形成氧化物层203以在字线197-199的下面提供栅氧化物。在搀杂多晶硅导流栅189-194的上面的一例电介质层203的厚度为200埃，在衬底表面181上的厚度为150埃。在图11A中示出了字线198的各个部分198’，例如，它们紧靠地形成在衬底表面181的氧化物层203的部分之上，用作存储器单元的该行中的选择晶体管栅。
为了减小解码器的复杂程度，优选在用于导流栅的解码器处将在扩散区域185-187的任意一侧的邻接导流栅对电连接在一起。一个这样的对包括导流栅192和192。另一选择为，这种相邻的导流栅对可以通过在它们中间的扩散区域的上面将它们结合而物理地结合在一起，就如在上面所引用的几个双存储元件单元的专利和申请中所描述的那样。
可将各个存储元件界定在导流栅189-194的一个、且与字线197-199交叉的区域之下的电介质捕获层201的各个区域中，如俯视图图10中的阴影所示。每一存储器单元有两个这样的存储元件。为了在每一存储元件中存储一位数据，可以在每一存储元件中用两个状态(二元)操作每一电荷存储区域。另一选择为，用与在双存储元件单元专利第6,151,248中描述的类似的方式，可以在电荷存储区域中存储分别存储多于两个状态的状态，如每个区域存储四个状态。这样一电介质存储器阵列的操作与在那个专利中描述的类似，一点区别在于：由于没有浮动栅，所以在导流栅上使用低电压。
参照图12，给出了图11A的存储器单元的放大的视图。采用源极侧注入技术编程，邻接于一选择晶体管栅198’的每一侧，该选择晶体管栅198’是字线198的一部分，可操作该单元在区域211和213中的电介质层201中捕获电荷。另一方面，如果采用沟道热电子注入技术编程，替代地将电荷存储区域定位在邻接各个源极与漏极扩散区域186和187的位置。另一选择为，通过依次用源极侧注入和热电子注入技术来编程，可使用所有的四个电荷存储区域211-214，每一区域或者是两个状态或者是多于两个状态，其受限于与上面已经在图9中的实施例中所讨论的阈值关系相同的考虑，但这不限制写的次序。存储器单元中的位于选择晶体管栅198’每一侧并位于字线198之下的电介质层201的一部分定义了单元的两个存储元件，这两个存储元件代替了在上面引用的双存储单元阵列和系统的两个导电浮动栅。然而，电介质层201可在这些存储元件上延伸。在一种形成方案中，层201是形成为了条，各个条的宽度在相邻列的存储器单元的选择晶体管之间的x方向上延伸，各个条的长度是在穿过存储器许多行的y方向上延伸。这些条，及它们之间的选择晶体管栅电介质，能与导流栅的边缘对准，如在图12中所示的导流栅192和193的边缘。
与上述其它两个实施例相似，当用源极侧注入编程时，图12中阈值电压曲线215的部分217和219示出了存储在电介质层201的区域211和213中的电荷的效应。在这个单元中的源极侧编程与图9中的源极侧编程的区别在于：移动了提供阈值的端子加上了1V的偏置条件。在图12中，这个端子是连接至用于两个存储区域211和213的选择栅198’的字线198。另外，现在将没有正在被编程的存储区域上面的导流栅驱动到一足够高的过度驱动电压级别(例如8V)。例如，当存储区域211正在被编程时，将导流栅193驱动到过度驱动电压，并且将字线198驱动成高过选择晶体管198’的阈值电压大约1V。
图12的曲线部分217表示位于电荷区域211下面的存储器单元沟道的一部分的阈值电压VT的变化情况。类似地，曲线215的部分219表示了沟道上的电荷区域213的效应。可以用两个状态(每单元存储一位)或多于两个状态(每单元存储多于一位的多位)操作这些区域中的每一个，正如原先在上面的其它实施例描述那样。如果使用沟道热电子注入编程，在区域212和214中存储电荷，图12的曲线215的各个部分216和218描述了阈值电压的效应。可用或者两个状态或者多于两个限定状态的多个状态操作区域212和214的每一个。在这样的编程期间，将所有的三个栅191、192和193驱动到高的过度驱动电压(例如，三个都为8V)。当在四个区域211-214的每一个中存储数据依赖电荷时，该单元的存储能力与已描述的图9的单元存储能力相同。对图12的存储单元的擦除与前面所述的图9中的存储单元的擦除一样，如前面所述。
图13示出了对图11A和12中的剖面中示出的存储器单元的可选的改进。区别在于字线的选择栅部分198’延伸进衬底中的凹槽或凹穴221中，选择栅电介质205沿着凹槽22的底部和侧壁并在它们之间形成。这个结构增加了选择晶体管的沟道的长度而没有增加穿过衬底表面181的面积。
尽管前述结构中的栅优选地用搀杂多晶硅材料制成，但是也可使用其它合适地导电材料来代替描述的一或两个多晶硅层。例如，从其中形成字线197-199的第二层，可以是多酸(polycide)材料，为了增加其导电性，其是在其顶面带有导电的折射的金属硅化物的多晶硅，金属可以是钨。多酸材料通常不适合于从其上形成导流栅189-194的第一导电层，由于从多酸材料长出的氧化物用作共聚材料其质量比从多晶硅中长出的要差。对于上述第二存储单元的实施例有相同的考虑。对于第一存储器单元的实施例，由于只形成了一层导电栅，所以那些栅可以是多酸材料。
在图14中给出了图11中的穿过图10的剖面V-V的结构的变化，其中使用了相同的附图标记。其首要区别在于将电荷捕获电介质层204定位在字线197-199的几个部分的选择栅之下，以形成另外一个进一步增加单个存储器单元的数据存储能力而没有增加其尺寸的电荷存储区域。也就是，将衬底181和选择栅198’之间的相对非-捕获选择栅电介质203(图12)和205’(图13)用一电荷存储电介质层204来代替，最好如图14的放大图所示。这样在电介质层204中形成了另一个电荷存储区域401。如在图15的阈值电压曲线215所示，一曲线部分403表示电荷存储区域401的存储单元沟道上的效应。优选地，采用从来自衬底的电子的福勒-诺德海姆隧穿对区域401编程，因此其基本上同选择栅共生(coextensive)。可以用两个状态操作(存储一增加位的数据)或者用多于两个状态(存储多于一增加位)的状态来操作区域401。当结合分离的电荷存储区域211和213时，图15所示的单个存储器单元能存储更多位的数据。
也有可能操作图14和15的带有两个附加电荷存储区域212和214的各个存储器单元，因此，在每个存储器单元中提供了5个电荷存储区域。这是可能的，由于因为有三种不同的可以在这些区域使用的编程机理：在区域211和213中使用源极侧注入，在区域212和214使用热电子注入，在区域401使用福勒-诺德海姆隧穿。可以用两个状态(一个单元存储5位数据)或者用多于两个状态(一个单元存储存储多于5位的数据)的状态来操作这5个区域中的每一个；或者可以用两个状态(二元)写5个区域中一个或多个，而剩下的区域用多于两个状态(多态)的状态来操作，区域211、212、213和214上的状态限制与图9中描述的相应的电荷存储区域的状态一样。
参照图15，依次编程一个已擦除存储器单元的三个电荷存储区域211、213和401。当擦除时，穿过所有存储区域的阈值曲线215是平的，是0V(没有示出)。如上所述参照图12首先编程一擦除单元的区域211、212、213和214。对于存储区域211和213，用源极侧注入编程，将字线198上的电压保持在正好稍微高于存储区域401的擦除阈值的一个值上，以促进源极侧注入。然后用福勒-诺德海姆隧穿编程中间的区域401，例如，通过将衬底183保持在0V，源极与漏极区域186或187中的任意一个保持在0V，并且将选择栅198’提升到编程电压大约10-12V。为了通过这个0V偏置级，将相应于0V被驱动的源极或漏极区域的导流栅192或193偏置成高于最高可能存储阈值级别(例如，大约6V)的一足够高的过度驱动电压。同时将位于其相关联的源极或漏极与这个中间区域401之间其它导流栅192、193对偏置成保持的关掉状态。如果正在将区域401编程位多于两个状态的状态，因此，选择栅198’的电压可以变化。当单元的一行的一单元中完成编程时，通过将其源极或漏极区域的电压从0V编程级提升到大约5V的禁止级，进一步禁止编程该单元。用这个方法，在沿着同一行连续编程其它单元的同时可停止这个单元的编程。
将字线198的电压保持在大约8V，用与读出图12的实施例中的相应区域一样的方式读取电荷存储区域211和213的电荷级别状态。然后通过将衬底保持在大约0V，将源极与漏极186和187中的一个保持在0V，而另一个保持在1V，并且将导流栅192和193保持在大约8V，读出中间存储区域401的电荷级别。改变字线198上的电压，并检测位线电流以检测电荷存储区域401的阈值403。擦除图15中的导流栅存储区域211、212、213和214与如前面所解释的擦除图12中的存储区域一样。用沟道擦除来擦除图15中的存储区域401，例如将一足够大的负值电压加到字线198上。
由于对图15的存储器单元的中间区域401编程期间，采用将不同的导流栅电压级别施加到这两个导流栅上，这就需要每一个控制(导流)栅上的电压，例如图10中的阵列的元件189-194的电压，是独立控制的。由于在实际上通常不提供的，在如一阵列的同一电路芯片上，需要一个处理一大阵列的许多导流栅的大的解码器，因此对于一行中的一些存储器单元优选用一图16示意的方式将它们连接在一起。这样的连接可进一步参考在前面引用的2001年5月31日提交的序号为09/987,333的美国专利申请的图6的描述。在这个实施例中，将沿着行的每第四个导流栅连接到一公用的导流栅线，这样允许同时编程和读取沿着行的所有单元的一个电荷存储区域。将一导流栅线411连接至导流栅191和其它导流栅，线412连接到栅192和其它导流栅，线413连接到栅189、193和其它导流栅，线414连接到栅190、194和其它导流栅。字线198连接到行中的每一单元的选择栅，包括选择栅198’和198”。类似地阵列的其它行也有不同的字线。
在操作中，参照图16，当正在编程位于导流栅190、194和其它连接至线414的导流栅之下的电荷存储区域时，在线414上设置一高的编程电压，并在线411上设置一旁路电压，以使其能足够补偿位于导流栅191和其它连接至线411的导流栅之下的导电区域。为了抑制任何另外流过未选择的中间单元的电流，在线412和413上设置一足够低的电压(例如几伏的负电压)，连接到没有正在被编程的中间单元的导流栅。将字线设置成一适当的电压，如在图15中所论述的那样。使用这样的方法，该方法由相应于直到5个存储区域的直到单独编程操作组成，可以在第一通道中编程或读取沿着字线的所有偶数单元，同样可以在第二通道中编程或读取沿着同一字线的所有奇数单元。
在图17-20中描述了一例如上所述的根据图10-13的形成存储器阵列的工艺，但在x方向上增加了存储密度。这些图取自沿着一阵列的x方向的一剖面，并示出了一系列工艺步骤。
在图17中阐释的第一组工艺步骤包括：在一衬底423的一表面421上、在其中将要形成阵列的衬底区域之上形成ONO层或其它电荷捕获电介质材料层419。下一步，在此区域的层419上沉积一搀杂多晶硅层425。接下来在多晶硅上沉积一氮化硅层427。接下来在氮化物条427上形成一带有光阻条429的蚀刻掩模，该光阻条的长度在y方向上延伸，在x方向山间隔开。这些条的x方向上的间距通常制作地与用于照射光阻的光刻的分辨能力一样小。
参照图18描述了下一组工艺步骤。在掩模元件429(图17)之间各向同性地蚀刻掉氮化物层427以留下位于掩模元件之下地氮化物部分，也就是在y方向上延伸的条427，图18示出了这些条穿过阵列的x方向。在氮化物蚀刻期间采用在下面切除的工艺能将得到的条427的宽度制作的比光阻掩模条429的宽度要窄。然后在该结构上沉积一层厚的二氧化硅，以填充氮化物条924之间的区域，并在覆盖这些氮化物条。然后各向异性地蚀刻该氧化物，以沿着氮化物条427地侧壁留下间隔431，这些氮化物之间的空隙在x方向上的尺寸比该工艺地最小的光刻尺寸要小。控制氮化物层427的高度和控制沉积的二氧化硅的厚度以控制间隔431和它们之间的空隙的宽度。
然后穿过氧化物间隔431之间的空隙蚀刻多晶硅层425，一般包括蚀刻可能在y方向上位于条之间的任意分离区域，以产生在y方向上延伸的连续槽。这样就留下了连续在y方向上延伸的多晶硅条425’。尽管也可以穿过这个掩模去除片段425’之间的电荷捕获电介质层419，但可不必如此而将其留下如图19所示。在另一情况下，然后通过逆向该结构引导离子穿过这些槽将源极与漏极区域433注入衬底423。然后该源极与漏极区域在穿过该阵列的y方向上连续延伸。然后用一选择的蚀刻工艺去除氧化物间隔431。此后在槽中和在剩余氮化物条427上沉积一层厚的二氧化硅。然后用一化学机械抛光(CMP)工艺去除此氧化物层到氮化物条427的顶部为止，采用氮化物作为CMP的停止。结果在多晶硅片段425’和氮化物条427之间形成了氧化物填充部分435。
在图20所阐释的接下来的一组步骤中，通过一选择的蚀刻去除氮化物427，基本上在空隙中留下氧化物填充部分435。然后穿过氧化物部分435之间的得到的开口执行一进一步的多晶硅的蚀刻。这样就留下了掺杂多晶硅控制(导流)栅425”，其长度在y方向上延伸。也去除暴露在这些栅之间的电荷捕获电介质层419的区域。接下来，长出或沉积一氧化物层437，作为位于将要形成选择栅下面的区域中的一选择栅电介质层，作为导流栅和将要形成的字线之间的电绝缘(insulation)。通过在阵列区域上沉积第二层搀杂多晶硅和穿过一掩模将其去除而留下字线条形成那些字线，如线419，这些字线条的长度在x方向上延伸，在y方向上间隔开。
与图11A的结构相比，图20的结构的首要优点是沿着x方向的紧密性。因此，明显地增加了给定长度的一行中的电荷存储区域的数目，可增加2倍。
通常的存储系统的操作
在图21的方框图中一般性地阐释了一例存储系统，在其中可以实现本发明地多个方面。最大可能具体指定此系统是使用上面已经讨论的第二和第三实施例的阵列，这些阵列带有在y方向上延伸的控制(导流)栅，但是此系统通过除去连接至导流栅的电路也应用了第一个实施例。
在一规则的行和列阵列中布置了许多单个可编址存储器单元11，尽管的确也可采用单元的其它物理排列。位线，指定其沿着单元阵列11的列延伸，并通过线15电连接一位线解码器与驱动电路13。字线，在此描述中将其指定为沿着单元阵列11的行延伸，并通过线17连接到一字线解码器与驱动电路19。沿着阵列11的存储器单元的列延伸的导流栅，通过线23电连接一导流栅解码器与驱动电路21。采用在一未决的专利中描述的技术可以将该导流栅和/或位线连接到它们各个的解码器，该专利是由Harai等提交，题目为“非易失性存储器中的导流栅与位线片段”(“Steering Gate and Bit LineSegmentation in Non-Volatile Memories”，序号为09/871,333，是在2001年5月31日提交的)，该专利以引用的方式并入本文。解码器13、19、20中的每一个接收来自存储控制器27的在总线25上存储器单元地址。也将各个解码器与驱动电路连接到位于各个控制和状态线29、31和33之上的控制器27。通过一总线22协调加到导流栅和位线之上的电压，该总线交互连接该导流栅和位线解码器与驱动电路13和21。
控制器27通过线35连接到一主机设备(未示出)。该主机可以是一个人计算机、笔记本电脑、数码相机、音频播放器、各种其它手持电子设备等。根据几个已有的物理和电子标准的一个，如PCMCIA、压缩闪存联合会(the CompactFlashTM Association)、MMC联合会(the MMCTM Association)和其它标准中的一个，一般是在一个卡中实现图21的存储器系统。当采用卡的形式时，线35在卡上的连接器中终止，该连接器与主机设备的补充连接器相连接。很多卡的电机接口遵循ATA标准，其中存储器系统对于主机来说好像是一磁盘驱动器。也有其它存储卡接口标准。另一可选的卡标准为，图21所示的那类存储器系统永久地包括在主机设备中。
解码器与驱动电路13、19和21在阵列11的它们各个线中产生适当的电压，如在总线25上编址的一样，根据各个控制和状态线29、31和33上的控制信号，执行编程、读取和擦除功能。阵列11将任意状态信号，包括电压级别和其它阵列参数，经过同一控制和状态线29、31和33提供到控制器27。电路13中的多个读出放大器接收指示阵列11中的已编址的存储器单元的状态的电流或电压级，并且在一读取期间提供带有关于线41上的那些状态的信息的控制器27。为了能平行地读出大量存储器单元的状态通常使用很多这样的读出放大器。在读出和编程操作期间，一般在某一时刻通过电路19对单元的一行进行编址，以在已编址的行中访问由电路13和21选定的许多单元。在一实施例中，在擦除期间，将很多行的每一行中的所有单元作为一同时擦除的数据块一起编址。
按所希望的那样将图21的系统的存储器单元阵列分成多个片段。从上述第二和第二例注意到，源极、漏极和导流栅可以没有限制地在y方向上延伸穿过整个阵列，除非分成了片段。可将这些电介质阵列分成多个片段，这些每个片段只在y方向上穿过整个阵列的距离的一部分上延伸。位于一片段的一端的源极与漏极通过切换晶体管连接到通常由金属制成的全局(global)位线。类似地，导流栅可以穿过切换晶体管连接到全局导流线。另一选择为，以前面所述的参照图16的方式，可将导流栅连接到与该片段相联系的导流栅线的高压线与汇流排的连接(bussing)。在编程、读出或擦除操作期间，通常将一选定的片段在某一时刻连接到一组全局位线，也可连接到或者一组全局导流线或者关联的导流栅线的高压线与汇流排的连接(bussing)，这依赖于所采用的片段实施方式。这些片段可参照在前面提及的美国专利5,712,180的图10C的描述和在2001年5月31日提交的序号为09/872,331的美国专利申请的描述。
如图21所示的存储器系统的操作可参照上面描述的专利和确定未决的申请，和其它转让给SanDisk公司的其它专利和未决申请，该公司是本申请的拥有者。可认为这些被引用的专利和申请参考描述了采用浮动栅作为存储元件的存储器系统的结构、工艺过程和操作过程相应于用电介质存储元件代替了浮动栅的实现该系统。另外，在美国专利申请序号为：09/793,370，提交日为2001年2月16日专利中，描述了采用或者浮动栅或者电介质存储元件系统的数据编程方法，该申请以引用的方式并入本文。
第四存储器实施例
图22-24所阐述的第四实施例，在NAND阵列上运用了电介质存储技术，而在上述背景技术中概括性描述了NAND阵列的采用浮动栅的形式。其长度在x方向延伸而在y方向上间隔开的导电字线241-244延伸穿过电荷存储电介质条245-249和由位于半导体衬底257的槽中电介质材料形成的中间分离区域251-254，最好如图23A中剖面所示。电介质条245-249在y方向延伸而在x方向上间隔开，在它们之间有电介质分离区域251-254的一个。优选地是用典型的浅槽分离(STI)技术形成电介质条245-249。可用另一可选的在存储器单元的相邻列之间提供电分离的技术来代替。
直接在衬底的表面形成电介质条245-249。该电介质材料和特性优选地是上述参照图6A和6B描述的两个中的一个的电介质材料和特性。将字线241-244依次直接定位在将成为存储区域的区域中的这些电介质条上。在图23A中示出了沿着字线242的电荷存储区域265-267，在图23B中示出了沿着电介质条246的电荷存储区域269、265、271和272在字线和分离的电介质之间的衬底257的表面区域形成掺杂的源极与漏极区域。例如，将源极与漏极区域定位在形成于电介质分离区域251和252之间的一列字线之间。此列形成了一串串联连接的存储器单元，如在图23B的剖面图中所示，并且可以用图24中的等效电路图来表示。在该串的每一端是一切换选择晶体管，如在图23B中所示，在一端有一栅275，在另一端有一栅277。终端279和281形成了存储和选择晶体管串的电子端。通常将这些终端的一个连接至一单独的位线，而另一端连接至一公用电压。在一典型存储器单元阵列中，有许多此种晶体管列串，这些串被排列成在y方向上延伸的列。
图22-22B阐释了在一具体NAND存储器单元阵列结构中使用电介质电荷存储材料。应认识到，在其它具体的NAND阵列结构中，电介质电荷存储材料也可作为电荷存储元件使用。
一般在现有的带有导电浮动栅存储元件的存储器单元NAND阵列中，选择一组存储器单元用于同时读取或编程，该组的各个存储器单元是位于一选定的公共行的这样几个列串每一串中的一个单元。通过在字线上设置适当的电压来选择行。在一读取期间，为了补偿沿着具有高导电性的相关串的每一串的那些行中的存储器单元晶体管，除了需要读取的单元行，将相关NAND串中的行的字线的电压提升到一相对较高的电压值。在一编程期间，将相关NAND串的选定行的字线的电压提升到比相关NAND串的非选定行的字线的电压高一些的电压值。同样，为了执行所需的读取或编程功能，适当偏置位于单元的选定列的串的端部的选择晶体管，并将适当的电压加到它们的终端。可将相同的处理过程应用于带有电介质存储媒体的存储器单元的NAND阵列，如图22-24的阵列。
如前面的其它实施例所描述的那样，存储在存储器单元的电介质层中的电荷影响该单元的阈值电压。例如，存储在电介质条246的区域265中的电荷的级别建立了由该区域、相邻的源极与漏极261和262、形成单元沟道的源极与漏极之间的衬底的一部分和设置在沟道上的字线242的一部分形成的存储器单元晶体管的阈值电压级别。可以用两个状态或多于两个状态的多个状态操作每一个存储器单元电荷存储区域，正如前面的其它实施例所述。
图22-23阐释的一个形成NAND结构的工艺包括首先形成一电荷存储电介质材料层，如在将阵列占用的衬底的整个区域上形成ONO层。在该ONO层的顶面上形成一个氮化硅材料的掩模，用来定义平行，在衬底中形成用于分离相邻的NAND串延伸的槽。然后穿过掩模的开口用一蚀刻步骤除去该电介质层，并在衬底中形成在槽。然后在该结构上沉积氧化硅以填充槽和该掩模的开口。去除多余的氧化物，接下来去除氮化硅掩模材料。结果就得到如图23A和23B所示的不带有字线(WL)的结构。然后形成字线，字线是这样形成的：至少在阵列区域上沉积一掺杂多晶硅材料层，然后为了留下如图23A和23B所示的字线通过另一掩模蚀刻掉材料的多个部分。穿过电荷存储电介质层将离子注入到厚的分离电介质层和字线之间的保持暴露的衬底的多个区域，因此形成了源极与漏极区域。
图25A、25B和25C阐释了另一个稍微不同的NAND电介质存储阵列的工艺。这些图示出了沿着俯视图22的剖面VII-VII的结构的形成情况。相应于图25A-25C的元件的附图标记与图22-23B的相应的元件的相同，只是加上了双撇号(”)。
在图25A所阐释的第一组处理步骤中，通常是在衬底表面257”上长出一薄的二氧化硅层196之后，在衬底的表面257”上沉积一氮化硅层。然后在氮化物层上形成一在y方向上(图22)延伸的带有开口的掩模，并穿过该掩模蚀刻掉该氮化物层以留下在y方向上延伸和在x方向上间隔开的氮化物条291-295。然后在用作一掩模的氮化物条之间的间隔中蚀刻掉衬底，因此在衬底中形成分离的槽。然后通过在该结构上沉积一厚的氧化物层，然后将其去除留下填充衬底槽和在衬底表面上稍微延伸的部分251”、252”、253”和254”，实现了用二氧化硅填充那些槽。
图25C示出了下一组步骤。通过选择的蚀刻去除氮化物291-295，留下它们之间的槽氧化物和并最大可能地不影响它们下面的衬底。然后在整个存储器单元阵列区域上形成一电荷存储电介质层297，如ONO层，覆盖暴露的衬底表面区域和在衬底表面上延伸分离电介质层的各个部分。然后形成字线，字线是这样形成的：在整个区域上沉积一搀杂多晶硅材料层，在多晶硅的顶面上形成一个在x方向上延伸、在y方向上间隔开的带有开口的掩模，然后穿过该掩模开口去除多晶硅。这样就留下了延伸穿过该结构的字线，包括图25C的字线242”。然后可穿过字线和分离氧化物之间的用作一注入掩模的电荷存储电介质层297注入衬底的源极与漏极区域(未在图25A-25C中示出)。
能注意到，得到的图25C的结构的电荷存储电介质层297在整个阵列区域上延伸，而图23A和23B的结构将这个电介质层限制成位于厚的分离电介质层之间的条。在另一情况下，在需要存储电荷的NAND存储晶体管的沟道上提供一电荷存储电介质层。
还在图26A-26D中示出了另一个形成一稍微有点不同的NAND阵列的工艺。图26A-26C示出了沿着俯视图22的剖面这些图示出了沿着图22的俯视图的剖面VII-VII的结构的形成情况，而图26D示出了沿着垂交剖面VIII-VIII的图26C的中间结构。图26A-26D的工艺上的原理上的区别是形成一个带有多晶硅条的衬底蚀刻掩模而代替氮化物，然后保留那些条的在存储单元的区域中的部分，将其作为字线的部分。另外，得到的电荷存储电介质层在整个存储器单元阵列上不是连续的。相应于图22-25C的元件的附图标记与图26A一26D的相应的元件的相同，只是加上了双撇号(”)。
在图26A所阐释的第一组处理步骤中，在硅衬底表面257上形成一电荷捕获电介质层469，如ONO。然后在存储器单元阵列上的电介质层469上沉积一搀杂多晶硅层。接下来，在多晶硅上沉积一氮化硅层。然后形成一y方向(图22)上延伸的掩模，以在氮化物和多晶硅层中蚀刻出在开口。然后执行该蚀刻。如图26A所示，这样留下了顶部带有氮化物477的多晶硅条471-475，它们在y方向上延伸和在x方向上间隔开。
如图26B所示，下一个步骤是蚀刻电介质层469和位于用作一掩模的多晶硅/氮化物条之间的间隔中的衬底257，因此在该衬底中形成了分离的槽。然后用穿过在多晶硅/氮化物之间的间隔和在它们上面沉积一延伸进槽的厚氧化物层来用氧化硅填充这些槽。然后用CMP去除这个氧化物层直到氮化物层477，因此留下了填充衬底槽的和直到剩余氮化物477顶部的氧化物部分251、252、253和254。
图26C阐释了下一组步骤。首先通过一选择的蚀刻去除氮化物477，留下暴露的多晶硅条417-475的顶部。然后在该阵列结构上沉积第二层掺杂多晶硅，使暴露的多晶硅条471-475的顶面与升高的超过多晶硅条的氧化物条251-254的各个部分直接联系起来。通过蚀刻掉这个多晶硅层形成在x方向上延伸和在y方向上间隔开的条481-484，结果就形成了字线241-244，最好如图26D所示。这个蚀刻步骤也去除条481-484之间的间隔中的多晶硅条471-475的各个部分，然后留下这些条的分离部分417’-474’，这些条的分离部分是用来自第二多晶硅层的伏在这些分离部分上的条481-482连接起来的。然后穿过字线241-242之间的间隔中的电荷存储电介质层将源极与漏极区域，如区域261-263(图26D)，注入衬底257。
第五存储器单元的实施例
在图27-28中阐释了另一个NAND阵列。这个第五实施例的结构与第四实施例的区别主要在于：消除了字线之间的沿着NAND存储器阵列串的源极与漏极扩散区域，并在那些位置增加了另一组字线。采用具有相同最小元件尺寸的工艺，这样就近乎双倍地增加了沿着相同长度的NAND串的独立编址的电介质电荷储存区域的数目，其在y方向穿过该阵列。字线的数目，及因此而产生的位于单独NAND串中的独立的可编程的电介质电荷存区域器的数据就大于了2，并且还可以是8，16，32或更大，但是在大约一半传统NAND串的长度上就有相同数目的电荷存储区域。
图27是第五实施例阵列的一小部分的俯视图，并且图28示出了穿过其存储器单元串的一串和位于此串的每一端的选择晶体管的剖面图。在具有一表面303的半导体衬底301上形成该阵列。大量的电荷存储电介质条305-309在y方向上延伸穿过该阵列，并在x方向上间隔开，该电荷存储电介质条305-309位于在y方向上延伸的深的氧化物分离区域311-314之间。分离区域311-314可以基本上与第四的实施例的区域251-254(图23A)和251”-254”(图25C)区域相同。在氧化物分离区域之间的电荷存储电介质条可以物理在x方向上分离开，与第四实施例的图23中的类似，或者可以是在氧化物分离区域上延伸的一连续电介质层的一部分，如图25C所示。一剖面穿过图27，尽管没有特别示出，可以基本上与那两图的一个相同。第四和第五实施例的这些特征是相同的。
然而，两者之间的区别主要是字线317-323的结构，如前面一样在x方向上延伸，但在y方向上压紧，用一它们之间的合适的电介质材料彼此紧靠着相邻。字线没有与上面的第四实施例一样，用存储器单元的源极与漏极区域间隔开。真正地，将字线彼此挨着在y方向上设置，就不需要源极与漏极区域了。在第四实施例中没有将这些区域直接连接到一外部电压，但实际上提供了一沿着电荷存储元件之间的每一NAND串的导电路径。在它们之下的字线和电荷存储区域一起控制在它们之下的衬底沟道的导通。在这个第五实施例中取代源极与漏极区域而增加了字线，就引起了位于它们之下的字线和电荷存储区域控制衬底沟道的导通，而在上述第四实施例中这个地方是源极与漏极区域。并且沿着电介质条的电荷存储区域的密度成双倍地增加，如在图27-28的一NAND条中的电荷存储区域327-333所示。
参照图28，一存储器单元串的外部连接包括将位于串的相对两端的源极与漏极扩散区域341和343分别连接到一全局位线(未示出)和一公共电压，如各个端子345和347接地。通过将电压GC0与GC1加到位于该串的相对两端的各个控制栅349和351能实现该连接。将该串端部的控制栅349和351优选地设置成与字线353和355紧密相邻。
参照图29A和29B的剖面图解释了图27和28概括性阐释形成该结构的工艺技术。起点可以是对在图23A或23C中的阐释的第四实施例的可选的结构之一，但是省略了注入源极与漏极。在该阶段，在连续的电荷存储电介质条305-309上适当地设置字线317、319、321与323，但是增加的第一步是从字线之间的衬底表面303上去除电介质层，以使可以在整个结构上形成一新的电介质层361，优选地为ONO。然后层361用作位于字线之下的电荷存储电介质层以在那些增加的字线和已有的字线317、319、321和323之间形成并提供一电介质层。
下一步是在电介质层361的顶面沉积一搀杂多晶硅层365或其它导电材料，并使其在整个阵列区域很为一致。然后在其顶面形成一用于蚀刻多晶硅层365的掩模。在制作这个掩模的过程中，首先形成一氧化物或氮化物电介质层的平行条367，条367在x方向上延伸，在y方向上间隔开，以覆盖位于字线317、319、321和323之间的多晶硅层365的几个部分。优选地电介质条367是这样形成的：在整个多晶硅层365上沉积一电介质层，然后采用位于氧化物层顶面的一光阻掩模来蚀刻掉该层。接下来，沿着条367的边缘形成一氧化物层的间隔369以窄化它们之间的间隔。形成间隔369的标准方法是在电介质条367上沉积另一电介质层，然后各向异性地蚀刻掉这个另外一层以留下间隔369。
下一步是穿过掩模367、369蚀刻多晶硅层365，留下在y方向上定位在字线317、319、321和231之间的字线318、320和322，如图29B所示。然后可去除该电介质掩模367、369，如图所示，但通常不必这样做。由于用于形成掩模电介质层367的光阻掩模在y方向上不需要对准字线317、319、321和323，所以可将电介质条367之间的间隔做的比使用间隔369的工艺的最小光刻分辨尺寸要小。但是甚至偶然发生光刻掩模有一点没有对准，产生的字线318、320和322也能填充字线317、319、321和323每个之间的相邻间隔，如同用电介质层361覆盖一样。这是由于独立地制作了字线318、320和322，使其在y方向的尺寸比如果保证最佳对准而填充字线317、319、321和323之间的间隔所需的尺寸要宽。
图30A和30B阐释了形成增加的字线的另一可选技术。在沉积第二掺杂多晶硅层之前采用几个步骤。用氧化物层条373覆盖多晶硅字线317、319和321的每一个，其依次用氮化物条375覆盖。在蚀刻成单独字线317、319、321和323之前，优选地通过用这两层覆盖整个第一多晶硅层形成条373和375。然后一起蚀刻这所有三层(多晶硅、氧化物和氮化物)以产生图30A中多个子线条。然后形成电介质层373，如ONO，以与阵列区域的暴露表面一致。这是在电介质层377上沉积第二搀杂多晶硅层317。
将第二多晶硅层317制作的足够厚以完全填充字线317、319、321和323之间的间隔。然后用一采用氮化物条375作为停止位置的化学机械抛光(CMP)来去除多余的多晶硅。这样就产生了增加的字线318、320和322，如图30B所示。增加了CMP步骤，可以顺次执行一蚀刻步骤以保证多晶硅条318、320和322彼此之间完全电分离，这样能稍微减少这些条的厚度。
采用第四或第五实施例的存储器单元阵列的存储器系统
图31的方框图阐释了另一例存储系统，在其中可以实现本发明的多个方面。包括排列在一矩阵中多个存储单元的存储器单元阵列由这些元件控制：一列控制电路2、一行控制电路3、一c-源极控制电路4与c-p-电位阱控制电路5。该系统特别适用于采用上述第四和第五实施例的NAND类型的存储器单元阵列。
将用于读取存储在存储器单元的数据的控制电路2连接到存储器阵列1的位线(BL)，用于在一编程操作期间建立存储器单元的状态，并用于控制位线的电压级别以促进编程或禁止编程。例如，上述的每串NAND存储器的一端连接到一条位线上，而另一端连接到字线上以给字线提供读取或编程电压。这些电压，结合由列控制电路2控制的位线电压级别能平行地读取或编程沿着字线中的一条的选定的单元。电路2也给在其上形成存储器单元的p-型区域提供一擦除电压。c-源极控制电路4控制一连接到存储器单元的公用源极线(在图31中标为“c-源极”)。c-p-电位阱控制电路5控制c-p-电位阱的电压。
列控制电路2读出存储在存储器单元中的数据，并通过内部I/O线53和一数据输入/输出缓存6输出到外部I/O线51。把将要存储在存储器单元中的程序数据通过外部I/O线51输入到数据输入/输出缓存6，并传输到列控制电路2。外部I/O线51连接到一控制器43。该控制器包括各种类型的寄存器和其它含有一易失性随机存取存储器(RAM)45。
将用于控制该闪存存储器装置的命令数据通过穿过与控制器43连接的外部控制线57的内部控制线55输入到命令电路7。命令数据通知闪存存储器所需的操作。将输入命令传输到一控制列控制电路2、行控制电路3、c-源极控制电路4、c-p-电位阱控制电路5和数据输入/输出缓存的状态机8。该状态机能输出闪存存储器的状态数据，如READY/BUSY或PASS/FAIL。
控制器43连接到或可连接到一主机系统(未示出)，如一个人计算机、数码相机、或一个人数字助理。是这个主机产生命令，如在或从存储器阵列1中存储或读出数据，并且分别提供或接收数据。该控制器将这些命令转化成能被命令电路7解释和执行的命令信号。该控制器一般也含有一用于存储正在写入的或从存储器阵列中读出的数据。一典型的存储器系统包括一包括控制器43的集成电路芯片47，和一个或多个集成电路芯片49，该集成电路芯片49每一个都含有一存储阵列和关联控制、输入/输出和状态接电路。当然，在一或多个集成电路芯片集成系统的存储器阵列和控制器电路。
可将或者图21或者图32的存储器系统作为主机系统的一部分，或者可包括在一存储卡中，该卡可以可取出地插入到一主机系统地配对插槽中。这样的卡包括了整个存储器系统。另一选择为，可在分离的卡中提供该控制器和存储器阵列(用外围电路联系)。例如，在序号为5,887,145的美国专利中描述几个卡实现的例子，该专利特别地以引用全文的方式并入本文。
其它存储器单元结构
其它采用导电浮动栅地存储器单元阵列地结构类似地可以用电荷捕获电介质材料来代替浮动栅，然后用二元(两个状态)或多个状态(多于两个状态)来操作该阵列地每一电荷存储区域。例如，上面引用的专利和专利申请中描述的结构在槽中或者设置了存储元件或者设置了源极/漏极区域，该槽的剖面或者是长方形的或者是V型的。在这些实施例中，可用电荷捕获电介质材料代替导电的存储元件。
结论
尽管根据其中的具体实施例描述了本发明的各个方面，可以理解，本发明的权利的保护范围是落在附属的全力要求的整个范围之内。

Claims (10)

1.一种包含存储器单元阵列的类型的非易失性存储器，所述存储器单元具有在半导电沟道中位于导电性材料和衬底的表面之间的电荷存储电介质材料，所述半导电沟道延伸穿过源极和漏极区域之间的表面，所述非易失性存储器包括：
编程电路，其包括可连接到至少所述导电性材料和所述漏极以向其上提供电压的电压源，所述提供的电压的量使得电荷通过热电荷注入或源极侧注入的沟道穿过各个已编址的存储器单元的沟道从所述衬底注入到所述电荷存储电介质的至少两个已定义的非重叠区域以达到多个级别，所述多个级别根据被编程的数据将所述沟道的至少两个部分的各自的阈值调整为两个以上级别中的一者，由此所述电介质存储材料的所述至少两个已定义的区域中的各个区域可存储多于一位的所述数据，和
读取电路，其包括电压源和读出放大器，所述读出放大器可连接到所述导电性材料、各个已编址的存储器单元的源极和漏极以监控与所述沟道的至少两个部分的各个部分的两个以上阈值级别中被编程的级别相关联的参数，且因此从所述电介质存储材料的各个已定义的区域读取多于一位的所述数据。
2.根据权利要求1所述的存储器，其中所述电荷存储电介质包括氮化硅。
3.根据权利要求1所述的存储器，其中所述电荷存储电介质包括富硅二氧化硅。
4.根据权利要求1所述的存储器，其中所述两个以上限定的范围精确地包括四个电荷范围。
5.根据权利要求1所述的存储器，其中所述两个以上限定的范围包括四个以上电荷范围。
6.根据权利要求1所述的存储器，其中所述各个存储器单元另外包括沿着至少位于所述源极和漏极区域之间的所述沟道连续延伸的所述电荷存储电介质材料。
7.根据权利要求1所述的存储器，其中所述各个单元中的所述导电性材料形成至少两个栅极，所述栅极位于具有在所述沟道下的所述电话存储电介质的所述至少两个已定义的非重叠区的所述沟道的不同部分上。
8.根据权利要求7所述的存储器，其中所述电荷存储电介质的所述区域中的至少一个区域位于所述至少两个栅极的每一者的下方。
9.根据权利要求7所述的存储器，其中所述至少两个栅极包括由导电性线形成的至少两个栅极，所述导电性线具有沿垂直于所述沟道的方向延伸的长度。
10.根据权利要求7所述的存储器，其中所述至少两个栅极包括由具有沿垂直于所述沟道的方向延伸的长度的导电性线形成的至少一个栅极，和由具有沿平行于所述沟道的方向延伸的长度的导电性线形成的至少一个栅极。
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