TWI351699B - A non-volatile memory of a type including an array - Google Patents

A non-volatile memory of a type including an array Download PDF

Info

Publication number
TWI351699B
TWI351699B TW096151684A TW96151684A TWI351699B TW I351699 B TWI351699 B TW I351699B TW 096151684 A TW096151684 A TW 096151684A TW 96151684 A TW96151684 A TW 96151684A TW I351699 B TWI351699 B TW I351699B
Authority
TW
Taiwan
Prior art keywords
memory
memory cell
gate
dielectric
charge storage
Prior art date
Application number
TW096151684A
Other languages
English (en)
Other versions
TW200923943A (en
Inventor
Eliyahou Harari
George Samachisa
Jack H Yuan
Daniel C Guterman
Original Assignee
Sandisk Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US10/280,352 external-priority patent/US6925007B2/en
Application filed by Sandisk Corp filed Critical Sandisk Corp
Publication of TW200923943A publication Critical patent/TW200923943A/zh
Application granted granted Critical
Publication of TWI351699B publication Critical patent/TWI351699B/zh

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491—Virtual ground arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/06—Floating gate cells in which the floating gate consists of multiple isolated silicon islands, e.g. nanocrystals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

1351699 九、發明說明 有關申請書之對照參考 此爲於2002年5月31日所提出之申請書序號10/161,255 之後續部份，此轉而爲於2001年10月31日所提出之申請書 序號10/002，696之後續部份，此等申請書整個列作參考。 【發明所屬之技術領域】 本發明最特別有關使用介電質材料電荷儲存元件之型 式之非揮發性快閃EEP ROM (可電抹除及可程式唯讀記憶 器）記憶胞陣列。 【先前技術】 目前有許多商業上成功之記憶器產品特別以小型卡使 用，在此，記憶胞具有導電性浮動閘極，普通爲摻雜之多 晶矽材料，其上儲存電荷至所儲存之資料狀態之位準。此 種記憶胞之普通形態具有一”分裂通道“在源及汲擴散區之 間。記億胞之浮動閘極置於通道之一部份上，及字元線（ 亦稱爲控制閘極）置於另一通道部份以及浮動閘極上。此 有效構成一記憶胞，與二電晶體串聯，其一（記億電晶體 )聯同浮動閘極上之電荷量及字元線上之電壓控制可流過 其通道部份之電流量，及另一（選擇電晶體）具有字元線 單獨用作其閘極極。字元線延伸於一列浮動閘極上，此種 記憶胞之實例，其在記憶器系統中之使用，及其製造方法 提供於美專利 5,070,032 ， 5,〇95,344 ， 5,315,541 ， 1351699 5,343,063，及 5,66 1,053，及 6,281，075 號，此等專利列作 參考。 分裂通道快閃EEPROM記憶胞之一修改增加一操縱閘 極’置於浮動閘極及字元線之間。一陣列之每一操縱閘極 延伸於一行之浮動閘極上，垂直於字元線。其效果在使字 元線在讀取或規劃所選之一記憶胞時無需同時執行二功能 。二功能爲（1 )用作選擇電晶體之閘極極，因而需要適 當之電壓以接通及關斷選擇電晶體，及（2)經由電場（ 電容性）連接於字元線及浮動閘極之間，驅動浮動閘極之 電壓至一所需之位準。通常難以由單個電壓以最佳方式執 行此二功能。由加裝操縱閘極，字元線僅需執行功能（1 )，同時所加裝之操縱閘極執行功能（2 )。而且，此等 記憶胞可使用源方規劃，具有較較低規劃電流及/或電壓 之優點。操縱閘極之使用於快閃EEPROM陣列說明於美專 利5,313,421，5,712,180，及6,222,762號，此等列作參考 〇 以上所附之參考文件具有其記憶胞連接成通常稱爲” 反或“構形。個別記憶胞（此具有一或二浮動閘極儲存元 件）連接於相鄰位元線之間，各列記憶胞中相鄰之記憶胞 亦連接於此。一位元線連接至一行記憶胞之源擴散區及直 接相鄰行記憶胞之汲擴散區二者’成爲所謂虛擬地陣列。 在另一式之陣列構造’通常稱爲”反及“構形’八，十六， 或更多記憶胞相互串聯’及各串中之選擇電晶體連接於個 別位元線及公共電位之間。此種陣列實例及其操作說明於 -6 - 1351699 美專利6,064,93 5號，此文件特別整個列作參考。 有多種規劃技術，用以自基體經由閘極介電質注射電 子於浮動閘極上。最普通之規劃機程說明於由Brown及 Brewer所編輯之一書，”非揮發性半導體記憶器技術“’ IEEE出版，1.2節，9-25頁（1 998 )，此節列作參考。稱 爲”佛勒諾泰穿隧“（閱1 . 2 . 1節）之一技術使電子在由控制 閘極及基體通道間之電壓差建立於其上之高電場之影響下 穿隧通過浮動閘極介電質。另一技術，汲區中之通道熱電 子注射，通常稱爲”熱電子注射“（1.2.3節）自記憶胞之通 道注射電子於記憶胞汲區鄰近之浮動閘極之區域中。稱爲 ”源方注射“（1 .2.4節）之又另一技術控制沿記憶胞通道之 長度上之基體表面電位，其方式在製造供電子注射於通道 中離開汲區之一區域中。源方注射亦說明於由Kamiya等之 —文中，”具有高閘極注射效率之EPROM記憶胞“，IEDM 技術文摘，1 982，741 -744頁，及美專利4,622,656及 5，3 13，421號，此文及專利列作參考。在稱爲”彈道注射“之 另一規劃技術中，在一短通道內產生高電場，以直接加速 電子於電荷儲存元件上，如說明於Ogura等之”EEPROM/快 閃之彈道直接注射之低電壓，低電流，高速規劃階層分裂 閘極記憶胞“，IEDM 1 998，9 87-990頁，此文列作參考。 用以移去浮動閘極中之電荷以抹消記憶胞之二技術使 用於上述二式記記憶胞陣列中。其一爲由施加適當之電壓 於源區，汲區，基體，及其他閘極來抹消至基體，此導致 電子穿隧通過浮動閘極及基體間之介電質層之一部份。 1351699 另一抹消技術轉移電子自浮動閘極通過其間所置之隧 道介電質層至另一閘極。在上述第一式之記億胞中，設置 第三閘極供此用。在上述第二式之記憶胞中，此已具有三 閘極，由於使用操縱閘極，抹消浮動閘極至字元線，無需 另加一·第四閘極。雖後者技術加回一第二功能由字兀線執 行，但此等功能在不同之時間執行，因而避免需要折衷， 以適應該二功能。 不斷需要增加可儲存於矽基體之特定面積中之數位資 料量，以增加特定大小之記憶卡及其他型式之包裝之儲存 容量，或增加容量及減小體積。增加資料之儲存密度之一 方法爲每一記憶胞儲存一個以上資料位元。此由分一浮動 閘極電荷位準電壓範圍之一窗爲二個以上狀態達成。使用 四狀態使每一記憶胞可儲存二個資料位元，具有十六狀態 之一記憶胞儲存四資料位元，依此類推。多狀態快閃 丑£卩11〇]^結構及操作說明於美專利5,043,940及5，172,338號 ，此等專利列作參考。 增加資料密度亦可由減小記憶胞及/或整個陣列之實 際體積達成。當處理技術隨時間進步，俾可實施更小之特 色尺寸時，通常對所有型式之電路執行縮小積體電路之體 積。但由於由簡單之縮小法可比例縮小特定電路配置有其 限度，故致力於重行設計記憶胞，俾一或更多特色佔用較 小之面積。 而且，已實施不同之記憶胞設計’俾進一步增加資料 儲存密度。其一例爲雙浮動閘極記憶胞連接成”反或“構形 -8 - 1351699 ，此亦可用以儲存多個狀態於每一浮動閘 憶胞中，源及汲擴散區間之其通道上包含 有一選擇電晶體在其間。沿每行之浮動閘 閘極，及沿每列之浮動閘極上設置一字元 出一特定浮動閘極，以便讀取或規劃時， 極之記憶胞之另一浮動閘極上之操縱閘極 接通另一浮動閘極下方之通道，而不管其 何。此有效消除該另一浮動閘極成爲同一 浮動閘極之讀取或規劃之一因素。例如， 可用以讀取其狀態）之電流量故此爲有關 同一記憶胞中之另一浮動閘極之電荷量之 陣列構造之一例，其製造及操作技術 5,7 12,180號（圖9 + )，此專利列作參考（ 存元件記億胞“）。 可用於快閃EEPROM系統之另一式記 性性介電質材料取代導電性浮動閘極，以 儲存電荷。此記憶胞說明於Chen等之一文 晶體氧化物-氮化物-氧化物EEPROM裝置“ 通訊，卷EDL-8，1 987年3月3號，93 -95頁 矽，及氧化矽（”〇NO“）所構成之三層介 電性控制閘極及記憶胞道上方之半導體基 記憶胞由自記億胞通道注射電子於氮化物 此，電子被捕捉及儲存於限制區中。所儲 變記憶胞之通道之一部份之臨限電壓，其 極上。在此式§己 二浮動閘極，具 極上包含一操縱 線於其上。當進 含有有關浮動閘 升至充分高，以 上之電荷位準如 記憶胞中有關之 流過記憶胞（此 浮動閘極，但非 函數。此記憶胞 說明於美專利 :此處稱爲”雙儲 憶胞使用非導電 非揮發性之方式 :中，”真正單電 ，IEEE電子裝置 。氧化砍，氮化 電質包夾於一導 體之表面間。該 中執行規劃，在 存之電荷然後改 方式在可偵測該 -9- 1351699 電壓。由注射熱電洞於氮化物層中來抹消記億胞。亦參閱 Nozaki等之”用於半導體碟應用上之具有MONOS記憶胞之 Ι-MbEEPROM “，IEEE固態電路雜誌，卷27，1991年4月4 號，497-50 1頁，此說明分裂閘極構形之一相似記億胞， 在此，一摻雜之多晶矽閘極延伸於記憶胞通道之一部份上 ，以形成另一選擇電晶體。以上二文列作參考。上述規劃 技術（參考Brow及Brew所編輯之書之節1.2)亦說明該節 可應用於介電質電荷捕捉裝置。 美專利5，8 5 1，8 8 1號（列作參考）說明使用二儲存閘極 相鄰設置於記憶胞之通道上，其一爲介電質閘極及另一爲 導電性浮動閘極。儲存資料之二位元，其一於介電質及另 一於浮動閘極中。由規劃二閘極各於二不同儲存位準範圍 之一中，規劃記憶胞於四不同臨限位準組合之一中，代表 四儲存狀態之一。 用以儲存二位元於每一記憶胞中之另一方法說明於 Eitan等之”NROM:—種創新之局部化捕捉，2位元非揮 發性記憶胞“，IEEE電子裝置通訊，卷21，2000年10月11 號，543 -5 4 5頁。一 ΟΝΟ介電質層延伸於源及汲擴散區間 之通道上。一資料位元之電荷局限於與汲區相鄰之介電質 層中，及另一資料位元之電荷局限於與源區相鄰之介電質 層中。由分別讀取介電質內在空間上分開之儲存區中之二 進位狀態，獲得多狀態資料儲存。 【發明內容】 -10- 1351699 本發明包含二主要方面，此可一起或分開實施。一主 要方面係有關創新之非揮發性記憶胞結構，此使用介電質 電荷儲存元件，而非導電性浮動閘極。另一主要方面係有 關電荷以二個以上之可偵測位準儲存於橫過記憶胞電晶體 之通道上之介電質電荷儲存元件之一或更多有限之儲存區 中。從而在通道之一部份上之一單個局部化介電質區中儲 存一個以上之資料位元。沿通道之長度上相互分開之二或 更多此種可獨立規劃之電荷儲存區可設置於此一記憶胞陣 列之每一記憶胞中，其中，每一區儲存一個以上之資料位 元。 本發明可實施於諸如以上背景中所述之若干先前快閃 記憶器系統中。在此，先前記憶胞陣列使用導電性浮動閘 極作爲儲存元件，電荷捕捉介電質材料取代浮動閘極。具 有介電質儲存元件之此種非揮發性記憶器系統之製造方法 及操作與其導電性浮動閘極對乎非常相似。由於電荷並不 移動橫過介電質儲存材料，故介電質通常可延伸於記憶胞 陣列之大部份其他區域上，越過記憶胞之多列及行。在此 ，記憶胞包含選擇電晶體，然而，閘極介電質在一實施例 中，在選擇電晶體內取代電子儲存材料。 二或更多電子儲存元件可設置於每一記憶胞之儲存介 電質內，此具有一閘極結構，俾可獨立控制沿記憶胞通道 之長度上各別二或更多部份中之基體表面上之電位。每一 介電質電子儲存元件內可使用一或二獨立規劃及讀取之電 荷儲存區。介電質區（電子注射於其中）之擴大或移動（ -11 - 1351699 此在抹消/規劃週期數增加時發生）故此並不影響同記憶 胞內之相鄰區。此增加記憶器可忍受之抹消/規劃週期數 ，因而增加其有效燾命。 在一特定實例中，以上背景中所述之雙儲存元件記憶 胞具有電荷儲存介電質取代記億胞之二浮動閘極。此介電 質包夾於導電性操縱閘極及基體之間，以形成二功能上分 開之電荷儲存元件於記憶胞之通道上，在其源極及汲極區 之間。一電荷區宜儲存於此二儲存元件中，此等沿記憶胞 通道之長度上設置於選擇電晶體之相對側，唯此二區亦可 用以獲得進一步增加電荷儲存密度。一區中之電荷位準影 響該區下方之記憶胞通道之長度之部份之臨限位準。訂定 二或更多此電荷位準，及因而二或更多不同之臨限位準， 用以規劃於每一記憶胞之二電荷儲存區中。一定址之記憶 胞之二電荷儲存區之所選一個之規劃及讀取以與雙浮動閘 極系統中相同之方式，由接通選擇電晶體，及驅動強導電 性之另一通道部份達成。此使定址之記憶胞之選擇之電荷 儲存區反應施加於其源區，汲區，及閘極上之電壓。雙儲 存元件記憶胞陣列之特定實例（其中，電荷儲存介電質可 取代浮動閘極）說明於美專利6,09 1,63 3，6,03,5 73，及 6,151，248號；及同待核定之申請書序號09/667,344，於 2000年9月22日由Yuan等提出，題爲”具有由連續位元線導 線接觸之不連續源及汲擴散區之非揮發性記憶胞陣列及製 造方法“；序號09/925,1 34，於2001年8月8日由Harari等提 出’題爲”使用基體溝之非揮發性記憶胞“；及序號 -12- 1351699 09/925,1 02，於200 1年8月8日由Yuan等提出，題爲”可縮放 之自對齊雙浮動閘極記憶胞陣列及該陣列之製造方法“； 此等專利及專利申請書整個列入參考。 雙儲存元件記憶胞之其他發明方面包含設置一第三介 電質儲存元件於每一記憶胞之選擇閘極下方，其中使用一 電荷儲存區。如此，當每一電荷儲存區操作於二狀態（二 進位操作）時，一記憶胞可儲存三資料位元，但如一些或 所有電荷儲存區操作於二個以上狀態，則一單個記憶胞可 儲存更多資料。而且，可選擇使用一記憶胞陣列製造方法 ，使用介電質間隔件於一蔽罩中，以界定控制（操縱）閘 極線之寬度，減小記憶胞之幅度，俾增加陣列之資料儲存 密度。 在另一特定實例，”反及“陣列具有其記憶胞浮動閘極 由介電質層之儲存元件區取代。此介電質包夾於字元線及 基體表面之間。其他方面，該陣列如2001年6月27所提出 之美專利申請書序號09/893,277所述操作，此申請書列作 參考。每一儲存元件區可用以儲存二個以上電荷位準，如 此，每一此區中儲存一個以上資料位元。 ”反及“陣列中之一改良消除了沿”反及“記憶胞串之長 度上之相鄰字元線與儲存元件間之基體中之治金之源極及 汲極區。代之者，字元線及電荷儲存元件更密集包裝一起 ，實際使沿”反及“串上之電荷儲存元件加倍，即是，額外 之字元線及電荷儲存元件置於現由記憶胞之”反及“串中之 源及汲擴散區所佔之空間中。此改善之陣列操作於與具有 -13- 1351699 記憶胞源極及汲極區之”反及“陣列相同之方式中。 本發明之其他方面，優點，及特色包含於以下示範實 施例之說明中，此等說明與附圖一起閱讀。 【實施方式】 說明有關附圖之若干特定記億胞構造。在每個中，電 荷儲存於電荷捕捉介電質之至少一區中，此位於導電性閘 極及基體之間。此等記憶胞例如可操作於二進位模式，在 此，每一電荷儲存區各儲存一資料位元，或多狀態模式， 在此，每一電荷儲存區各儲存一個以上資料位元。 第一記憶胞實例（圖1-6) 圖1以平面圖顯示二維記憶胞陣列之幾個記億胞，其 橫斷面顯示於圖2A及2B。長而平行之源及汲擴散區103， 104，及105形成於半導體基體100之表面101，以其長度延 伸於y方向上，並在X方向上分開。包含電荷儲存材料之介 電質層1 07構於基體表面1 0 1上。長而平行之導電性控制閘 極109，110，及111具有長度延伸於X方向上，並在y方向 上分開。此等閘極普通由摻雜之多晶矽材料製成》 此簡單結構（此爲其優點之一）之電荷儲存元件爲源 及汲擴散區1 03 - 1 05間，及包夾於控制閘極109-1 1 1及基體 表面101間之介電質層107。儲存元件區在圖1中以蔭線標 示。電荷捕捉材料需僅置於此等區中，俾形成可操作之記 憶胞，但可延伸於結構之任何其他方便之部份上，包括整 -14- 1351699 個記憶胞陣列上。 此記憶胞陣列可由標準處理技術，尤其是發展用以製 造利用浮動閘極之型式之快閃EEPROM陣列者製造。主要 處理步驟包括形成一離子植入蔽罩於基體表面上，然後通 過此植入離子於源極及汲極區103-105中。然後移去此蔽 罩，並形成介電質層10 7於整個陣列上。然後沉積一導電 性材料，諸如摻雜之多晶矽或多矽化物於介電質107上， 形成一蝕刻蔽罩於其頂表面上，及然後通過蔽罩蝕刻多晶 矽，以留下控制閘極1 09-1 1 1。在多晶矽之情形，由先沉 積摻雜形態之多晶矽，或其後由離子植入摻雜，摻雜控制 閘極，使其成導電性，然後分離爲長條1 09-1 1 1。當蝕刻 多晶矽時，在蝕刻區中之層107亦可移去，因爲此等區對 記憶器之操作並無需要，以留下介電質層107之條於控制 閘極109-1 1 1下面。最後，可使用控制閘極爲蔽罩，進行 另一植入於控制閘極條1 09-1 1 1間之基體中，以增加相鄰 列之記憶胞間之介電質隔離。 此一陣列之規劃及電荷保持顯示於圖3，在此，包含 一單個記憶胞之圖2A之一部份放大。由以上背景中所述之 通道熱電子注射技術達成規劃。當適當之電壓施加於基體 1 0 0，源區1 0 4，汲區1 0 5，及控制閘極1 1 0上時’記憶胞通 道內之電子自源區朝汲區充分加速’俾注射於汲區1 0 5鄰 近之介電質層107內之區域115中，並保持於該處。所施加 之實際規劃電壓取決於詳細之陣列結構’但以下爲範例： 基體1 0 0 : 〇伏；源區1 〇 4 : 0伏；汲區1 〇 5 : 5伏；及控制閘 -15- 1351699 極1 1 Ο : 8伏。 較宜之規劃技術遵循具有導電性浮動閘極之eeorom 者，如說明於以上背景中所討論之參考文件。此等規劃電 壓之同時脈波定期施加於若干平行之記憶胞上，及在規劃 波間讀取記憶胞之規劃狀態。當個別記憶胞到達其規劃位 準時，終止施加規劃脈波於該記憶胞。應注意源及汲擴散 區分佔於相鄰行之各記憶胞間，並操作於虛擬地模式，此 爲浮動閘極記億器陣列之操作中所廣泛使用。 注意圖3之記憶胞之通道長度具有二部份，”LT‘爲在 電荷儲存區1 15外之長度部份，及”L2“爲在區115下方之長 度部份。曲線117顯示通道之臨限電壓（Vt)特性。該曲 線沿通道長度部份L1上平坦，其位準取決於改變實施於基 體表面101中之植入之任何臨限，及任何先前通道抹消操 作之影響（此後述之）。區115中所儲存之電荷並不影響 L 1節段之臨限特性。但在L2通道部份，該臨限大受所儲存 電荷之影響，且與浮動閘極對手系統同樣，爲決定記憶胞 之儲存狀態所量度之特性。 由Fowler_Nordheim穿險通過通道區上所形成之氧化 物層規劃具有其限制。此通常可使用於僅一些特定之記億 器陣列構造，諸如”反及“及”及“構造上。此技術不適用於 規劃此第一實例，或此後所述之第二或第三記憶胞陣列實 例。但如依此方式規劃，則介電質1 〇7內之儲存區延伸大 致均勻於整個通道長度（L1+L2 )上’而非限制於區1 15中 -16- 1351699 曹 每一記憶胞可操作於二進位中，由偵測Vt是否在一 預定臨限位準以上或以下，儲存資料之一位元，但依據本 發明之一主要方面，由使其區分由二個以上之預定臨限位 準分開之VT之二個以上之位準或範圍，每一記憶胞中可 儲存一個以上之資料位元。L2節段中之臨限位準之一窗顯 示於圖3，分爲例如四狀態0-3，每記億胞儲存二位元。亦 可指定四個以上位準，俾每一儲存元件儲存二個以上位元 。圖3之記憶胞之示範之電流電壓特性顯示於圖4，由於介 電質區115中所儲存之適當電荷量產生其四儲存狀態。沿 圖4之X軸上之量VCG爲該記憶胞之控制閘極1 10上之電壓， 及在y軸線上之量 ICELL 爲通過該記億胞之通道之電流。 圖3所示之記億胞實際爲一分裂通道記億胞，因爲電 荷儲存區1 1 5延伸橫過通道之僅一部份。該記億胞之一電 等效電路顯示於圖5。二電晶體Q1及Q2串聯於相鄰源及汲 擴散區104及105 (位元線）之間。在規劃或讀取期間中， 由提供充分之電壓組合於記憶胞元件上，使電晶體Q 1導電 。在讀取期間中，電壓源1 2 1 ( VCG )連接至控制閘極1 1 〇 (線），電壓源125 ( Vs )連接至源擴散區104，及電壓源 127(0)連接至汲擴散區105。 圖3之記億胞可依具有導電性浮動閘極之記憶胞同樣 方式讀取。有二普通方法。控制閘極電壓VCG可保持固定 ，及流過記憶胞之電流（Icell)由一感測放大電路129量 度，作爲該記憶胞之儲存狀態之指示。所施加之實際電壓 取決於詳細之陣列結構，但以下爲範例：基體1 〇〇 : 0伏； -17- 1351699 9 源區1 Ο 4 : 0伏；汲區極1 〇 5 : 1伏，及控制閘極 。或且，控制閘極電壓Vcg可改變，且當記憶 感測放大器1 2 9測定越過一固定臨限時，注意 壓値提供記憶胞之儲存狀態之指示。此例使用 ，因爲在規劃期間中之汲區亦爲在讀取期間中 且，讀取可在”反向“模式中執行，在此，在規 汲區及源區與在讀取期間中相反。 圖5並包含用以規劃記憶胞之組成件，唯 129普通在規劃期間不連接。電壓源121，125 劃期間中如圖5所示連接’但所施加之電壓値 施加適當之電壓使電子自介電質電荷捕捉區移 起抹消沿至少一字元線上之若干記憶胞。一組 例如下：基體1〇〇 : 〇伏；源區104 :浮動；汲 ，及控制閘極1 10 : -8伏。 圖6顯示電荷儲存介電質層107之二示範結 用於此處所述之所有記憶胞實例中。第一（圖 層二氧化矽（Si 02 ) 135，普通僅稱爲”氧化彩 基體表面101上，隨後爲一層氮化矽（Si3N4) 僅稱爲”氮化物“，沉積於層1 3 5上。然後生長 13 9於氮化物層137上，或沉積於其上，或二者 氧化物-氮化物-氧化物構造稱爲”〇NO“。捕捉 於氮化物層137中，此等層之示範厚度如下： 80埃；層 1 3 7: 50-80埃；及層 1 39: 50- 1 00埃。 電性材料層於ΟΝΟ層上，由此形成控制閘極。 i 110 : 3-5伏 胞電流値由 其値。該電 ”順向“讀取 之汲區。或 劃期間中之 感測放大器 ，及127在規 不同。可由 至基體，一 抹消電壓實 區105 : 5伏 構，此等可 6A )包含一 g “，生長於 1 37，普通 一層氧化物 之組合。此 並儲存電子 層 135 : 40- 然後沉積導 -18- 1351699 圖6B所示之第二結構使用富矽二氧化矽裁製層Ml， 以捕捉及儲存電子。此材料說明於以下二文中，此二文整 個列作參考：DiMaria等之”使用富Si之Si02注射器及浮動 多晶矽儲存層之可電改變之僅讀記憶器“，應用物理雜誌 52(7)，1981年7月號，第4825-4842頁；Hori等之”用於非 揮發性記憶器應用上之具有Si植入之閘極-Si02絕緣體之 MOSFET“， IEDM92， 1992 年 4 月號，第 469-472 頁 》 例如 ，層141之厚度可約爲500埃。 第二記憶胞實例 另一實例記憶器陣列顯示於圖7-9，此與第一實例不 同在於使用二組正交位置之導電性閘極取代僅一組。圖7 以平面圖及圖8A及8B以二正交方向上之斷面圖顯示該陣列 之幾個記憶胞。形成於基體163之表面164上之平行擴散源 及汲151，152，及153在橫過該陣列之y方向上伸長，及在 X方向上分開。導電性控制閘極155，156，及157(此等可 稱爲操縱閘極）亦在y方向上伸長，及在X方向上分開。此 等閘極與擴散區151，152，及153並排設置。此等擴散區 較之第一例更爲分開，俾使此等控制閘極可橫於記憶胞通 道上設置。一第二組導電性控制閘極1 5 9，1 60，及1 6 1 ( 此等形成該陣列之字元線）在X方向上伸長，並在y方向上 分開。導電性閘極普通爲摻雜之多晶矽製成，但亦可爲其 他低電阻材料所製。 參考圖8A及8B之斷面圖，一層電荷儲存介電質165形 -19- 1351699 成於該陣列之基體表面164上。此介電質可爲以上有關圖 6A-B所述之二特定介電質之一。另一介電質層167形成於 二組導電性閘極之間，此等在此相交。此層製成較厚，以 維持二組閘極間之電位電壓差，諸如250埃厚之氧化物。 自圖8A及圖9中之其一記憶胞之放大斷面圖可見，個 別記憶胞通道之長度分爲二部份，此等與二組控制閘極之 不同者場交連。字元線160置於通道長度之約左半部上， 及控制閘極157在另半部上。電荷儲存介電質165包夾於基 體表面1 64及此等閘極之間。此陣列之操作與第一實例之 主要不同爲電荷可儲於該層165內之二相鄰區171及173中 ，且此等區各可個別相互獨立規劃及讀取。宜由源方注射 規劃，此使電荷儲存區171置於閘極160之內邊緣鄰近，及 電荷儲存區173置於閘極157之內邊緣鄰近。然而，如由通 道熱電子注射規劃，則電子儲存於層165內之區172及174 中’而非區171及1：73中。區172及174鄰接各別記憶胞源極 及汲極區152及153。 此例記憶胞有效包含二電荷儲存元件在相鄰源極及汲 極區152及153間之其通道上，一在導電性閘極160下方， 及另一在導電性閘極157下方。介電質層165可限制於此等 區，或如普通更方便者，延伸於該陣列更多上方。圖7-9 顯示電荷儲存層165延伸於整個陣列上。 圖9之曲線顯示當由源區方注射規劃於區171及173中 時，記憶胞之通道上之變化之臨限電壓特性（VT)。區 171中所儲存之電荷量施加臨限之一VT値177於其下方， -20- 1351699 當僅電荷儲存區172及174已依上述方式規劃時，圖9 之記億胞之示範讀取電壓可如下： 讀取左區172，施加臨限値178，0伏於基體163及源區 1 5 2上，施加8伏於選擇閘極1 5 7上，施加低於低電壓（諸 如1伏）於汲區153上。然後變化字元線160之電壓，並監 測位元線電流，以偵測區1 7 1之臨限。 讀取右區174，施加臨限値180，0伏於基體163及源區 153上，施加8伏於字元線160上，及施加約1伏於汲區152 上。然後改變選擇閘極1 5 7之電壓，並監視位元線電流， 以偵測區174之臨限。 當所有四區171-1 74由電荷規劃時，每次可讀取其一 如下： 讀取電荷儲存區1 72- 1 74，讀取進行如上述。 讀取區171，施加0伏於基體163及源區153上，保持選 擇閘極157於充分高之電壓，以確保區173及174當規劃至 其最高臨限狀態時導電，並施加充分之電壓於汲區152 ( 約3伏）上，俾空乏整個區172。然後改變字元線160之電 壓，並監測位元線電流，以偵測區1 7 1之臨限。 讀取區173，施加0伏於基體163及源區152上，保持字 元線160於充分高之電壓，以確保區171及172當規劃至其 最高臨限狀態時導電，並施加充分之電壓於汲區153 (約3 伏）上，俾空乏整個區174。然後改變選擇閘極157之電壓 ’並監測位元線電流，以偵測區1 73之臨限。 而且，爲可讀取所有四區，應限制規劃於每對區（左 -23- 1351699 對 171; 相互特 對之區 充分局 如此然 限値， 區之臨
範圍， 用於電 及174 荷儲存 荷儲存 反172，及右對173及174)中之狀態之電荷位準具有 定之關係。此一關係爲每對之外電荷儲存區，即左 172及右對之區174具有由較之該對之內區171或173 之臨限電壓（V τ )(例如約較高一狀態位準）。 後可依上述方式讀取在一單個閘極下之二區中之臨 且不使用一些臨限値組合之特定限制。此仍由於內 限並不規劃至與外區臨限相等或超過之値。 使用一實例來顯示此點。可指定五規劃之臨限位準 自一低〇，然後依次1，2，3，並以4爲最高。其四 荷儲存區171-174，臨限位準1-4之上組用於外區172 ，及0-3之下組用於內區171及173。然後可自個別電 區之臨限電壓之許可之組合指定儲存狀態給每對電 區如下： 狀態 外區VT 內區Vt 0 1 2 3 4 5 6 7 8 9 1 0 2 0 3 0 4 0 2 1 3 1 4 1 3 2 4 2 4 3 如 態，由 此’可對圖9所示之記憶胞每邊偵測總共i 〇不同狀 提供每一區中5不同電荷（臨限）位準之偵測，產 -24- 1351699 生記億胞之100不同儲存狀態組合。當然，較少數目之臨 限位準之使用產生較少數目之可偵測狀態，且臨限位準之 數目之增加提供更之儲存狀態。 並有一較宜之順序，以規劃四區中之臨限位準。即是 ，規劃內區171及173二者，然後劃外區172及174。先由共 用一公共字元線之一列記憶胞之每一記億胞中之源區方注 射，規劃區173。然後同樣規劃該列上之區1 7 1，以電壓 VSG置於其個別控制閘極上，此取決於已規劃於其下之區 1 73中之電荷位準，俾可作源區方注射。然後依任一順序 由熱電子注射規劃區172及174。 在此例及其他二例中，由注射電洞於其電荷捕捉層中 ，及/或由抽出電荷捕捉層中之電子，達成記憶胞之抹消 。電洞中和在規劃操作期間中注射於電荷捕捉層中之電子 之負電荷。此第二例中之層165 (圖7-9 )在規劃期間中接 受電子，及在抹消期間中接受電洞。有二特定抹消技術。 其一，經由矽基體通過與基體表面接觸之該層之氧化物部 份注射電洞於層1 65之電荷儲存部份中，稱爲”通道抹消“ 。在該同法中，儲存於層165之電荷儲存部份中之一些電 子可由通過層165之氧化物部份之穿隧機程抽至矽表面。 爲達成此點，在圖9之記憶胞之情形，施加對基體爲負之 一電位於字元線及選擇閘極上，汲區及源區接地或浮動。 在另一技術，自汲區或源區附近之基體之一區注射電洞於 層165中，及/或由通過層165及源極及汲極區間抽出電子 。在此第二方法中，參考圖8及9，聯合施加一負電壓於字 -25- 1351699 之蔽罩，植入源極及汲極區151，152，及153，如此自對 齊於控制閘極155-157之一邊緣。然後形成層165於基體表 面1 64上，在控制閘極1 5 5 - 1 5 7之間及同時在控制閘極1 5 5 -157之頂及側邊上。此爲ΟΝΟ (圖6A)或富矽氧化物（圖 6Β)之連續層。圖8及9所示之層167可爲同層165之部份， 或層165及其他介電質材料之組合。此其他介電質材料可 爲沿控制閘極1 55 - 1 5 7之垂直壁上所形成之氧化物間隔件 ，及/或控制閘極1 5 5 - 1 5 7之頂表面上之厚氧化物層（未顯 示）之形態。頂表面氧化物宜由沉積氧化物於第一多晶矽 層上所構成，然後分開爲閘極155-157。然後形成一第二 層多晶矽於此連續層上，及然後蝕刻成字元線159，160， 及 1 6 1。 注意由於增加控制（操縱）閘極1 5 5- 1 5 7，此第二實 例記憶胞在X方向上具有較圖1-3之第一實例之幅度大一分 解度元件。此第二例中亦需要一第二多晶矽層。然而，此 增加之結構及大小使儲存於每一記憶胞中之資料加倍。 圖7-9之記億胞在一些用途上之可用之修改以薄（諸 如200埃厚）閘極介電質，通常爲生長於基體表面164上之 氧化物取代控制閘極155-157下之電子儲存層。此消除第 二電子儲存區173，但每一記憶胞增加一獨立之選擇電晶 體功能。故此，可限制抹消於個別列之記憶胞。 第三記憶胞實例 在圖1 0-1 3所示之實例中，以上背景中所述之雙儲存 -27- 1351699 元件記憶胞陣列具有其導電性浮動閘極由以上有關圖6A_ 6B所述之介電質電荷捕捉材料層之一之部份取代。此陣列 之形成及操作與以上列入背景及槪要中之專利及專利申請 書中所述之雙儲存元件記億胞陣列相似。 圖10-12顯示一陣列。源及汲擴散區185，186，及187 形成於半導體基體183之表面181上，並具有其長度在y方 向上延伸，並在X方向上分開。如圖10之平面圖顯然，導 電性操縱閘極189，190，191，192，193，及194朝向與擴 散區相同，在X方向上置於擴散區之二側。導電性字元線 197-199朝向以長度延伸於X方向上，並在y方向上分開。 如一般情形，此等導電性線由摻雜之多晶矽材料製成》 字元線1 97- 1 99宜由導電性材料之單個沉積層構成， 而非在不同之處理階段中形成成上下二件，以避免額外處 理步驟。然而，當摻雜之多晶矽線具有較字元線所需爲低 之導電率時，二件式結構可爲一優點，在此情形，可加具 有較高導電率之一第二件材料與摻雜之多晶矽線之頂表面 接觸。此一材料可爲矽化物或金屬，作爲二例。 如圖11A及11B之斷面圖所示，依圖6A-6B之一，操縱 閘極189-194置於一層電荷儲存材料201上。在操縱閘極 1 89- 1 94形成於電荷儲存層201上後，延伸於y方向上之此 層在X方向上之每隔個操縱閘極間之各條移去。源區及汲 區185-187植入於在X方向上之每隔個操縱閘極之間。氧化 物層2 03形成於操縱閘極1 89- 1 94之頂及二側’以使此等操 縱閘極與字元線隔離，並同時形成於露出之基體表面181 -28- 1351699 上，以提供閘極氧化物於字元線197-199下方。介電質層 203在摻雜之多晶矽操縱閘極189-194上之實例厚度爲200 埃，及在基體表面181上爲150埃。圖11A所示之字元線198 之部份198'，例如，形成於基體表面181上氧化物層203之 部份之正上方者用作該列記憶胞中之選擇電晶體閘極極。 在擴散區185-187之二側上之相鄰對之操縱閘極宜電 連接一起於操縱閘極之一解碼器上，以減少解碼器之複雜 性。此一對包含操縱閘極191及192。此等相鄰對之操縱閘 極亦可實際合倂一起，連接於其中間擴散區上’如以上所 提之若干雙儲存元件記憶胞專利及申請書中所述。 個別儲存元件可限定存在於操縱閘極189-194之一下 方之介電質捕捉層201之區域中’字元線1 97- 1 99之一橫過 於此，如圖10之平面圖中之蔭線所示。每一記憶胞有二個 此儲存元件。一電荷儲存區在每—儲存元件中可操作於二 狀態（二進位），俾每一儲存元件儲存1位元。亦可操作 電荷儲存區，以個別儲存二個以上狀態’諸如每區四個狀 態，其方式與雙儲存元件記憶胞專利6，151，248號中所述相 似。此一介電質儲存記憶器陣列之操作與該專利中所述者 相似，其一不同爲使用較低之電壓於操縱閘極上’因爲無 浮動閘極。 參考圖12，顯示圖11A之記憶胞之一之放大圖。可操 作該記憶胞，由源方注射技術規劃’以捕捉電荷於介電質 層201內鄰接選擇電晶體閘極極198' (此爲字元線198之部 份）二側之二區211及213中。另一方面’如由通道熱電子 -29- 1351699 注射技術規劃，則電荷儲存區212及2 14代之而與各別源極 及汲極區1 86及1 8 7相鄰設置。或且，可由源方注射及熱電 子注射技術依次規劃此等，則可使用所有四電荷儲存區 2 1 1 -2 1 4，每一區在二狀態或二個以上狀態，如由以上有 關圖9實例所討論之臨限關係之相同考慮所限制，但無寫 入順序之限制。在記憶胞內在選擇電晶體閘極極1 98'二側 及字元線下方之介電質201之部份界定該記憶胞之二儲存 元件，取代上述雙儲存元件記億胞陣列及系統之二導電性 浮動閘極。然而，介電質層201可延伸於此等儲存元件外 。在一形態，層201製成條，具有個別寬度在X方向上延伸 於相鄰行中之記億胞之選擇電晶體之間，及長度在y方向 上延伸橫過多列記憶胞。此等條及其間之選擇電晶體閘極 極介電質可自對齊於操縱閘極之邊緣，諸如圖12所示之操 縱閘極192及193之邊緣。 當由源方注射規劃時，介電質201之區211及213中所 儲存之電荷之效應由圖12之臨限電壓曲線215之部份217及 219顯示，與上述其他二例相似。源方規劃在此記憶胞中 與圖9不同在於，此移去供應臨限加1 v偏壓條件之接頭。 在圖12中，此接頭爲連接至二儲存區211及213之選擇閘極 198'之字元線198。而且，在未規劃之儲存區上方之操縱 閘極現受驅動至充分高之過度驅動電壓位準（例如8伏） 。例如，當規劃存區211時，操縱閘極193被驅動至過度驅 動電壓，及字元線198被驅動至選擇電晶體198'之臨限電 壓以上約1伏。 -30- 1351699 圖12之曲線部份217指示在電荷區211下方之記億胞通 道之一部份之臨限電壓Vt之變化。同樣，通道上之電荷 區213之效應由曲線215之部份219表示。此等區各可操作 於二狀態（每記憶胞儲存—位元）或二個以上狀態（每記 憶胞儲存一個以上位元），如前其他實例中所述。如由通 道熱電子注射規劃’則電荷儲存於區21 2及214中，對臨限 電壓之影響由圖12之曲線215之各別部份216及218表示。 區212及214各可操作於二或二個以上界定之狀態。在此規 劃之期間中，所有三閘極B2 ’ 193，及198'被驅動至高過 度驅動電壓（例如’所有三個採取8伏）。當視電荷而定 之資料儲存於四區211-2 14中時’記憶胞儲存能量與圖9所 述相同。抹消圖12之儲存區遵循前述用以抹消圖9之儲存 區者。 圖13顯示圖11A及12之斷面圖中所示之記憶胞之一可 選擇之修改。其不同爲字元線198'之選擇閘極部份延伸進 入基體183之一槽或凹口 221中，及選擇電晶體閘極極介電 質205沿槽221之底及壁形成於其間。此結構增加選擇電晶 體之通道之長度，而不佔用基體表面181上之任何額外面 積。 雖以上結構中之閘極宜爲摻雜之多晶矽材料所製，但 其他適當之導電性材料亦可使用，以取代所述之多晶矽層 之一或二者。例如，用以形成字元線1 97- 1 99之第二層可 爲多矽化物材料，此爲多晶矽，具有折射性金屬矽化物， 諸如鎢在其頂表面上，以增加其導電率。多矽化物材料通 -31 - 1351699 常不宜作爲用以製造操縱閘極189-194之第一導電性層， 因爲由多矽化物生長之氧化物作爲共聚介電質在品質上低 於由多晶矽生長者。同樣考慮適用於上述第二記憶胞實例 。在第一記憶胞實例，由於僅形成一層導電性閘極，故此 等閘極可爲多矽化物。 在圖10之斷面V-V上之圖11A所示之結構之一改變顯 示於圖14，在此，使用相同參考編號。主要不同爲一電荷 捕捉層204置於選擇閘極（此等爲字元線1 97-1 99之部份） 下方，以形成另一電荷儲存區，此進一步增加記憶胞之儲 存容量，而不增加其體積。即是，在基體表面181及選擇 閘極198'間之較爲非捕捉選擇閘極介電質203 (圖12 )及 205' (圖13)由電荷儲存介電質層204取代，如最佳顯示 於圖15之放大圖。此形成另一電荷儲存區401於介電質層 204中。如顯示於圖15之臨限電壓曲線215，一曲線部份 403指示對電荷儲存區401之記憶胞通道之影響。區401宜 由Fowler Nordheim自基體 183穿入電子來規劃，且故此 與選擇閘極198'大致同等範圍。區401可操作於二狀態（ 儲存另一資料位元）或二個以上狀態（儲存一個以上之額 外位元）。當與各別電荷儲存區211及213聯合時，圖15所 示之單個記憶胞故可儲存許多資料位元。 圖14及15之個另記億胞且可與另二電荷儲存區212及 214操作，如此在每一記憶胞中提供五電荷儲存區。此爲 可能，因爲可使用三不同之規劃機程，以儲存電荷於此等 不同之區中：源方注射用於區211及213，熱電子注射用於 -32- 1351699 記憶胞。 電荷儲存區211及213之電荷位準狀態以與圖12之實例 之對應區相同之方式讀取，字元線198上之電壓保持於8伏 。然後由保持基體183於約0伏，置源極及汲極區186及187 之一上之電壓於〇伏及另一於約1伏，及操縱閘極192及193 於約8伏，讀取中間儲存區401之電荷位準。改變字元線 1 9 8上之電壓，並監視位元線電流，以偵測電荷儲存區4 0 1 之臨限403。抹消圖15之副操縱閘極儲存區211，212，213 ，及214遵循圖12中用以抹消儲存區者，如前所示。抹消 圖15中之儲存區401由通道抹消，例如，由施加充分大之 負電壓於字元線198上達成。 在圖1 5之記憶胞之中間區4 0 1之規劃期間中，由於以 上使用不同之操縱閘極電壓位準施加於二操縱閘極上，此 需要每一控制（操縱）上之電壓可獨立控制，如圖10中之 陣列之元件1 89-1 94所示範。由於在與該陣列同一電路晶 片上設置用以處理大陣列之數量之操縱閘極所需之此一大 解碼器通常不切實際，故此等宜依圖16槪要顯示之方式連 接一起，用於一列之幾個記憶胞上。此一連接更詳細說明 於上述200 1年5月31日所提出之美專利申請書序號 09/87 1,3 3 3號。在此例中，沿該列上每第四個操縱閘極連 接至一公共操縱閘極線，如此可同時規劃及讀取該列上每 隔個記憶胞之一電荷儲存區。一操縱閘極線411連接至操 縱閘極191及其他，線412連接至閘極192及其他，線413連 接至閘極189，193，及其他，及線414連接至操縱閘極190 -34- 1351699 ’ 194 ’及其他。字元線198連接至該列中各記憶胞之選擇 閘極’包含選擇閘極198'及198”。該陣列中之其他列同樣 具有不同之字元線。 操作時，參考圖16，當規劃連接於線414之在操縱閛 極190’ 194及其他下方之電荷儲存區時，一高規劃電壓置 於414上，及一旁通電壓置於線411上，此足以使連接於線 411之在操縱閘極191及其他下方之通道中之區導電。一充 • 分低之電壓（例如幾伏之負電壓）置於連接至未規劃之中 間記憶胞中之操縱閘極之線4 1 2及4 1 3上，以抑制可能流過 非選擇之中間記憶胞之任何電流。字元線1 98置於適當電 壓，如以上有關圖15所述。如此，在第一通過中，包括與 多至五儲存區相對應之多至五各別規劃操作中，可規劃或 讀取沿一字元線上之所有偶數記億胞，且同樣，在一第二 通過中，可規劃或讀取沿同一字元線上之所有奇數記憶胞 〇 • 用以製造以上有關圖10-13所述，但在X方向上具有更 大儲存密度之記憶胞之陣列之一實例方法顯示於圖1 7-20 。此等圖爲沿陣列之X方向上所取之斷面圖，並顯示處理 步驟之順序。 圖17所示之第一序列之處理步驟包括形成一層ΟΝΟ或 其他電荷捕捉介電質419於基體423之表面421上，在欲形 成此陣列之基體之區域上。其次，沉積一層摻雜之多晶矽 42 5於此區域中之層419上。隨後沉積一層氮化矽427於該 多晶矽上。其次形成一蝕刻蔽罩於此氮化物層條427上’ -35- 1351699 光阻劑條429具有長度在y方向延伸，並在x方向上分開。 此等條在X方向上之節距通常與用以曝光該光阻劑之製版 術之分析能力同樣小。 次一序列之處理步驟可就圖18作說明。各向同性蝕刻 去蔽罩元件429間之氮化物層427 (圖17)，留下在蔽罩元 件下方之氮化物部份，即延伸於y方向上之條427。圖18顯 示此等橫過該陣列之X方向。所製之條427較之在氮化物蝕 刻期間由下切法所製之光阻蔽罩條429爲小。然後沉積一 厚層之二氧化矽於該結構上，以塡入於氮化物條429之間 及其上。然後各向異性蝕刻此氧化物，以留下間隔物4 3 1 於氮化物條之側壁上，且其間在X方向上有間隔，具有幅 度小於該法之最小製版術幅度。氮化物層427之高度及沉 積之二氧化矽之厚度之控制用以控制間隔物43 1之寬度及 其間之間隔。 然後通過氧化物間隔物4 3 1間之空間蝕刻多晶矽層4 2 5 ，普通包括蝕刻可能在y方向上存在於各條間任何場隔離 物，以製造連續之溝延伸於y方向上。此留下多晶矽條 425'連續延伸於y方向上。雖亦可通過此蔽罩移去節段425' 間之電荷捕捉介電質層419，但無需如此，且保持於圖19 中。在任一情形’然後由引導離子於該結構上，通過此等 溝植入源極及汲極區433於基體423中。源極及汲極區然後 在y方向上連續延伸橫過該陣列。然後由選擇性蝕刻法移 去氧化物間隔物431。其後沉積一厚層之二氧化矽於溝中 及留下之氮化物條427上。然後由化學機械拋光（CMP ) -36- 1351699 法移去此氧化物至氮化物條42 7之頂端，使用氮化物作爲 CMP停止點。多晶矽節段425,及氮化物條427間之氧化物 塡入部份425爲該結果。 在圖20所示之次一序列步驟中，由選擇性蝕刻移去氮 化物427，此大致留下氧化物塡入部份43 5。然後通過氧化 物部份435間所製成之開口執行多晶矽之進一步蝕刻。此 留下摻雜之多晶矽控制（操縱）閘極425”，此具有長度延 伸於y方向上。亦移去曝露於此等閘極之間之電荷捕捉介 電質419之區域。其次，生長或沉積（或二者）一層氧化 物437，作爲欲形成選擇閘極下方之區域中之選擇閘極介 電質，及欲形成之操縱閘極及字元線間之絕緣。此等字元 線，諸如線439由沉積一第二層之摻雜多晶矽於該陣列之 區域上，並通過一蔽罩移去所製成，留下字元線條具有長 度在X方向上延伸，且在y方向上相分開。 與圖1 1 A相較，圖20之結構之主要優點爲在\方向上緊 湊。故此，特定長度之一列中之電荷儲存區之數大爲增加 高至二倍。記憶器系統之一般操作 一示範之記憶器系統大體顯示於圖21之方塊圖，其中 可實施本發明之各方面。該系統特別著眼於使用上述第二 及第三實例陣列，具有控制（操縱）閘極在y方向上伸長 ，但由省除去連接至操縱閘極之電路，亦應用於第一實例 〇 大量之可個別定址之記億胞1 1安排成正規之陣列，唯 記憶胞之其他物理安排當然亦可以。在此處指定沿記憶胞 -37- 1351699 之陣列11之行延伸之位元線經由線15電連接至位元線解碼 器及驅動電路1 3。在此說明中指定沿記億胞之陣列1 1之列 延伸之字元線經由線17電連接至字元線解碼器及驅動電路 1 9。沿陣列1 1之記憶胞之行延伸之操縱閘極經線2 3電連接 至操縱閘極解碼器及驅動電路21。操縱閘極及/或位元線 可由Harari等之同待核定之專利申請書中所述之技術連接 至各別解碼器，此專利題爲”非揮發生記憶器中之操縱閘 極及位元線分節“，序號0 9/871，333，2001年5月31日提出 ，其整個列作參考。解碼器1 3，1 9，及2 1各接收匯流排2 5 上來自記憶控制器27之記憶胞位址。解碼器及驅動電路亦 經各別控制及狀態信號線29，3 1，及33連接至控制器27。 施加於操縱閘極及位元線上之電壓經由匯流排22協調，此 互接操縱閘極及位元線解碼器及驅動電路13及21。 控制器27可經由線35連接至主機裝置（未顯示）。主 機可爲個人電腦，筆記本電腦，數位攝影機，音頻播放機 ，各種其他手提電子裝置等。圖21之記憶器系統通常依據 若干現行之物理及電標準，實施於一卡中，諸如來自 PCMCIA，Compact Flash協會，MMC協會，及其他。當成 卡格式時，線35終接於卡上之一接頭，此配接主機裝置之 一互補連接器。許多卡之電介面遵照ΑΤΑ標準，其中，記 憶器系統作爲磁碟驅動器呈現於主機中。亦有其他記憶卡 介面。除卡格式外，圖21所示型式之記憶器系統永久埋置 於主機裝置中。 解碼器及驅動電路13，19，及21依據各別控制及狀態 -38- 1351699 線29，31，及33中之控制信號，產生適當之電壓於陣列11 之其各別線上，如匯流排上所定址，以執行規劃，讀取’ 及抹消功能。。任何狀態信號’包括電壓位準及其他陣列 參數由陣列1 1提供經相同之控制及狀態線29，3 1，及3 3至 控制器2 7。在讀取操作之期間中，電路1 3內之多個感測放 大器接收指示陣列11內被定址之記億胞之狀態之電流或電 壓位準，並提供有關此等狀態之資訊經線4 1至控制器2 7。 通常使用大量之此種感測放大器，俾能平行讀取大量記憶 胞之狀態。在讀取及規劃操作之期間中，普通每次經由電 路1 9對一列記億胞定址，以進出被定址之列中之由電路1 3 及21所選擇之若干記憶胞。在一實施例，在抹消操作之期 間中，許多列之每一列中之所有記憶胞作爲一團一起定址 ，俾同時抹消。 圖2 1之系統之記憶胞陣列需分爲節段。如自上述第二 及第三實例所示，除非分節，否則，源區，汲區，及操縱 閘極可在y方向上無限制延伸橫過整個陣列。此等介電質 陣列可分爲節段，各在y方向上延伸橫過整個陣列之距離 之僅一部份。在一節段之終處之源極及汲極區由屠換電晶 體連接至通常爲金屬所製之全局位元線。操縱閘極可同樣 經由切換電晶體連接至全局操縱線。或且，操縱閘極可連 接至操縱閘極線，依前有關圖16所述之方式由匯流排與節 段關聯。在規劃，讀取，或抹消操作之期間中，所選之一 節段通常每次連接至一組全局位元線，以及至一組全局操 縱線，或至所屬之操縱閘極線，依所用之分節實施例匯流 -39- 1351699 9此種分節說明於上述美專利5,712,180號之圖10C及於 2〇01年5月31日所提出之美專利申請書序號〇9/871，333中。 諸如圖2 1所示之記憶器系統之操作說明於上述之專利 及同待核定之申請書中，及讓渡給本申請書之受讓人 SanDisk公司之其他專利及待核定之申請書中。說明使用 浮動閘極作爲儲存元件之記憶器系統之結構，處理，或操 作之所提之此等參考文件認爲與使用介電質儲存元件取代 浮動閘極實施該系統有關。而且，於2001年2月26日所提 出之美專利申請書序號09/793,3 70說明應用於浮動閘極或 介電質儲存元件上之一種資料規劃方法，此申請書列作參 考。 第四記憶胞實例 圖22_24所示之第四實例應用介電質儲存技術於”反及 “陣列，其浮動閘極版本大體說明於以上背景中。在X方向 上伸長及在y方向上分開之導電性字元線24 1-244延伸橫過 電荷儲存介電質條245-249及中間隔離區251-254，由介電 質形成於半導體基體25 7之溝中，如最佳見之於圖23 A之斷 面圖中。介電質條245-249在y上伸長，並在X方向上由置 於其間之介電質隔離區25 1 -254分開。介電質區25 1 -254宜 由普通淺溝隔離（STI )技術製造。，亦可使用用以提供 相鄰行之記憶胞間之電隔離之其他技術。 介電質條245-249直接形成於基體2 5 7之表面上。介電 質材料及其他特性宜爲以上有關圖6 A及6B所述之一或二者 -40- 1351699 »字元線241-2 44轉而直接置於此等介電質條上，在成爲 電荷儲存區之區域中。電荷儲存區265-267在圖23A中顯示 沿字元線242上，及在圖23B中區269，265，271，及272沿 介電質條246上。摻雜之源極及汲極區形成於基體257之一 表面區中，在字元線及隔離介電質之間。例如，源極及汲 極區261-263置於介電質隔離區251及252間所形成之一行 字元線之間。此行形成一串串聯之記憶胞，如圖23B之斷 面圖所示，及圖24之電等效電路圖所示。該串之每端處爲 —切換選擇電晶體，在圖2 3 B中顯示在一端處具有一閘極 275，及在另一端處具有一·閘極極277。接頭279及281形成 該串儲存及選擇電晶體之電終端。此等接頭之一通常連接 至一個別位元線，及另一連接至公共電位。有甚多串此種 電晶體行，安排成在y方向上延伸之各行於普通記憶胞陣 歹ij中。 圖22-2 3B顯示介電質電荷儲存材料之使用於一特定之 ”反及“記憶胞陣列結構中。應明瞭介電質電荷儲存材料亦 可用作其他特定”反及“陣列結構中之電荷儲存元件。 普通在具有導電性浮動閘極儲存元件之記憶胞之現行 ”反及“陣列中，選擇一群記憶胞（在所選之一公共列中之 若干行串中每串之一記億胞）同時讀取或規劃。由置適當 之電壓於字元線上選出該列。在讀取操作之期間中，在所 屬”反及“串內之各列之字元線上升至較高之電壓，俾使每 一有關之串上之此等列中之記憶胞電晶體高度導電，唯欲 讀取之一列記憶胞除外。在規劃操作之期間中，所屬”反 -41 - 1351699 及“串中所選之列之字元線之電壓上升至較之所屬”反及“ 串之非所選之列之字元線爲高之電壓。同樣，在所選之記 憶胞行之串之末端處之選擇電晶體受適當偏壓，及適當之 電壓施加於末端接頭上，以實施所需之讀取或規劃功能。 同樣程序可實施於具有介電質儲存媒體，諸如圖22-24之 記憶胞之”反及“陣列上。 與前述其他實例同樣，記憶胞之介電質中所儲存之電 荷影響該記憶胞之臨限電壓。例如，介電質條246之區265 中所儲存之電荷之位準建立由該區，相鄰之源極及汲極區 26 1及262，及構成該記憶胞之通道之源極及汲極區間之基 體之一部份，及置於通道上之字元線242之一部份所構成 之記憶胞電晶體之臨限電壓位準。記億胞電荷儲存區各可 操作於二狀態或二個以上狀態，如前以上其他實例中所述 〇 用以形成圖22-23B所不之”反及“結構之一方法包括先 形成一層電荷儲存介電質材料，諸如ΟΝΟ於欲由該陣列佔 據之基體之整個區域上。形成氮化矽材料之蔽罩於ΟΝΟ層 上，以界定平行伸長之溝於基體上，用以隔離相鄰之，，反 及“串。然後一蝕刻步驟移去介電質層，並通過蔽罩之開 口，形成溝於基體中。然後沉積氧化矽於該結構上，以塡 入於溝及蔽罩之開口中。移去多餘之氧化物，隨後移去氮 化砂蔽罩材料。其結果爲圖23Α及23Β所示之結構，無字元 線（WL)。然後形成字元線，沉積一層摻雜之多晶矽材 料於至少該陣列區域上，及然後通過另一蔽罩蝕刻去材料 -42- 1351699 之一部份，俾留下字元線，如圖23 A及23 B所示。然後可通 過電荷儲存介電質層植入離子於保持曝露於厚隔離介電質 及字元線間之基體區中，從而製成源極及汲極區。 用以製造稍爲不同之一”反及“介電質儲存陣列之另一 方法顯示於圖25A，25B，及25C。此等圖顯示沿圖22之平 面圖之斷面VD-W上之結構之展開。與圖22-23B之元件相 當之圖25A-25C之元件之參考編號相同，另加雙分號（”） 〇 在圖25 A所示之第一序列之處理步驟中，通常在生長 —薄層之二氧化矽296於基體表面25 7“上後，沉積一層氮 化矽於基體25 7”之表面上。然後形成一蔽罩於氮化物層上 ’且有開口在y方向上伸長（圖22)，並通過該蔽罩蝕刻 去氮化物層，以留下在y方向上伸長及在X方向上分開之氮 化物條29 1 -295。然後蝕刻在用作蔽罩之氮化物條間之空 間中之基體，從而製成隔離溝於基體中。然後由沉積一厚 氧化物層於基體上，以氧化矽塡於此等溝（圖25B)中， 及然後移去此，以留下塡於基體溝中之部份251”，252”， 25 3”，及254”，並稍伸出於基體表面以上》 次一序列之步驟由圖25C顯示。由選擇性蝕刻移去氮 化物條29 1 -295，此留下溝氧化物於其間，及其下之基體 表面大部份不受影響。然後形成一層電荷儲存介電質，諸 如ΟΝΟ於整個記億胞陣列區上，覆蓋露出之基體表面及延 伸於基體表面上之隔離介電質之部份。然後形成字元線， 沉積一層摻雜之多晶矽材料於整個區域上，形成一蔽罩於 -43- 1351699 多晶矽層上，具有開口在χ方向上伸長及在y方向上分開， 及然後通過蔽罩開口移去多晶矽。此留下字元線延伸橫過 該結構，包含圖25C之字元線242”。然後可經由用作植入 蔽罩之字元線及隔離氧化物間之電荷儲存介電質層植入源 極及汲極區於基體中（未顯示於圖25A-25C中）。 可見圖25C之製成之結構具有其電荷儲存介電質層2 97 延伸於整個陣列區上，而圖23 A及23B者則限制此介電質層 於厚隔離介電質層間之條中。在任一情形，提供一電荷儲 存介電質層於”反及“儲電晶體之通道上，電荷需儲存於此 〇 用形成有些不同之”反及“陣列之又另一方法顯示於圖 26A-26D。圖26A-26C顯示沿圖22之平面圖之斷面Vn-W上 之結構之展開，而圖26D則顯示沿正交橫斷面Vin-Vni上之圖 26之中間結構。圖26A-26D之方法之主要不同爲由多晶矽 ，而非氮化物條構成基體蝕刻蔽罩，然後保持在記憶胞之 區域中之此等條之部份，作爲字元線之部份。而且，製成 之電荷儲存介電質層並非連續在整個記憶胞陣列上。與圖 22-25 C相當之元件之參考編號與圖26A-26D中相同，另加 三分號（' ”）。 圖26 Α顯示第一序列之處理步驟。形成一層電荷捕捉 介電質469，諸如ΟΝΟ於矽基體257'”之表面上。然後沉積 一層摻雜之多晶矽於記憶胞陣列之區域之介電質層469上 。其次，沉積一層氮化矽於多晶矽上。然後形成一蔽罩， 以蝕刻開口於氮化矽及多晶矽層中，此等在y方向上伸長 -44- 1351699 (圖22 )。然後執行此蝕刻。如顯示於圖26A，此留下多 晶矽條471-475，頂上具有氮化矽477，此等在y上伸長及 在X方向上分開。 如顯示於圖26B，次步驟爲蝕刻在用作蔽罩之多晶矽/ 氮化物條間之空間中之介電質層469及基體25 7'”，從而形 成隔離溝於基體中。然後由沉積一厚氧化物層’以氧化矽 塡於此等溝中，此延伸通過多晶矽/氮化物條間之空間而 進入溝中及在其上。然後由CMP移去此氧化物向下至氮化 物層47 7，從而留下塡於基體溝中及向上至留下之氮化物 477之頂端之氧化物部份251'” ’ 252'”，2 5 3'” ’及254'”。 圖26C顯示次一序列之步驟。先由選擇性蝕刻移去氮 化物477，此使多晶矽條471-475之頂端露出。然後沉積一 第二層摻雜之多晶矽於該陣列結構上，使多晶矽條47 1 -475之頂表面及升出多晶矽條上之氧化物條251'”·254'”之 部份直接接觸。由蝕刻此第二多晶矽層成在x方向上伸長 及在y方向上分開之條48卜484，結果形成字元線241'”-244'，，，如最佳顯示於圖26D。此蝕刻步驟亦移去條481_ 484間之空間中之多晶矽條47 1 -475之部份’從而留下此等 條之分開部份471'-474' ’由來自第二多晶砂層之上蓋條 481-484連接。然後經由字元線241'”-244'”間之空間中之 電荷儲存介電質，植入源極及汲極區’諸如區261'”_263 ( 圖26D)於基體27 5'，，中。第五記憶胞實例 另一”反及“陣列顯示於圖27及28。第五實例之結構與 第四實例之不同主要在省除沿字元線間之”反及“記憶胞串 -45- 1351699 上之源及汲擴散區，並加入另一組字元線於此等位置中。 此導致幾乎使在陣列之y方向上沿同長度之”反及“串上之 可獨立定址之電荷儲存區之數量加倍，使用具有相同最小 可分析元件尺寸之方法。字元線之數目，且因而個別反及 串中之可獨立規劃之介電質電荷儲存區之數目爲二個以上 ，且仍可爲8，16，32，或更多個，但在普通”反及“串之 約一半長度上，具有相同數目之電荷儲存區。
圖27爲第五實例陣列之一小部份之平面圖，及圖28顯 示通過其記憶胞串之一及在此串之每端處之選擇電晶體斷 面圖。該陣列形成於具有表面303之半導體基體301上。多 個電荷儲存介電質條3 0 5 -3 09在橫過陣列之y方向上伸長， 及在X方向上分開於亦在y方向上伸長之深氧化物隔離區 311-314之間。隔離區311-314基本上可與區251-254 (圖 23A)或第四實例之251 ”-254”（圖25C)相同。電荷儲存 介電質條305-309可實際在X方向上分開於氧化物隔離區之 間，與第四實例之圖23 A所示者相似，或可爲延伸於氧化 物隔離區上之一連續介電質層之部份，如顯示於圖25C。 橫過圖27之一斷面K-K (唯未特別顯示）基本上可與此
然而，此二者間之主要不同爲字元線3 1 7-3 23之構形 ，此等在X方向上如前伸長，但在y方向上相互緊密相鄰設 置，其間具有適當之介電質。字元線並不由記憶胞源極及 汲極區隔開，如以上第四實例者。而是，由各字元線在y 方向上並排設置，無需源極及汲極區。此等區並不直接連 -46- 1351699 接至第四實例中之外部電壓’而是沿電荷儲存元件間之每 一反及串之此等間隔上提供一導電性徑路。字元線及其下 之電荷儲存區一起控制其下之基體通道之導電。在此第五 實例中，額外字元線之取代源區及汲區導致字元線及其下 之電荷儲存區控制基體通道（以上第四實例中之源極及汲 極區存在於此處）之導電率。及沿介電質條上之電荷儲存 區之密度加倍，如圖27及28之一”反及“串中之電荷儲存區 327-333所示。 參考圖28，一記憶胞串之外部連接包含源及汲擴散區 341及343在該串之相對端，此等分別連接至在各別接頭 345及347處之一全局位元線（未顯示）及一公共電位’諸 如地。該連接由施加於該串之相對端處之各別控制閘極 349及351上之電壓GCO及GC1激發。控制閘極349及351宜 設置直接鄰近在該串之未端處之字元線353及355。 用以形成圖27及28大體所示之結構之一處理技術就圖 29A及29B之斷面圖作說明。開始點可爲圖23A或圖25C所 示之第四實例之其他結構之一 ’但省去源極及汲極區植入 。在此階段，置字元線317’ 319，321 ’及323於連續之電 荷儲存介電質條305-309上，但一第一額外步驟爲移去字 元線間基體表面303上之介電質’俾可形成一新介電質層 361，宜ΟΝΟ於所有結構上。該層361然後用作欲形成之額 外字元線下方之電荷儲存介電質’並提供一介電質層於此 等額外字元線及現有字元線317，319，321’及323之間。 次一步驟爲沉積一摻雜之多晶矽層365或其他適當之 -47- 1351699 導電性材料於介電質層361上，並在整個陣列區上與其符 合。然後形成用以蝕刻多晶矽層3 65之一蔽罩於其上。在 形成此蔽罩中，可先形成氧化物或氮化物介電質之平行條 3 67，具有長度在X方向上延伸及在y方向上分開，以覆蓋 字元線317，319，321，及323間之多晶矽層365之部份。 宜形成介電質條3 67，沉積一層介電質於整個多晶矽層365 上，然後由使用氧化物層上之光阻蔽罩蝕刻該層成條367 。其次，沿條3 67之邊緣上形成氧化物之間隔物3 69，以縮 小其間之間隔。製造間隔物369之一標準方法爲沉積另一 層介電質於介電質條367上，及然後各向異性蝕刻去此另 外層，以留下間隔物369。 次一步驟爲通過蔽罩367，3 69蝕刻多晶矽層365，留 下字元線318，320，及322置於在y方向上之字元線317, 319，321，及323之間，如顯示於圖29B。然後可移去介電 質蔽罩3 67，369，如所示，但並非恆需如此作。由於用以 構成屏蔽介電質條367之光阻蔽罩並非自對齊於y方向上之 字元線317，319，321，及323，故介電質條367間之空間 小於由使用間隔物369之方法之最小製版可分析尺寸。但 即使具有偶然發生之光阻蔽罩之微小不對齊，製成之字元 線318，320，及322亦完全塡滿由介電質層361所覆蓋之相 鄰字元線317，319，321，及323間之空間。此乃由於如可 確保完全對齊，則字元線318，320，及322個別製成在y方 向上較之塡滿字元線3 1 7 ’ 3 1 9，3 2 1，及3 2 3間之空間所需 者爲寬。 -48- 1351699 用以製造額外字元線之另一技術顯示於圖30A及30B。 若干步驟在沉積一第二層摻雜之多晶矽371之前發生。多 晶矽字元線317，319’ 321，及323各由氧化物層條373覆 蓋，此等轉而由氮化物條375覆蓋。條373及375宜由此二 層覆蓋整個第一多晶矽層後蝕刻成個別字元線317，319, 321 ’及323製成。所有二層（多晶砂，氧化物，及氮化物 )然後一起蝕刻，以製成圖30A所示之多條字元線。然後 形成一層介電質373，諸如ΟΝΟ，以符合陣列區上露出之 表面。第二層之摻雜多晶矽371沉積於該介電質層377上。 第二多晶矽層3：71製成夠厚，以完全塡滿字元線317, 3 19，321，及3 23間之空間。然後由化學機械拋光（CMP )步驟移去多餘之多晶矽，此使用氮化物條3 75作爲停止 點’結果爲額外之字元線318，321，及322，如顯示於圖 3 0Β。除CMP步驟外，其次可執行一蝕刻步驟，以確保多 晶矽條318，321，及322相互完全電隔離，且此可導致此 等條之厚度減小一些。使用第四或第五實例記憶胞陣列之 記憶器系統 圖31之方塊圖顯示另一實例記憶器系統，其中可實施 本發明之各方面。包含多個記憶胞排列成矩陣之記憶胞陣 列1由一行控制電路2，一列控制電路3，一 c源控制電路4 ’及一c-p井控制電路5控制。此系統特別適合使用上述第 四及第五實例之”反及“型式之記憶胞陣列1。 •-控制電路2連接至記憶胞陣列1之位元線（BL )，用 以讀取記憶胞中所存之資料，用以在規劃操作之期間中建 -49- 1351699 立記憶胞之狀態，及用以控制位元線（BL )之電位位準’ 以促進規劃或禁止規劃。上述每串”反及“記億胞之一端例 如可連接至位元線之一，及該串之另一端連接至一公共電 位，諸如地。列控制電路3連接至字元線（WL )，以供應 讀取或規劃電壓至字元線。此等電壓與由行控制電路2控 制之位元線電位位準聯合，導致沿一字上之所選記憶胞平 行讀取或規劃。一抹消電壓亦由電路2施加於p型區（記憶 胞形成於其上）。c源控制電路4控制連接於記憶胞之一公 共源線（在圖31中標示爲”c源“）。c-p井控制電路5控制c-P井電壓。 記憶胞中所儲存之資料由行控制電路2讀取，並經內 部I/O線53及一資料輸入/輸出緩衝器6輸出至外部I/O線51 。欲儲存於記憶胞中之程式資料經外部I/O線51輸入至資 料輸入/輸出緩衝器6，並轉移至行控制電路2。外部I/O線 51連接至一控制器43。該控制器包含各種暫存器及其他記 憶器，包括揮發性隨機進出記憶器（RAM) 45。 用以控制快閃記憶裝置之命令資料經由外部控制線5 7 (此等連接於控制器43 )通過內部控制線55輸入至命令電 路7。命令資料告知快閃記憶器要求何操作。輸入命令轉 移至狀態機器8，此控制行控制電路2，列控制電路3，c源 控制電路4 ’ c-p井控制電路5，及資料輸入/輸出緩衝器6。 狀態機器8可輸出快閃記憶器之狀態資料，諸如備妥/忙中 或通過/失敗。 控制器43連接至，或可連接至一主機系統，諸如個人 -50- 1351699 電腦’數位攝影機，或個人數位助理。主機發起命令 如儲存或讀取記憶器陣列1之資料，及提供或接收此 。控制器變換此等命令爲命令信號，此可由命令電g 解及執行。控制器普通且包含緩衝記憶器，供寫入或 使用者資料於記憶器陣列中。普通記憶器系統包含一 晶片47，此包含控制器43，及一或更多積體電路晶片 此各包含一記憶器陣列及所屬之控制，輸入/輸出， • 態機器電路。當然，趨勢在整合一系統之記憶器陣列 制電路於一或更多積體電路晶片上。 圖21或圖31之記億器系統之任一可作爲主系統之 份埋設，或可包含於一記億卡中，此以可移去之方式 主系統之匹配插座中。此一卡可包含整個記憶器系統 且，控制器及記億器陣列（及所屬之周邊電路）可設 另外卡中。若干卡實施說明於例如美專利5,8 8 7,1 45號 此專利整個特別列作參考。 其他記憶胞構造 使用導電性浮動閘極之記憶胞陣列之其他構造可 修改，俾由電荷捕捉介電質材料取代浮動閘極，及然 作該陣列之每一電荷儲存區於二進位（二狀態）或多 (二個以上狀態）中。例如，以上所提之專利及專利 書中所述之一些構造置儲存元件或源/汲擴散區於溝 溝爲方形斷面或V形狀。在此等實施例中，導電性儲 件亦可由電荷捕捉介電質材料取代。 ，諸 資料 I 7譯 讀取 積體 49， 及狀 及控 —部 插入 。或 置於 中， 同樣 後操 狀態 申請 中， 存元 -51 - 1351699 結論 雖已以特定實例說明本發明之各方面，但應明瞭本發 明在後附申請專利之整個範圍內有權受保護。 【圖式簡單說明】 圖1顯示記憶胞陣列之第一實施例之平面圖： • 圖2A及2B爲分別在斷面I - I及Π-Π上所取之圖1之 陣列之斷面圖； 圖3爲圖2A之斷面之放大圖，顯示一記憶胞，以及該 記憶胞上之示範臨限電壓特性； 圖4爲操作於四狀態中之圖3之記憶胞之一組示範電 流-電壓特性曲線： 圖5爲圖3所示之記憶胞之等效電路，另顯示一些操作 元件； ® 圖6A及6B顯示可用於捕捉電荷之記憶胞中之二不同特 定介電質材料； 圖7顯示記憶胞陣列之一第二實例之平面圖； 圖8A及8B爲分別在斷面瓜-瓜及ιν-ΐν上所取之圖7之 陣列之斷面圖； 圖9爲圖8 A之斷面放大圖，顯示一記憶胞，以及該記 憶胞上之示範臨限電壓特性； 圖1 〇顯示一記憶胞陣列之第二實例之平面圖； 圖11A及11B爲分別在斷面ν-V及VI-VI上所取之圖10 -52- 1351699 之陣列之斷面圖： 圖12爲圖11A之斷面之放大圖，顯不一記億胞，以及 該記憶胞上之示範臨限電壓特性； 圖13爲斷面，顯示圖11 A所示之記憶胞之一修改； 圖14爲在斷面V-V上所取之圖1〇之陣列之斷面圖，具 有圖1 1 A所示之修改； 圖15爲圖14之斷面之放大圖，顯示一記憶胞，以及該 記憶胞上之示範臨限電壓特性； 圖1 6爲圖1 0-1 5所示之陣列之一閘極連接實施例之槪 ίο! · 要圖， 圖17-20爲斷面圖，顯示製造圖10-15所示之記憶胞陣 列之一製程； 圖21以方塊圖形態顯示一快閃EEPR0M系統，其中可 實施第一，第二，及第三實例之記憶胞陣列； 圖22爲一記憶胞陣列之第四實例之平面圖； 圖23Α及23Β爲分別在斷面νπ·νπ及\1-Vin上所取之圖15 之陣列之斷面圖； 圖24爲第四實例之一串記億胞之等效電路； 圖25Α，25Β，及25C顯示用以製造圖15-17所示型式之 記億器陣列之製程； 圖26Α，26Β，2 6C及26D顯示用以製造圖22-2 4所示型 式之記憶器陣列之製程； 圖27爲一記億胞陣列之第五實例之平面圖； 圖28爲分別在斷面χ-χ上所取之圖27之陣列之斷面 -53- 1351699 l,C»J _ 圖， 圖29A及29B爲斷面X -X上之圖27之陣列’顯示第〜 處理實施例之步驟； 圖30A及30B爲斷面X -X上之圖27之陣列，顯示第二 處理實施例之步驟；及 圖31以方塊圖形態顯示一快閃EEPROM系統，其中可 實施第四及第五實例之記憶胞陣列。 【主要元件符號說明】 1 :記憶胞陣列 2 :行控制電路 3 :列控制電路 4 : c源控制電路 5 : c-p井控制電路 6 :輸入/輸出緩衝器 ® 7 :命令電路 8 :狀態機器 1 1 :可個別定址之記憶胞 13:位元線解碼及驅動電路 25 :匯流排 27 :記憶控制器 29 :控制及狀態信號線 47 :積體電路晶片 100 :半導體基體 -54- 1351699 1 Ο 1 :表面 103 :源及汲擴散區 107 :介電質層 109 :導電性控制閘極 115:電荷儲存區 1 2 1 :電壓源 1 2 9 :感測放大器 φ 135 :層 1 5 7 :導電性閘極 1 6 0 :字元線 165 :電荷儲存介電質 1 6 7 :介電質層 1 7 1 :內區 1 72 :外區 1 8 9 :操縱閘極 • 1 98 :選擇電晶體閘極極 201 :介電質層 2 5 1 :介電質隔離區 4 2 5 :多晶矽層 ， 429 :光阻劑條 -55-

Claims (1)

1351699 ’年7月/Λ修正替換頁I 附件2 :第096151684號申請專利範圍修正本 民國100年7月15日修正 十、申請專利範圍 1_ 一種包含記憶胞陣列類型的非揮發記憶體，該記憶 胞具有個別在半導體通道內位在導電材料及基體的表面之 間的電荷儲存介電材料，該半導體通道延伸越過源極與汲 極區間之表面，該非揮發記憶體包含： 一規劃電路，其包含可連接到至少該導電材料和該汲 極以向其供給電壓之電壓源’該供給電壓的大小使得電荷 經過個別定址之記憶胞的該通道從該基體注入到該電荷儲 存介電材料之至少兩定義的非重疊區以達到多個位準，該 等位準依據予以規劃的資料，將該等通道的至少兩部份的 各自臨限調整爲多於雨位準中的一位準，藉以該電荷儲存 介電材料的該至少兩定義區的個別定義區可以儲存一位元 以上的此資料，及 一讀取電路’包含電壓源及感應放大器可連接至該導 電材料、個別定址記憶胞的源極與汲極，以監視有關於該 等通道的該至少兩部份的個別部份的兩個以上之臨限位準 的該規劃位準的參數，藉以由該電荷儲存介電材料的個別 定義區讀取一位元以上之資料；以及 其中該各個記憶胞中的該導電材料形成至少兩閘極， 該等閘極位於該電何儲存介電材料的該至少兩個定義的非 重疊區下的該通道的分開區段上。 2 .如申請專利範圍第1項所述之記憶體，其中該規劃 1351699
電路藉由通道熱電子注入法或源極側注入法’另外使得電 荷予以由該基體注入該定義的區域。 3 .如申請專利範圍第1項所述之記憶體’其中該電荷 儲存介電材料包含氮化矽。 4. 如申請專利範圍第1項所述之記憶體，其中該電荷 儲存介電材料包含富矽之二氧化矽。 5. 如申請專利範圍第1項所述之記憶體，其中該兩個 以上之定義範圍準確地包含四個電荷範圍。 6. 如申請專利範圍第1項所述之記憶體，其中該兩個 以上之定義範圍包含四個以上的電荷範圍。 7 ·如申請專利範圍第1項所述之記憶體，其中該各個 記憶胞另包含沿著至少位於該源極與汲極區之間的該通道 連續延伸的該電荷儲存介電材料。 8 .如申請專利範圍第1項所述之記憶體，其中該電荷 儲存介電材料的區域的至少之一係定位在該至少兩閘極的 每一個下方。 9 .如申請專利範圍第1項所述之記憶體，其中該至少 兩閘極包含由導電線所形成之至少兩閘極，導電線具有長 度延伸於垂直於該通道的一方向。 1 0 ·如申請專利範圍第1項所述之記億體，其中該至 少兩閘極包含：由導電線所形成之至少一閘極，導電線具 有長度延伸於垂直於該通道的一方向；及由導電線所形成 之至少一閘極’該導電線具有長度延伸於平行於該通道的 —方向。 S -2-
TW096151684A 2001-10-31 2002-10-30 A non-volatile memory of a type including an array TWI351699B (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/002,696 US6897522B2 (en) 2001-10-31 2001-10-31 Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
US10/161,235 US20030080370A1 (en) 2001-10-31 2002-05-31 Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
US10/280,352 US6925007B2 (en) 2001-10-31 2002-10-25 Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements

Publications (2)

Publication Number Publication Date
TW200923943A TW200923943A (en) 2009-06-01
TWI351699B true TWI351699B (en) 2011-11-01

Family

ID=21702020

Family Applications (3)

Application Number Title Priority Date Filing Date
TW096151683A TWI344195B (en) 2001-10-31 2002-10-30 Non-volatile memory system formed on semiconductor and non-volatile memort cell array
TW096151684A TWI351699B (en) 2001-10-31 2002-10-30 A non-volatile memory of a type including an array
TW091132182A TWI318786B (en) 2001-10-31 2002-10-30 Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW096151683A TWI344195B (en) 2001-10-31 2002-10-30 Non-volatile memory system formed on semiconductor and non-volatile memort cell array

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW091132182A TWI318786B (en) 2001-10-31 2002-10-30 Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements

Country Status (7)

Country Link
US (2) US6897522B2 (zh)
JP (1) JP4846979B2 (zh)
KR (1) KR101124259B1 (zh)
CN (1) CN101140799B (zh)
AT (2) ATE441211T1 (zh)
DE (2) DE60238796D1 (zh)
TW (3) TWI344195B (zh)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6925007B2 (en) 2001-10-31 2005-08-02 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
US6542407B1 (en) 2002-01-18 2003-04-01 Sandisk Corporation Techniques of recovering data from memory cells affected by field coupling with adjacent memory cells
JP2003309194A (ja) * 2002-04-18 2003-10-31 Nec Electronics Corp 半導体記憶装置とその製造方法
US6906376B1 (en) * 2002-06-13 2005-06-14 A Plus Flash Technology, Inc. EEPROM cell structure and array architecture
JP4412903B2 (ja) * 2002-06-24 2010-02-10 株式会社ルネサステクノロジ 半導体装置
US6917078B2 (en) * 2002-08-30 2005-07-12 Micron Technology Inc. One transistor SOI non-volatile random access memory cell
US6888200B2 (en) * 2002-08-30 2005-05-03 Micron Technology Inc. One transistor SOI non-volatile random access memory cell
US6781877B2 (en) 2002-09-06 2004-08-24 Sandisk Corporation Techniques for reducing effects of coupling between storage elements of adjacent rows of memory cells
US6898129B2 (en) * 2002-10-25 2005-05-24 Freescale Semiconductor, Inc. Erase of a memory having a non-conductive storage medium
US6912163B2 (en) * 2003-01-14 2005-06-28 Fasl, Llc Memory device having high work function gate and method of erasing same
US6885590B1 (en) 2003-01-14 2005-04-26 Advanced Micro Devices, Inc. Memory device having A P+ gate and thin bottom oxide and method of erasing same
US6956768B2 (en) * 2003-04-15 2005-10-18 Advanced Micro Devices, Inc. Method of programming dual cell memory device to store multiple data states per cell
US8125003B2 (en) * 2003-07-02 2012-02-28 Micron Technology, Inc. High-performance one-transistor memory cell
US7132350B2 (en) 2003-07-21 2006-11-07 Macronix International Co., Ltd. Method for manufacturing a programmable eraseless memory
US7180123B2 (en) * 2003-07-21 2007-02-20 Macronix International Co., Ltd. Method for programming programmable eraseless memory
US20050035429A1 (en) * 2003-08-15 2005-02-17 Yeh Chih Chieh Programmable eraseless memory
US7057931B2 (en) * 2003-11-07 2006-06-06 Sandisk Corporation Flash memory programming using gate induced junction leakage current
US7050330B2 (en) * 2003-12-16 2006-05-23 Micron Technology, Inc. Multi-state NROM device
US20050251617A1 (en) * 2004-05-07 2005-11-10 Sinclair Alan W Hybrid non-volatile memory system
US7072217B2 (en) * 2004-02-24 2006-07-04 Micron Technology, Inc. Multi-state memory cell with asymmetric charge trapping
US20060007732A1 (en) * 2004-07-06 2006-01-12 Macronix International Co., Ltd. Charge trapping non-volatile memory and method for operating same
US7345920B2 (en) * 2004-09-09 2008-03-18 Macronix International Co., Ltd. Method and apparatus for sensing in charge trapping non-volatile memory
US7170785B2 (en) * 2004-09-09 2007-01-30 Macronix International Co., Ltd. Method and apparatus for operating a string of charge trapping memory cells
US20060054964A1 (en) * 2004-09-15 2006-03-16 Mark Isler Semiconductor device and method for fabricating a region thereon
US7923363B2 (en) * 2004-09-15 2011-04-12 Nxp B.V. SONOS memory device with optimized shallow trench isolation
US7381615B2 (en) * 2004-11-23 2008-06-03 Sandisk Corporation Methods for self-aligned trench filling with grown dielectric for high coupling ratio in semiconductor devices
US7402886B2 (en) * 2004-11-23 2008-07-22 Sandisk Corporation Memory with self-aligned trenches for narrow gap isolation regions
US20060197144A1 (en) * 2005-03-01 2006-09-07 Mammen Thomas Nitride storage cells with and without select gate
TWI271827B (en) * 2005-11-11 2007-01-21 Powerchip Semiconductor Corp Non-volatile memory and manufacturing method and operating method thereof
US7482651B2 (en) * 2005-12-09 2009-01-27 Micron Technology, Inc. Enhanced multi-bit non-volatile memory device with resonant tunnel barrier
US7414889B2 (en) * 2006-05-23 2008-08-19 Macronix International Co., Ltd. Structure and method of sub-gate and architectures employing bandgap engineered SONOS devices
KR100771882B1 (ko) * 2006-09-06 2007-11-01 삼성전자주식회사 멀티-레벨 불휘발성 메모리 장치의 프로그램 방법
US7961511B2 (en) * 2006-09-26 2011-06-14 Sandisk Corporation Hybrid programming methods and systems for non-volatile memory storage elements
US7888210B2 (en) * 2007-12-19 2011-02-15 Sandisk Corporation Non-volatile memory fabrication and isolation for composite charge storage structures
JP5558695B2 (ja) * 2008-11-18 2014-07-23 株式会社東芝 不揮発性半導体記憶装置
TWI473253B (zh) * 2010-04-07 2015-02-11 Macronix Int Co Ltd 具有連續電荷儲存介電堆疊的非揮發記憶陣列
US8547743B2 (en) * 2011-06-28 2013-10-01 Seagate Technology Llc Read error recovery for solid-state memory based on cumulative background charges
US9312017B2 (en) * 2014-01-15 2016-04-12 Apple Inc. Storage in charge-trap memory structures using additional electrically-charged regions
US9123575B1 (en) * 2014-07-21 2015-09-01 Avalanche Technology, Inc. Semiconductor memory device having increased separation between memory elements
US9548448B1 (en) 2015-11-12 2017-01-17 Avalanche Technology, Inc. Memory device with increased separation between memory elements
US10431576B1 (en) 2018-04-20 2019-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell array and method of manufacturing same
US11744065B2 (en) 2021-09-22 2023-08-29 International Business Machines Corporation Read-only memory for chip security that is MOSFET process compatible

Family Cites Families (106)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3979582A (en) * 1974-09-17 1976-09-07 Westinghouse Electric Corporation Discrete analog processing system including a matrix of memory elements
JPS5346621B2 (zh) * 1974-10-21 1978-12-15
US4112507A (en) 1976-01-30 1978-09-05 Westinghouse Electric Corp. Addressable MNOS cell for non-volatile memories
US4398248A (en) 1980-10-20 1983-08-09 Mcdonnell Douglas Corporation Adaptive WSI/MNOS solid state memory system
US4173766A (en) 1977-09-16 1979-11-06 Fairchild Camera And Instrument Corporation Insulated gate field-effect transistor read-only memory cell
US4527257A (en) 1982-08-25 1985-07-02 Westinghouse Electric Corp. Common memory gate non-volatile transistor memory
JPS59111370A (ja) 1982-12-16 1984-06-27 Seiko Instr & Electronics Ltd 不揮発性半導体メモリ
US5168334A (en) * 1987-07-31 1992-12-01 Texas Instruments, Incorporated Non-volatile semiconductor memory
US4870470A (en) 1987-10-16 1989-09-26 International Business Machines Corporation Non-volatile memory cell having Si rich silicon nitride charge trapping layer
US5043940A (en) 1988-06-08 1991-08-27 Eliyahou Harari Flash EEPROM memory systems having multistate storage cells
US5095344A (en) 1988-06-08 1992-03-10 Eliyahou Harari Highly compact eprom and flash eeprom devices
US5070032A (en) 1989-03-15 1991-12-03 Sundisk Corporation Method of making dense flash eeprom semiconductor memory structures
US5172338B1 (en) 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
US5343063A (en) 1990-12-18 1994-08-30 Sundisk Corporation Dense vertical programmable read only memory cell structure and processes for making them
US5278439A (en) * 1991-08-29 1994-01-11 Ma Yueh Y Self-aligned dual-bit split gate (DSG) flash EEPROM cell
JPH0594699A (ja) * 1991-09-30 1993-04-16 Hitachi Ltd 半導体記憶装置
JPH05110114A (ja) * 1991-10-17 1993-04-30 Rohm Co Ltd 不揮発性半導体記憶素子
JPH05129564A (ja) * 1991-11-06 1993-05-25 Kawasaki Steel Corp 半導体記憶装置及びその製造方法
JPH05129624A (ja) * 1991-11-06 1993-05-25 Rohm Co Ltd 半導体記憶装置
US5712180A (en) 1992-01-14 1998-01-27 Sundisk Corporation EEPROM with split gate source side injection
US5313421A (en) 1992-01-14 1994-05-17 Sundisk Corporation EEPROM with split gate source side injection
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5315541A (en) 1992-07-24 1994-05-24 Sundisk Corporation Segmented column memory array
GB9217743D0 (en) 1992-08-19 1992-09-30 Philips Electronics Uk Ltd A semiconductor memory device
US5436481A (en) 1993-01-21 1995-07-25 Nippon Steel Corporation MOS-type semiconductor device and method of making the same
US5424978A (en) * 1993-03-15 1995-06-13 Nippon Steel Corporation Non-volatile semiconductor memory cell capable of storing more than two different data and method of using the same
US5555204A (en) * 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US5887145A (en) 1993-09-01 1999-03-23 Sandisk Corporation Removable mother/daughter peripheral card
US5440505A (en) * 1994-01-21 1995-08-08 Intel Corporation Method and circuitry for storing discrete amounts of charge in a single memory element
US5661053A (en) 1994-05-25 1997-08-26 Sandisk Corporation Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers
US5539690A (en) * 1994-06-02 1996-07-23 Intel Corporation Write verify schemes for flash memory with multilevel cells
JP3635681B2 (ja) 1994-07-15 2005-04-06 ソニー株式会社 バイアス回路の調整方法、電荷転送装置、及び電荷検出装置とその調整方法
US5768192A (en) 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
US6054734A (en) * 1996-07-26 2000-04-25 Sony Corporation Non-volatile memory cell having dual gate electrodes
WO1998006101A1 (de) 1996-08-01 1998-02-12 Siemens Aktiengesellschaft Verfahren zum betrieb einer speicherzellenanordnung
US5889303A (en) * 1997-04-07 1999-03-30 Motorola, Inc. Split-Control gate electrically erasable programmable read only memory (EEPROM) cell
GB2325546B (en) * 1997-05-21 2001-10-17 Motorola Inc Electrically programmable memory and method of programming
US6297096B1 (en) 1997-06-11 2001-10-02 Saifun Semiconductors Ltd. NROM fabrication method
US5969383A (en) * 1997-06-16 1999-10-19 Motorola, Inc. Split-gate memory device and method for accessing the same
US5824584A (en) * 1997-06-16 1998-10-20 Motorola, Inc. Method of making and accessing split gate memory device
IL125604A (en) * 1997-07-30 2004-03-28 Saifun Semiconductors Ltd Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US5851881A (en) 1997-10-06 1998-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making monos flash memory for multi-level logic
US5912844A (en) * 1998-01-28 1999-06-15 Macronix International Co., Ltd. Method for flash EEPROM data writing
US6030871A (en) 1998-05-05 2000-02-29 Saifun Semiconductors Ltd. Process for producing two bit ROM cell utilizing angled implant
US6215148B1 (en) 1998-05-20 2001-04-10 Saifun Semiconductors Ltd. NROM cell with improved programming, erasing and cycling
US6348711B1 (en) 1998-05-20 2002-02-19 Saifun Semiconductors Ltd. NROM cell with self-aligned programming and erasure areas
US6346725B1 (en) * 1998-05-22 2002-02-12 Winbond Electronics Corporation Contact-less array of fully self-aligned, triple polysilicon, source-side injection, nonvolatile memory cells with metal-overlaid wordlines
US6281075B1 (en) 1999-01-27 2001-08-28 Sandisk Corporation Method of controlling of floating gate oxide growth by use of an oxygen barrier
US6256231B1 (en) 1999-02-04 2001-07-03 Tower Semiconductor Ltd. EEPROM array using 2-bit non-volatile memory cells and method of implementing same
US6181597B1 (en) * 1999-02-04 2001-01-30 Tower Semiconductor Ltd. EEPROM array using 2-bit non-volatile memory cells with serial read operations
US6151248A (en) 1999-06-30 2000-11-21 Sandisk Corporation Dual floating gate EEPROM cell array with steering gates shared by adjacent cells
US6103573A (en) 1999-06-30 2000-08-15 Sandisk Corporation Processing techniques for making a dual floating gate EEPROM cell array
US6454528B2 (en) * 1999-08-04 2002-09-24 Mccabe Francis J. Intake and exhaust damper with movable motor fan assembly
US6388293B1 (en) * 1999-10-12 2002-05-14 Halo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, operating method of the same and nonvolatile memory array
US6255166B1 (en) * 1999-08-05 2001-07-03 Aalo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, method of programming the same and nonvolatile memory array
US6091633A (en) 1999-08-09 2000-07-18 Sandisk Corporation Memory array architecture utilizing global bit lines shared by multiple cells
JP3912937B2 (ja) * 1999-08-10 2007-05-09 スパンション インク 非導電性のチャージトラップゲートを利用した多ビット不揮発性メモリ
KR100343210B1 (ko) * 1999-08-11 2002-07-10 윤종용 단일 전자 충전 ｍｎｏｓ계 메모리 및 그 구동 방법
JP2001110918A (ja) * 1999-10-04 2001-04-20 Fujitsu Ltd 不揮発性半導体記憶装置
JP2001148434A (ja) * 1999-10-12 2001-05-29 New Heiro:Kk 不揮発性メモリセルおよびその使用方法、製造方法ならびに不揮発性メモリアレイ
US6177318B1 (en) * 1999-10-18 2001-01-23 Halo Lsi Design & Device Technology, Inc. Integration method for sidewall split gate monos transistor
US6248633B1 (en) 1999-10-25 2001-06-19 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory
US6406960B1 (en) 1999-10-25 2002-06-18 Advanced Micro Devices, Inc. Process for fabricating an ONO structure having a silicon-rich silicon nitride layer
US6429063B1 (en) 1999-10-26 2002-08-06 Saifun Semiconductors Ltd. NROM cell with generally decoupled primary and secondary injection
JP4923318B2 (ja) * 1999-12-17 2012-04-25 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
US6331952B1 (en) * 2000-02-16 2001-12-18 Advanced Micro Devices, Inc. Positive gate erasure for non-volatile memory cells
US6331953B1 (en) * 2000-02-16 2001-12-18 Advanced Micro Devices Intelligent ramped gate and ramped drain erasure for non-volatile memory cells
US6215702B1 (en) * 2000-02-16 2001-04-10 Advanced Micro Devices, Inc. Method of maintaining constant erasing speeds for non-volatile memory cells
US6266281B1 (en) * 2000-02-16 2001-07-24 Advanced Micro Devices, Inc. Method of erasing non-volatile memory cells
US6349062B1 (en) 2000-02-29 2002-02-19 Advanced Micro Devices, Inc. Selective erasure of a non-volatile memory cell of a flash memory device
US6366501B1 (en) 2000-02-29 2002-04-02 Advanced Micro Devices, Inc. Selective erasure of a non-volatile memory cell of a flash memory device
US6888750B2 (en) 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
JP3573691B2 (ja) * 2000-07-03 2004-10-06 シャープ株式会社 不揮発性半導体記憶装置およびその製造方法
TW503528B (en) * 2000-07-12 2002-09-21 Koninkl Philips Electronics Nv Semiconductor device
US6487121B1 (en) * 2000-08-25 2002-11-26 Advanced Micro Devices, Inc. Method of programming a non-volatile memory cell using a vertical electric field
EP1215681B1 (en) * 2000-12-05 2008-04-16 Halo Lsi Design and Device Technology Inc. Program and erase methods in twin MONOS cell memories
ATE389937T1 (de) * 2000-12-15 2008-04-15 Halo Lsi Design & Device Tech Schnelles programmier- und programmierverifikationsverfahren
US6445030B1 (en) * 2001-01-30 2002-09-03 Advanced Micro Devices, Inc. Flash memory erase speed by fluorine implant or fluorination
JP4325972B2 (ja) * 2001-01-30 2009-09-02 セイコーエプソン株式会社 不揮発性半導体記憶装置を含む半導体集積回路装置の製造方法
TW476144B (en) 2001-02-02 2002-02-11 Macronix Int Co Ltd Non-volatile memory
US6531350B2 (en) * 2001-02-22 2003-03-11 Halo, Inc. Twin MONOS cell fabrication method and array organization
US6738289B2 (en) 2001-02-26 2004-05-18 Sandisk Corporation Non-volatile memory with improved programming and method therefor
US6418062B1 (en) * 2001-03-01 2002-07-09 Halo Lsi, Inc. Erasing methods by hot hole injection to carrier trap sites of a nonvolatile memory
DE60235335D1 (de) * 2001-03-15 2010-04-01 Halo Inc Doppelbit MONOS Speicherzellgebrauch für breite Programbandbreite
KR100375235B1 (ko) 2001-03-17 2003-03-08 삼성전자주식회사 에스.오.엔.오.에스 플래시 기억소자 및 그 형성 방법
US6493266B1 (en) * 2001-04-09 2002-12-10 Advanced Micro Devices, Inc. Soft program and soft program verify of the core cells in flash memory array
KR100389130B1 (ko) 2001-04-25 2003-06-25 삼성전자주식회사 2비트 동작의 2트랜지스터를 구비한 불휘발성 메모리소자
US6936887B2 (en) 2001-05-18 2005-08-30 Sandisk Corporation Non-volatile memory cells utilizing substrate trenches
US6580120B2 (en) * 2001-06-07 2003-06-17 Interuniversitair Microelektronica Centrum (Imec Vzw) Two bit non-volatile electrically erasable and programmable memory structure, a process for producing said memory structure and methods for programming, reading and erasing said memory structure
DE10129958B4 (de) * 2001-06-21 2006-07-13 Infineon Technologies Ag Speicherzellenanordnung und Herstellungsverfahren
KR100395769B1 (ko) 2001-06-21 2003-08-21 삼성전자주식회사 비휘발성 메모리 장치의 소거 방법
US6436768B1 (en) * 2001-06-27 2002-08-20 Advanced Micro Devices, Inc. Source drain implant during ONO formation for improved isolation of SONOS devices
EP1274093A3 (en) * 2001-07-06 2004-12-08 Halo Lsi Design and Device Technology Inc. A control gate decoder for twin MONOS memory with two bit erase capability
JP2003151290A (ja) * 2001-07-06 2003-05-23 Halo Lsi Inc コントロール・ゲート及びワード線電圧の昇圧回路
US6555865B2 (en) * 2001-07-10 2003-04-29 Samsung Electronics Co. Ltd. Nonvolatile semiconductor memory device with a multi-layer sidewall spacer structure and method for manufacturing the same
KR100399350B1 (ko) 2001-08-09 2003-09-26 삼성전자주식회사 부유 트랩형 소자를 가지는 비휘발성 반도체 메모리 장치및 그 제조방법
KR100407573B1 (ko) * 2001-08-09 2003-11-28 삼성전자주식회사 부유 트랩형 비휘발성 메모리 장치 형성 방법
US6593624B2 (en) 2001-09-25 2003-07-15 Matrix Semiconductor, Inc. Thin film transistors with vertically offset drain regions
JP2003163292A (ja) * 2001-08-13 2003-06-06 Halo Lsi Inc ツインｎａｎｄ素子構造、そのアレイ動作およびその製造方法
US6456528B1 (en) * 2001-09-17 2002-09-24 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
US6413821B1 (en) * 2001-09-18 2002-07-02 Seiko Epson Corporation Method of fabricating semiconductor device including nonvolatile memory and peripheral circuit
KR100454117B1 (ko) 2001-10-22 2004-10-26 삼성전자주식회사 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리소자의구동방법
DE10153561C2 (de) 2001-10-30 2003-09-04 Infineon Technologies Ag Chargetrappingspeicherzelle, Verfahren zu deren Herstellung und Halbleiterspeichereinrichtung
DE10153384B4 (de) 2001-10-30 2007-08-02 Infineon Technologies Ag Halbleiterspeicherzelle, Verfahren zu deren Herstellung und Halbleiterspeichereinrichtung
US20030134476A1 (en) 2002-01-17 2003-07-17 Yakov Roizin Oxide-nitride-oxide structure

Also Published As

Publication number Publication date
KR101124259B1 (ko) 2012-04-24
CN101140799A (zh) 2008-03-12
DE60233533D1 (de) 2009-10-08
US20030082871A1 (en) 2003-05-01
CN101140799B (zh) 2011-06-08
ATE493763T1 (de) 2011-01-15
TW200924117A (en) 2009-06-01
KR20100006170A (ko) 2010-01-18
JP4846979B2 (ja) 2011-12-28
DE60238796D1 (de) 2011-02-10
US20030080370A1 (en) 2003-05-01
TW200923943A (en) 2009-06-01
JP2005508094A (ja) 2005-03-24
TW200406887A (en) 2004-05-01
ATE441211T1 (de) 2009-09-15
TWI344195B (en) 2011-06-21
US6897522B2 (en) 2005-05-24
TWI318786B (en) 2009-12-21

Similar Documents

Publication Publication Date Title
TWI351699B (en) A non-volatile memory of a type including an array
EP1777751B1 (en) Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
US6861700B2 (en) Eeprom with split gate source side injection
US5847996A (en) Eeprom with split gate source side injection
US6002152A (en) EEPROM with split gate source side injection with sidewall spacers
US6953964B2 (en) Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming
US20050127428A1 (en) Pillar cell flash memory technology
KR100977592B1 (ko) 유전체 저장 엘리먼트를 사용하는 다중상태 비휘발성집적회로 메모리 시스템

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees